CN102130071B - 芯片封装体及其形成方法 - Google Patents

芯片封装体及其形成方法 Download PDF

Info

Publication number
CN102130071B
CN102130071B CN201110007938.2A CN201110007938A CN102130071B CN 102130071 B CN102130071 B CN 102130071B CN 201110007938 A CN201110007938 A CN 201110007938A CN 102130071 B CN102130071 B CN 102130071B
Authority
CN
China
Prior art keywords
chip
those
chip packing
electrode
bearing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110007938.2A
Other languages
English (en)
Other versions
CN102130071A (zh
Inventor
吴上义
刘沧宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN102130071A publication Critical patent/CN102130071A/zh
Application granted granted Critical
Publication of CN102130071B publication Critical patent/CN102130071B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing

Abstract

本发明公开一种芯片封装体及其形成方法，该芯片封装体包括承载基底，具有上表面、下表面、第一侧面、及第二侧面；芯片，设置于上表面上，具有第一电极及第二电极；第一沟槽，自上表面朝下表面延伸，且自第一侧面朝承载基底的内部延伸；第一导电层，位于第一沟槽的侧壁上，不与第一侧面共平面且隔有第一最短距离，且与第一电极电连接；第二沟槽，自上表面朝下表面延伸，且自第二侧面朝承载基底的内部延伸；以及第二导电层，位于第二沟槽的侧壁上，不与第二侧面共平面且隔有第二最短距离，且与第二电极电连接。

Description

芯片封装体及其形成方法
技术领域
本发明涉及芯片封装体，且特别是涉及发光芯片的芯片封装体。
背景技术
芯片封装制作工艺是形成电子产品过程中的一重要步骤。芯片封装体除了将芯片保护于其中，使免受外界环境污染外，还提供芯片内部电子元件与外界的电连接通路。
如何以低地成本来有效率地形成品质可靠的芯片封装体成为重要课题。
发明内容
本发明的目的在于一种芯片封装体及其形成方法，以解决上述问题。
为了达到上述目的，本发明提供一种芯片封装体，其包括一承载基底，具有一上表面及相反的一下表面，及具有一第一侧面及一第二侧面；一芯片，设置于该承载基底的该上表面上，该芯片具有一第一电极及一第二电极；一第一沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第一侧面朝该承载基底的内部延伸；一第一导电层，位于该第一沟槽的一侧壁上，该第一导电层不与该第一侧面共平面且隔有一第一最短距离，且该第一导电层与该第一电极电连接；一第二沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第二侧面朝该承载基底的内部延伸；以及一第二导电层，位于该第二沟槽的一侧壁上，该第二导电层不与该第二侧面共平面且隔有一第二最短距离，且该第二导电层与该第二电极电连接。
本发明还提供一种芯片封装体的形成方法，其包括提供一承载晶片，包括由多条预定切割道所划分的多个区域；在该些预定切割道的位置上形成多个穿孔，贯穿该承载晶片的一上表面及相反的一下表面；在该承载晶片上形成一导电材料层，该导电材料层延伸在该些穿孔的侧壁上；将该导电材料层图案化为彼此分离的多个导电层，并使该些导电层不与该些预定切割道接触；提供多个芯片，分别具有一第一电极及一第二电极；将该些芯片分别对应地设置于该些区域上，每一该些区域上放置有至少一该些芯片，其中每一该些芯片的该第一电极及该第二电极分别与该些芯片所在的该些区域中的其中两个该些导电层电连接；以及沿着该些预定切割道切割该承载晶片以分离出多个芯片封装体。
附图说明
图1A-图1G显示本发明一实施例的芯片封装体的一系列制作工艺立体示意图；
图2A-图2E显示相应于图1A-图1G实施例的芯片封装体的一系列制作工艺剖视图；
图3A-图3E显示本发明一实施例的芯片封装体的一系列制作工艺剖视图；
图4A-图4C显示本发明一实施例中，在穿孔中形成图案化导电层的一系列制作工艺上视图；
图5A及图5B显示本发明实施例的芯片封装体的立体示意图；
图6A显示本发明一实施例的芯片封装体的立体示意图；
图6B显示本发明一实施例的芯片封装体的剖视图。
主要元件符号说明
10～芯片封装体；
100～承载晶片(或承载基底)；
100a、100b～表面；
100c、100d～侧面；
102～穿孔；
102a、102b、102c、102d～沟槽；
102’～孔洞；
104～绝缘层；
106、106a、106b、106c、106d～导电层；
108～芯片；
108a、108b～电极；
302～凹陷；
402～晶种层；
404、404a～光致抗蚀剂层；
600～电路板；
600a～表面；
602a、602b～接垫；
604a、604b～导电结构；
A、R～区域；
SC～切割道；
d1、d2～距离。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
图1A-图1G显示本发明一实施例的芯片封装体的一系列制作工艺立体示意图。图2A-图2E显示相应于图1A-图1G实施例的芯片封装体的一系列制作工艺剖视图。以下，将配合图1A-图1G及图2A-图2E说明本发明一实施例的芯片封装体的形成方法及结构。
如图1A所示，提供承载晶片100，其上可定义有多个预定切割道SC，其将承载晶片100划分成多个区域。承载晶片100具有上表面100a及相反的下表面100b。承载晶片100可例如包括半导体材料或陶瓷材料。例如，承载晶片100可为硅晶片。或者，承载晶片100可包括氧化铝或氮化铝等材质。
图1B显示图1A中区域A的放大立体图，用以说明此实施例的芯片封装体的后续制作工艺。应注意的是，以下所说明的制作工艺不限于仅对区域A的部分进行。在一实施例中，较佳的是同时对承载晶片100的所有区域进行相似或相同的制作工艺，经后续沿着预定切割道SC切割承载晶片100后，可形成多个具有侧壁接点(sidewall contact)的芯片封装体。
如图1B所示，切割道SC在区域A中围出一区域R。在后续制作工艺中，将在区域R上设置芯片与形成导电通路，并将沿切割道SC切割承载晶片100以分离出数个芯片封装体。
接着，如图1C所示，在承载晶片100中的这些预定切割道SC的位置上形成多个贯穿承载晶片100的上表面100a及下表面100b的穿孔102。穿孔102的形成方式例如包括光刻及蚀刻制作工艺。在一实施例中，穿孔102可在同一蚀刻制作工艺中一次形成。在另一实施例中，穿孔102是分段形成。例如，请参照图2A，可先形成自承载晶片100的上表面100a朝下表面100b延伸的孔洞102’。接着，如图2B所示，自相反的下表面100b薄化承载晶片100(例如，通过化学机械研磨(CMP)或研磨(grinding)等方式)薄化承载晶片100以露出背景形成的孔洞102’，形成贯穿承载晶片100的穿孔102。在后续制作工艺中，将在穿孔102的侧壁上形成导电层以形成穿基底导电结构。在后续切割步骤之后，穿基底导电结构可作为芯片封装体的侧壁接点。
如图1D及图2C所示，在于穿孔102的侧壁上形成导电层之前，可选择性于穿孔102的侧壁上形成绝缘层104以避免后续形成的导电层间发生短路。然应注意的是，例如当承载晶片100的材质为绝缘材料时，可视情况将绝缘层104的形成省去。绝缘层104除了形成在穿孔102的侧壁上之外，也可延伸至承载晶片100的其他表面上，如图2C所示。
绝缘层104的材质可例如为环氧树脂、防焊材料、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、或前述的组合；或也可为有机高分子材料的聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB，道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。绝缘层104的形成方式可包含涂布方式，例如旋转涂布(spin coating)、喷涂(spraycoating)、或淋幕涂布(curtain coating)，或其他适合的沉积方式，例如，液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强式化学气相沉积、快速热化学气相沉积、或常压化学气相沉积等制作工艺。在一实施例中，承载晶片100为一硅晶片，而绝缘层104可为对硅晶片进行热氧化制作工艺而得的氧化硅层。
接着，如图1E及图2D所示，在承载晶片100上形成导电材料层，其延伸在穿孔102的侧壁上。接着，将导电材料层图案化为彼此分离的多个图案化导电层106，并使这些导电层106不与预定切割道SC接触。如图1E所示，穿孔102中的图案化导电层106皆仅覆盖于部分的穿孔侧壁上。这些图案化导电层106皆不覆盖于预定的切割道SC上。因此，在后续切割承载晶片100以分离出多个芯片封装体时，切割刀所切割的部分将不含这些导电层，可避免切割刀受损。此外，更重要的是，图案化导电层106将不会于切割晶片的过程中受到拉扯，可有效避免图案化导电层剥落(peeling)。
上述穿孔中的图案化导电层的形成方式将配合图4A-图4C所示的一系列制作工艺上视图作说明。然应注意的是，图4A-图4C仅举例说明穿孔中的图案化导电层的其中一种形成方式，其形成方式不限于此。
如图4A所示，首先于穿孔102的侧壁上形成绝缘层104，并接着于绝缘层104上形成晶种层402。晶种层402可例如以物理气相沉积法形成，其材质例如为铜。此外，晶种层402与承载晶片100之间较佳形成有扩散阻障层(未显示)，其材质例如是TiW或TiCu，可避免铜扩散进入承载晶片100，并可增加晶种层402与承载晶片100(或绝缘层104)之间的粘着性。
接着，如图4A所示，在晶种层402上顺应性形成光致抗蚀剂层404。光致抗蚀剂层404可为可电镀光致抗蚀剂，因而可通过电镀的方式(例如，以晶种层402为电极)而顺应性地形成于晶种层402之上。
接着，如图4B所示，将光致抗蚀剂层404图案化而使预定切割道SC所经过的区域附近的光致抗蚀剂层404被移除，使预定切割道SC所经过的区域附近的晶种层402露出。通常，可电镀光致抗蚀剂为负型光致抗蚀剂，因此可以遮蔽物盖住预定切割道SC所经过的区域附近，并对露出的光致抗蚀剂层404照光而使其固化。接着，可洗去未照光的光致抗蚀剂而形成图案化光致抗蚀剂层404a。
接着，如图4C所示，以图案化后的光致抗蚀剂层404a为掩模对晶种层402进行蚀刻，露出的晶种层402经移除后便形成了图案化晶种层402a。
之后，可移除图案化光致抗蚀剂层404a，并以图案化晶种层402a为电极，通过电镀制作工艺而于图案化晶种层402a上形成导电材料以形成图案化导电层，例如是图1E所示的导电层106。
应注意的是，在一实施例中，晶种层402除了位于穿孔102中，还可延伸在承载晶片100的表面之上。此时，可同时将延伸在承载晶片100表面上的晶种层图案化以形成所需的导电图案。因此，在形成图案化导电层106的制作工艺期间，可同时在承载晶片100上形成各种线路布局(例如，形成线路重布层)，以作为随后将设置的芯片的导电线路。如图2D所示，可在形成不与切割道SC接触的导电层106的同时，也定义出延伸在承载晶片100的表面100a及/或100b上的导电线路。例如，可定义出与芯片或导电凸块电连接的导电线路。
请参照图1F及图2D，接着提供多个芯片108，分别具有第一电极108a及第二电极108b。将这些芯片108分别对应地设置在区域R之上。在一实施例中，每一区域R上皆放置有至少一芯片108。芯片108的第一电极108a及第二电极108b分别与区域R中的至少其中两个导电层电连接。如图1F及图2D所示，芯片108的第一电极108a及第二电极108b例如分别与这些导电层106中的第一导电层106a及第二导电层106b电连接。芯片108例如可为发光芯片，例如是发光二极管芯片。芯片108也可为其他类型的芯片，例如是影像感测芯片等等。在一实施例中，可在区域R上设置数个发光芯片以例如形成发光芯片阵列。
接着，沿着图1F中所示的预定切割道SC切割承载晶片100以分离出多个芯片封装体。由于本形成于预定切割道SC上的导电材料层在图案化步骤之后已移除，因此切割过程中不会切割到导电材料层，可避免切割刀损坏，并有效防止图案化导电层106因切割刀的拉扯而剥落，可提升元件的可靠度与合格率。图1G显示其中一芯片封装体10的立体示意图。
如图1G及图2E所示，芯片封装体10包括承载基底100(即部分的承载晶片100，因此续以标号100指称)。承载基底100具有上表面100a及下表面100b，以及第一侧面100c及第二侧面100d。芯片108设置于承载基底100之上，且具有第一电极108a及第二电极108b(如图2E所示)。此外，原先形成于承载晶片中的穿孔102在经历承载晶片的切割步骤之后，成为了数个沟槽，例如是图1G中所示的沟槽102a、102b、102c、及102d。
如图1G所示，此实施例的芯片封装体10包括第一沟槽102a，自上表面100a朝下表面100b延伸，且自第一侧面100c朝承载基底100的内部延伸。芯片封装体10还包括第二沟槽102b，自上表面100a朝下表面100b延伸，且自第二侧面100d朝承载基底100的内部延伸。
如图1G及图2E所示，芯片封装体10包括第一导电层106a，其位于第一沟槽102a的侧壁上，且不与第一侧面100c共平面而隔有一第一最短距离d1。第一导电层106a还与芯片108的第一电极108a电连接，如图2E所示。
相似地，芯片封装体10包括第二导电层106b，其位于第二沟槽102b的侧壁上，且不与第二侧面100d共平面而隔有一第二最短距离d2。第二导电层106b还与芯片108的第二电极108b电连接，如图2E所示。
在图1G的实施例中，形成于沟槽中的导电层可作为芯片封装体10的侧壁接点。虽然，此实施例以形成四个侧壁接点为例，然在其他实施例中可形成更多或更少的侧壁接点，端视所需应用而定。例如，当芯片108为发光二极管芯片时，至少需形成两个侧壁接点。
此外，在图1G的实施例中，第一侧面100c与第二侧面100d相对。即，第一沟槽102a中与第一电极108a电连接的第一导电层106a与第二沟槽102b中与第二电极108b电连接的第二导电层106b相对设置。然而，本发明实施例不限于此。在其他实施例中，第一侧面100c及第二侧面100d大抵互相垂直，如图5A的立体示意图所示。在另一实施例中，第一侧面100c及第二侧面100d为实质上的同一侧面，如图5B的立体示意图所示。
本发明实施例的芯片封装体可有许多其他变化。图3A-图3E显示本发明一实施例的芯片封装体的一系列制作工艺剖视图。此实施例与图1A-图1G、图2A-图2E所示实施例相似，主要差异在于进一步于承载晶片100中形成数个凹陷302。如图3A所示，凹陷302的形成方式可与孔洞102’相似。在一实施例中，凹陷302与孔洞102’同时形成。
接着，如图3B所示，可以类似制作工艺薄化承载晶片100以形成穿孔102。并接着如图3C所示，选择性于承载晶片100上形成绝缘层104，并定义出数个图案化导电层，例如包括导电层106a及106b。导电层可进一步延伸进入凹陷302中，用以与后续设置于其中的芯片形成导电通路。
如图3D所示，可在凹陷302中设置至少一芯片108。在此实施例中，设置多个芯片108。在一实施例中，芯片108为发光芯片。在此情形下，延伸在凹陷302的侧壁上的导电层106a及106b还可充当反射层，进一步提升芯片封装体的发光亮度。
接着，如图3E所示，沿着预定切割道SC切割承载晶片以形成数个芯片封装体。同样地，在此实施例中，沟槽中的导电层106a及106b内缩而不与芯片封装体的侧面共平面。因此切割过程中不会切割到导电材料层，可避免切割刀损坏，并有效防止图案化导电层因切割刀的拉扯而剥落，可提升元件的可靠度与合格率。
本发明实施例的芯片封装体还可进一步设置于电路板上。如图6A所示，可将芯片封装体设置于电路板600之上。电路板600例如为印刷电路板，其表面600a上可具有第一接垫602a及第二接垫602b。接着，分别于侧壁接点(即导电层106a及106b)与第一接垫602a及第二接垫602b之间的界面上形成导电结构604a及604b。导电结构604a及604b可例如为具导电性的焊料，除了可粘着固定图案化导电层与接垫之外，还可形成其间的导电通路。由于导电结构604a及604b的形成位置位于芯片封装体的侧壁上，因此可较容易地观察到焊接制作工艺或导体沉积制作工艺是否成功，并可即时修正与调整制作工艺条件，可提高制作工艺合格率。在一实施例中，所封装的芯片108为发光芯片，其出光表面例如为上表面。在此情形下，电路板600的表面600a的法向量大抵平行于芯片108的出光表面的法向量。
本发明实施例的具有侧壁接点的芯片封装体还可以其他方式设置封装于电路板上。如图6B所示，可将芯片封装体立起，并设置在电路板600之上。可通过导电结构604a形成第一导电层106a与第一接垫602a之间的导电通路。相似地，可通过导电结构604b形成第二导电层106b与第二接垫602b之间的导电通路。在一实施例中，所封装的芯片108为发光芯片，其出光表面例如为上表面。在此情形下，电路板600的表面600a的法向量大抵垂直于芯片108的出光表面的法向量。
本发明实施例的芯片封装体具有许多优点。例如，通过将穿孔形成在切割道上，可大幅节省承载晶片(例如，硅晶片)的使用面积，且还可形成侧壁接点，方便各种封装方式进行。此外，通过图案化穿孔中的导电层，使之不与切割道接触，可提升制作工艺合格率及封装体可靠度。
虽然结合以上数个较佳实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作任意的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims (20)

1.一种芯片封装体，包括：
承载基底，具有上表面及相反的下表面，及具有第一侧面及第二侧面；
芯片，设置于该承载基底的该上表面或该下表面上，该芯片具有第一电极及第二电极；
第一沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第一侧面朝该承载基底的内部延伸；
第一导电层，位于该第一沟槽的一侧壁上，该第一导电层不与该第一侧面共平面且隔有第一最短距离，且该第一导电层与该第一电极电连接；
第二沟槽，自该承载基底的该上表面朝该下表面延伸，且自该第二侧面朝该承载基底的内部延伸；以及
第二导电层，位于该第二沟槽的一侧壁上，该第二导电层不与该第二侧面共平面且隔有第二最短距离，且该第二导电层与该第二电极电连接。
2.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面相对。
3.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面互相垂直。
4.如权利要求1所述的芯片封装体，其中该第一侧面与该第二侧面为同一侧面。
5.如权利要求1所述的芯片封装体，还包括绝缘层，其位于该第一导电层与该承载基底之间。
6.如权利要求1所述的芯片封装体，还包括绝缘层，其位于该第二导电层与该承载基底之间。
7.如权利要求1所述的芯片封装体，还包括凹陷，自该上表面朝该下表面延伸，其中该芯片设置于该凹陷的一底部之上。
8.如权利要求1所述的芯片封装体，其中该芯片为发光芯片。
9.如权利要求8所述的芯片封装体，还包括电路板，其具有第一接垫及第二接垫，位于该电路板的一表面上，其中该承载基底设置于该电路板之上，且该第一导电层及该第二导电层分别电连接至该第一接垫及该第二接垫。
10.如权利要求9所述的芯片封装体，其中该发光芯片的一出光表面的一法向量平行于该电路板的该表面的一法向量。
11.如权利要求9所述的芯片封装体，其中该发光芯片的一出光表面的一法向量垂直于该电路板的该表面的一法向量。
12.一种芯片封装体的形成方法，包括：
提供一承载晶片，其包括由多条预定切割道所划分的多个区域；
在该些预定切割道的位置上形成多个穿孔，贯穿该承载晶片的一上表面及相反的一下表面；
在该承载晶片上形成一导电材料层，该导电材料层延伸在该些穿孔的侧壁上；
将该导电材料层图案化为彼此分离的多个导电层，并使该些导电层不与该些预定切割道接触；
提供多个芯片，分别具有第一电极及第二电极；
将该些芯片分别对应地设置于该些区域上，每一该些区域上放置有至少一该些芯片，其中每一该些芯片的该第一电极及该第二电极分别与该些芯片所在的该些区域中的其中两个该些导电层电连接；以及
沿着该些预定切割道切割该承载晶片以分离出多个芯片封装体。
13.如权利要求12所述的芯片封装体的形成方法，其中该些穿孔的形成方法包括：
自该承载晶片的该些预定切割道的位置上形成多个孔洞，该些孔洞自该承载晶片的该上表面朝该下表面延伸；以及
自该下表面薄化该承载晶片以露出该些孔洞。
14.如权利要求13所述的芯片封装体的形成方法，还包括于该承载晶片中形成多个凹陷，该些凹陷自该上表面朝该下表面延伸，其中该些芯片分别设置于对应的该些凹陷的底部上。
15.如权利要求14所述的芯片封装体的形成方法，其中该些凹陷与该些孔洞同时形成。
16.如权利要求12所述的芯片封装体的形成方法，还包括于该导电材料层与该承载晶片之间形成一绝缘层。
17.如权利要求12所述的芯片封装体的形成方法，其中该些芯片包括发光芯片。
18.如权利要求17所述的芯片封装体的形成方法，还包括：
提供一电路板，具有第一接垫及第二接垫，位于该电路板的一表面上；以及
将其中一该些芯片封装体设置于该电路板上，使该芯片的该第一电极及该第二电极分别电连接至该第一接垫及该第二接垫。
19.如权利要求18所述的芯片封装体的形成方法，其中该电路板的该表面的一法向量平行于该发光芯片的一出光表面的一法向量。
20.如权利要求18所述的芯片封装体的形成方法，其中该电路板的该表面的一法向量垂直于该发光芯片的一出光表面的一法向量。
CN201110007938.2A 2010-01-14 2011-01-14 芯片封装体及其形成方法 Active CN102130071B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US29502910P 2010-01-14 2010-01-14
US61/295,029 2010-01-14

Publications (2)

Publication Number Publication Date
CN102130071A CN102130071A (zh) 2011-07-20
CN102130071B true CN102130071B (zh) 2015-04-29

Family

ID=44258396

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110007938.2A Active CN102130071B (zh) 2010-01-14 2011-01-14 芯片封装体及其形成方法

Country Status (3)

Country Link
US (1) US20110170303A1 (zh)
CN (1) CN102130071B (zh)
TW (1) TWI512918B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010026344A1 (de) * 2010-07-07 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiode
JP6006474B2 (ja) * 2011-04-25 2016-10-12 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
TWI485818B (zh) * 2011-06-16 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
CN104428912A (zh) * 2012-06-26 2015-03-18 株式会社村田制作所 安装基板和发光装置
CN103579010B (zh) * 2012-08-08 2016-12-21 深南电路有限公司 一种侧壁金属化封装产品的制作方法
DE102013103226A1 (de) * 2013-03-28 2014-10-02 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
TWI506742B (zh) * 2013-04-09 2015-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
CN103413785B (zh) * 2013-08-02 2015-08-26 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
DE102014106791B4 (de) * 2014-05-14 2023-01-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterbauelement, Beleuchtungsvorrichtung und Verfahren zur Herstellung eines Halbleiterbauelements
CN105990507B (zh) * 2015-03-18 2019-09-17 新世纪光电股份有限公司 侧照式发光二极管结构及其制造方法
CN106549092A (zh) 2015-09-18 2017-03-29 新世纪光电股份有限公司 发光装置及其制造方法
US10388838B2 (en) 2016-10-19 2019-08-20 Genesis Photonics Inc. Light-emitting device and manufacturing method thereof
JP6977338B2 (ja) * 2017-07-03 2021-12-08 大日本印刷株式会社 Ｌｅｄモジュール
US10784423B2 (en) 2017-11-05 2020-09-22 Genesis Photonics Inc. Light emitting device
KR102605376B1 (ko) * 2018-12-31 2023-11-23 삼성디스플레이 주식회사 표시 장치
KR20210029882A (ko) * 2019-09-06 2021-03-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1503616A (zh) * 2002-11-25 2004-06-09 三星电机株式会社 陶瓷多层衬底及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200631A (en) * 1991-08-06 1993-04-06 International Business Machines Corporation High speed optical interconnect
JP3431993B2 (ja) * 1994-05-10 2003-07-28 キヤノン株式会社 Ｉｃパッケージの組立方法
JPH1074859A (ja) * 1996-08-30 1998-03-17 Matsushita Electric Works Ltd Ｑｆｎ半導体パッケージ
JP2004221372A (ja) * 2003-01-16 2004-08-05 Seiko Epson Corp 半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法
JP2005086044A (ja) * 2003-09-09 2005-03-31 Citizen Electronics Co Ltd 高信頼性パッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1503616A (zh) * 2002-11-25 2004-06-09 三星电机株式会社 陶瓷多层衬底及其制造方法

Also Published As

Publication number Publication date
US20110170303A1 (en) 2011-07-14
CN102130071A (zh) 2011-07-20
TW201125086A (en) 2011-07-16
TWI512918B (zh) 2015-12-11

Similar Documents

Publication Publication Date Title
CN102130071B (zh) 芯片封装体及其形成方法
US9589879B2 (en) Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
US20170301884A1 (en) Frameless display device with concealed drive circuit board and manufacturing method thereof
TWI523224B (zh) 晶片封裝體及其形成方法
KR100641696B1 (ko) 반도체 장치 제조방법
US20110057321A1 (en) 3-d multi-wafer stacked semiconductor structure and method for manufacturing the same
US8673690B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
KR20040012898A (ko) 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기
CN105047619B (zh) 晶片堆叠封装体及其制造方法
CN102142509B (zh) 发光二极管封装体及其形成方法
US9159672B1 (en) Through via connected backside embedded circuit features structure and method
US10410941B2 (en) Wafer level semiconductor device with wettable flanks
US9585257B2 (en) Method of forming a glass interposer with thermal vias
CN102543922A (zh) 晶片封装体及其形成方法
CN106206499A (zh) 半导体器件和方法
CN105470144A (zh) 无核心层封装基板与其制造方法
US8173539B1 (en) Method for fabricating metal redistribution layer
CN106252308A (zh) 晶片封装体与其制备方法
KR20050035161A (ko) 반도체 부품
US11296004B2 (en) Semiconductor package including heat redistribution layers
TWI692041B (zh) 半導體裝置及其製造方法
US11270946B2 (en) Package with electrical interconnection bridge
US11488899B2 (en) Package device
US20230027220A1 (en) Package device
CN111092062B (zh) 晶片封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant