CN102055333A - 电压调节器结构 - Google Patents

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Abstract

本发明涉及电压调节器结构。提供一种集成电路包括带隙参考生成器和电压调节器。带隙参考生成器包括第一电流路径和具有在第一电流路径中的发射极-集电极路径的第一双极晶体管。电压调节器包括：第二电流路径，其中第二电流路径与第一电流路径成镜像；电阻器，其被配置为接收第二电流路径的电流；第二双极晶体管，该第二双极晶体管的基极和集电极互连；以及第三双极晶体管，其与第二双极晶体管和电阻器串联连接。第三双极晶体管的基极和集电极互连。

Description

电压调节器结构
技术领域
本发明总地涉及集成电路设计，特别地涉及电压调节器，更为具体地涉及内部带隙和调节器电路。
背景技术
在诸如DC-DC转换器的典型的模拟电路中，通常使用内部带隙和调节器电路来生成参考电压和内部VCC电压。如名称所暗示的那样，使用带隙参考生成器生成的电压作为参考，并因而所输出的参考电压需要是高稳定性的。更为具体地，所输出的参考电压需要与温度变化、电压变化和工艺变化无关。也可以连接电压调节器，以便利用高稳定性参考电压的有利特征，并且将参考电压调节或转换为更高或更低的稳定电压，例如VCC电压。
图1示出了常规带隙和调节器电路的电路图，该电路包括带隙参考生成器和电压调节器。PMOS晶体管M0’和M1’构成电流镜。双极晶体管Q0’和Q1’用来补偿在节点A’处的所得参考电压VA’的温度变化。所生成的参考电压VA’可以表达为：
VA’＝ΔVBE×(R1+R0)/R0+VBE0                (等式1)
其中ΔVBE等于(VBE1-VBE0)，电压VBE1是双极晶体管Q1’的基极-发射极电压，电压VBE0是双极晶体管Q0’的基极-发射极电压。针对图1所示电路中的器件选择适当值。例如，如果双极晶体管Q0’的面积与双极晶体管Q1’的面积的比值为8∶1，并且电阻比值R1’∶R0’为4，则可以生成约等于1.25V的参考电压VA’。此外，参考电压VA，可以具有在室温下的零温度系数。电压调节器包括运算放大器OP、PMOS晶体管M10’以及电阻器R3’和R4’。通过选择电阻器R3’具有与电阻器R4’相同的电阻，所得电压VCC可以约为2.5V。电压VCC具有比外部电压VIN’更小的变化。
然而，如图1所示的常规内部带隙和调节器电路存在缺陷。由于使用运算放大器OP，功耗高，并且该内部带隙和调节器电路需要较大的芯片面积。因此，需要一种用于克服上述现有技术缺陷的带隙和调节器电路。
发明内容
根据本发明的一个方面，一种集成电路包括带隙参考生成器和电压调节器。带隙参考生成器包括第一电流路径和具有在第一电流路径中的发射极-集电极路径的第一双极晶体管。电压调节器包括：第二电流路径，其中第二电流路径与第一电流路径成镜像；电阻器，被配置为接收第二电流路径的电流；第二双极晶体管，其中该第二双极晶体管的基极和集电极互连；以及第三双极晶体管，其与第二双极晶体管和电阻器串联连接。第三双极晶体管的基极和集电极互连。
还公开了其它实施例。
这些实施例的有利特征包括降低的功耗和内部带隙和调节器电路所需的减少的芯片面积。
附图说明
为了更全面地理解本发明及其优点，现在参考以下结合附图作出的描述，其中：
图1示出了包括运算放大器的常规内部带隙和调节器电路；以及
图2示出了其中不包括运算放大器的根据本发明一个实施例的带隙和调节器电路。
具体实施方式
以下详细讨论本发明的实施例的实施和使用。然而应认识到的是，这些实施例提供可以在各种具体环境中实施的多种可应用的发明构思。所讨论的特定实施例仅是实施和使用本发明的具体方式的示意，并不构成对本发明范围的限制。
图2示出了其中包括带隙参考生成器和电压调节器的根据一个实施例的带隙和调节器电路的电路图。该带隙参考生成器包括PMOS晶体管M0和M1，该PMOS晶体管M0和M1的栅极互连。PMOS晶体管M0的栅极和漏极互连。此外，PMOS晶体管M0的漏极与(NPN)双极晶体管Q0的集电极耦合，并且晶体管M1的漏极与双极晶体管Q1的集电极耦合。双极晶体管Q0的发射极与电阻器R0和R1耦合，而双极晶体管Q1的发射极与电阻器R0和R1的连接点耦合。该带隙参考生成器进一步包括NMOS晶体管M2和电阻器R2。电阻器R1的一端可以与电气接地端GND耦合。
该电压调节器包括PMOS晶体管M3和M6-M8以及NMOS晶体管M4、M5和M9-M11。电压VIN是可以具有相对高变化的外部电压。应注意到，PMOS晶体管M0和M3由于它们的栅极互连所以构成电流镜。因此，流过PMOS晶体管M0的源极-漏极路径的电流I1与流过PMOS晶体管M3的源极-漏极路径的电流I2成比例。在整个说明书中，术语“源极-漏极路径”是指连接晶体管的源极和漏极的路径。此外，当第一电流路径被称为与第二电流路径“成镜像”时，第一和第二电流路径中的电流成比例，这意味着即使第一和第二电流的幅度可能改变，第一和第二电流路径中的电流也将保持基本相同的比值。在其中晶体管M0的比值(以下称为宽长比)W/LM0(栅极宽度和栅极长度的比值)等于晶体管M3的宽长比W/LM3的实施例中，电流I1可以等于电流I2。
NMOS晶体管M4和M5在它们的栅极互连的情况下构成另一电流镜，因而流过NMOS晶体管M5的源极-漏极路径的电流I3也与电流I2成比例，并且与电流I1成比例。在其中晶体管M4的宽长比W/LM4等于晶体管M5的宽长比W/LM5的实施例中，电流I2可以等于电流I3。电流I3也流过PMOS晶体管M6的源极-漏极路径。
PMOS晶体管M6、M7、M8也构成电流镜，并因而PMOS晶体管M6、M7、M8的源极-漏极电流I3、I4、I5分别彼此成比例。同样，如果晶体管M6的宽长比W/LM6等于晶体管M7的宽长比W/LM7和/或晶体管M8的宽长比W/LM8，则电流I3可以分别等于电流I4和/或I5。
流过电阻器R3(以下也称为输出电阻器)的电流I6等于电流I4和I5之和，该和也将与电流I4和I5中的每一个成比例。因此，电流I6也与电流I1成镜像。由此，电压生成器对带隙参考生成器中的电流I1采样，并且通过NMOS晶体管M4和M5所构成的电流镜以及PMOS晶体管M3和M6-M8所构成的电流镜，使所采样的电流I1与电流I6成镜像。此外，在其中电流I1、I2、I3、I4、I5彼此相等的实施例中，电流I6可以等于电流I1的两倍，即2I1。
电压调节器的输出电压VCC可以表达为(通过计算经过图2中标记为P的路径的电压VCC)：
VCC＝I6×R3+VBEQ2+VBEQ3+VGSM9-VGSM10        (等式2)
其中电压VBEQ2为双极晶体管Q2的基极-发射极电压，电压VBEQ3为双极晶体管Q3的基极-发射极电压，电压VGSM9为MOS晶体管M9的栅极-源极电压，电压VGSM10为MOS晶体管M10的栅极-源极电压。如果NMOS晶体管M9和M10被设计为彼此基本相同，则电压VGSM9和VGSM10可以彼此抵消。此外，由于NMOS晶体管M11与晶体管M4和M5构成电流镜，所以流过NMOS晶体管M10的源极-漏极路径的电流I8可以与电流I4相同。因此，NMOS晶体管M9和M10具有相同的栅极电压和相同的源极-漏极电流，且因而栅极-源极电压VGSM9和VGSM10极有可能相同。
在电压VGSM9和VGSM10抵消的情况下，电压VCC可以表达为：
VCC＝I6×R3+VBEQ2+VBEQ3                    (等式3)
此外，通过使R3等于2R1，以及(VBEQ2+VBEQ3)等于2VBEQ1，并且在电流I6等于2I1的情况下，电压VCC可以表达为：
VCC＝I6×2R1+2VBEQ1＝2(2I1×R1+VBEQ1)      (等式4)
由于如图2所示电流I1可以等于电流I7，所以2I1是流过电阻器R1的电流，且因而2I1×R1+VBEQ1等于节点A处的参考电压VA。因此，电压VCC可以等于参考电压VA的两倍，例如，如果参考电压VA为1.25V，则电压VCC可以约为2.5V。然而，电压VCC具有比外部输入电压VIN更小的变化。
在前面章节中所讨论的实施例中，讨论了电压调节器中的MOS晶体管和电阻器的参数，以证实如何可以将电压VCC调整为参考电压VA的两倍(2VA)。如图2所示的实施例也可以用来生成2VA之外的不同电压VCC。例如，MOS晶体管M3至M10的宽长比可以被调整以增大或减小这些晶体管的相应源极-漏极路径中的电流，从而可以相对于上述示例性实施例增大或减小电流I3、I4、I5。作为结果，可以增大或减小电流I6，并因而增大或减小电压VCC。在另一示例性实施例中，将电阻器R3的电阻增大为大于2R1或减小为小于2R1，以便调整电压VCC。
在又一实施例中，可以去除MOS晶体管M8，从而电流I6等于电流I4，并且因而电压VCC小于参考电压VA的两倍。在又一实施例中，可以添加一个或更多附加PMOS晶体管，其中该附加PMOS晶体管的栅极、源极和漏极分别与PMOS晶体管M8的栅极、源极和漏极连接，从而可以将电流I6进一步增大为电流I1的三倍、四倍或甚至更多倍，并因而进一步增大电压VCC。在这种情况中，可以添加附加双极晶体管，并且该附加双极晶体管与双极晶体管Q2和Q3串联连接。作为结果，取决于与晶体管M8并联连接的晶体管数目，等式4可以修改为：
VCC＝m(2I1×R1+VBEQ1)                        (等式5)
其中m为等于1、3或大于3的值的整数。
上述实施例具有若干有利特征。通过在参考电压生成器中感测电流，而不是参考电压，电压调节器可以具有无需使用运算放大器的简单设计。所得带隙和调节器电路的功耗因而降低，并且所需的芯片面积减少。
尽管已经详细描述了实施例及其优点，但应理解到，在不脱离由所附权利要求所限定的本发明的范围和精神实质的情况下，这里可以作出各种改变、替代和变更。而且，本申请的范围并不旨在限于说明书中所描述的过程、机器、产品和要素构成、装置、方法和步骤的特定实施例。如本领域普通技术人员从本发明的公开内容中将容易认识到的那样，根据本发明可以利用与这里描述的对应实施例执行基本相同的功能或实现基本相同的结果的当前存在或未来将开发的过程、机器、产品、要素构成、装置、方法或步骤。因此，所附权利要求旨在于在其范围内包括这样的过程、机器、产品、要素构成、装置、方法或步骤。此外，每个权利要求构成一个单独的实施例，并且各种权利要求和实施例的组合都在本发明的范围内。

Claims (19)

1.一种集成电路，包括：
带隙参考生成器，其包括：
第一电流路径，包括第一PMOS晶体管；和
第一电阻器，与所述第一PMOS晶体管的源极-漏极路径串联耦合；以及
电压调节器，其包括：
第二电流路径，包括第二PMOS晶体管，并且与所述第一电流路径成镜像；
第三电流路径，包括第一NMOS晶体管，其中所述第二电流路径和所述第三电流路径共享同一电流；
第四电流路径，包括第二NMOS晶体管，并且与所述第三电流路径成镜像；
第五电流路径，包括第三PMOS晶体管，其中所述第四电流路径和所述第五电流路径共享同一电流；和
第六电流路径，包括第四PMOS晶体管，并且与所述第五电流路径成镜像，其中所述第六电流路径包括第二电阻器，所述第二电阻器与所述第四PMOS晶体管的源极-漏极路径串联耦合。
2.根据权利要求1所述的集成电路，其中所述第二电阻器的电阻是所述第一电阻器的电阻的两倍。
3.根据权利要求1所述的集成电路，其中所述第一电流路径进一步包括耦合在所述第一PMOS晶体管和所述第一电阻器之间的双极晶体管，并且其中所述第六电流路径进一步包括两个串联耦合的附加双极晶体管，所述两个附加双极晶体管中的每一个都包括基极和与所述基极连接的发射极。
4.根据权利要求3所述的集成电路，其中所述两个附加双极晶体管与所述第一电流路径中的双极晶体管基本上相同。
5.根据权利要求3所述的集成电路，其中所述第六电流路径进一步包括与所述两个附加双极晶体管串联耦合的第三NMOS晶体管，其中所述第三NMOS晶体管包括栅极和与所述栅极连接的漏极。
6.根据权利要求1所述的集成电路，进一步包括：
第七电流路径，其包括：
第一附加NMOS晶体管，包括与所述第六电流路径中的节点连接的栅极；
第二附加NMOS晶体管，包括与所述第四电流路径中的晶体管的栅极连接的栅极，其中所述第一附加NMOS晶体管的漏极与所述第二附加NMOS晶体管的源极连接；和
所述电压调节器的输出节点，在所述第一附加NMOS晶体管的漏极处。
7.根据权利要求1所述的集成电路，其中所述带隙参考生成器进一步包括：
第一双极晶体管，其具有与所述第一PMOS晶体管的源极-漏极路径串联耦合的集电极-发射极路径；
附加的第一PMOS晶体管，其包括与所述第一PMOS晶体管的栅极连接的栅极；以及
第二双极晶体管，其具有与所述附加的第一PMOS晶体管的源极-漏极路径串联耦合的集电极-发射极路径，其中所述第二双极晶体管的发射极与所述第一电阻器的一端连接。
8.一种集成电路，包括：
带隙参考生成器，其包括：
第一电流路径；和
第一双极晶体管，具有在所述第一电流路径中的发射极-集电极路径；
电压调节器，其包括第二电流路径，其中所述第二电流路径与所述第一电流路径成镜像；
第一电阻器，其被配置为接收所述第二电流路径的电流；
第二双极晶体管，其中所述第二双极晶体管的基极和集电极互连；以及
第三双极晶体管，其与所述第二双极晶体管和所述第一电阻器串联连接，其中所述第三双极晶体管的基极和集电极互连。
9.根据权利要求8所述的集成电路，进一步包括：
第一NMOS晶体管，其包括第一栅极和与所述第一栅极连接的第一漏极，其中所述第一NMOS晶体管的源极-漏极路径与所述第二双极晶体管和所述第三双极晶体管的发射极-集电极路径串联耦合；
第二NMOS晶体管，其包括第二栅极、第二源极和第二漏极，其中所述第二栅极与所述第一NMOS晶体管的第一漏极连接；以及
所述电压调节器的输出节点，其与所述第二NMOS晶体管的第二漏极连接。
10.根据权利要求8所述的集成电路，进一步包括：
第一电流镜，其包括：
第三电流路径，与所述第一电流路径成镜像；和
第四电流路径，与所述第三电流路径成镜像；以及
第二电流镜，其包括：
所述第四电流路径；和
第五电流路径，与所述第四电流路径成镜像，其中所述第五电流路径的电流流入所述第二电流路径中。
11.根据权利要求10所述的集成电路，进一步包括：
第六电流路径，其与所述第四电流路径成镜像；以及
所述电压调节器的输出节点，其在所述第六电流路径中。
12.根据权利要求11所述的集成电路，其中所述第六电流路径包括附加NMOS晶体管，所述附加NMOS晶体管包括与所述第四电流路径中的晶体管的栅极连接的栅极，其中所述附加NMOS晶体管的漏极与所述输出节点连接。
13.根据权利要求8所述的集成电路，其中所述第二电流路径被配置为：
接收第一附加电流路径的电流，其中所述第一附加电流路径包括所述第二双极晶体管和所述第三双极晶体管，所述第二双极晶体管和所述第三双极晶体管中的每一个的集电极和基极都互连；以及
接收第二附加电流路径的电流，所述第二附加电流路径与所述第一附加电流路径成镜像。
14.根据权利要求8所述的集成电路，其中所述第二电流路径中的电流基本上等于所述第一电流路径中的电流的两倍。
15.一种集成电路，包括：
第一NMOS晶体管，其包括第一栅极；
第二NMOS晶体管，其包括第二栅极；
第三NMOS晶体管，其包括第三栅极，其中所述第一栅极、所述第二栅极和所述第三栅极互连；
第一PMOS晶体管，其包括第四栅极和与所述第二NMOS晶体管的漏极耦合的漏极；
第二PMOS晶体管，其包括第五栅极；
第三PMOS晶体管，其包括第六栅极，其中所述第四栅极、所述第五栅极和所述第六栅极互连；以及
输出电阻器，其被配置为接收所述第二PMOS晶体管的第一源极-漏极电流和所述第三PMOS晶体管的第二源极-漏极电流。
16.根据权利要求15所述的集成电路，进一步包括：
第四NMOS晶体管，其包括彼此互连且与所述第二PMOS晶体管的漏极耦合的栅极和漏极；
第一双极晶体管，其包括彼此互连的基极和集电极；以及
第二双极晶体管，其包括彼此互连的基极和集电极，其中所述第一双极晶体管和所述第二双极晶体管与所述输出电阻器、所述第四NMOS晶体管、所述第二PMOS晶体管串联耦合。
17.根据权利要求16所述的集成电路，进一步包括：
第五NMOS晶体管，其包括与所述第二PMOS晶体管的漏极和所述第四NMOS晶体管的漏极连接的栅极；以及
输出节点，其在所述第五NMOS晶体管的源极处。
18.根据权利要求15所述的集成电路，进一步包括带隙参考生成器，所述带隙参考生成器包括电流路径，其中所述第一NMOS晶体管的源极-漏极电流与所述带隙参考生成器中的电流路径的电流成镜像。
19.根据权利要求18所述的集成电路，其中所述带隙参考生成器进一步包括附加电阻器，所述附加电阻器被配置为接收所述电流路径的电流，其中所述输出电阻器具有第一电阻，所述第一电阻等于所述附加电阻器的电阻的两倍。
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