CN101997490B - 采用数字校准技术的恒定增益时间放大器 - Google Patents

Abstract

本发明属集成电路技术领域，涉及一种采用数字校准技术的恒定增益时间放大器。由8个开关、1个传统开环应用的时间放大器、1个开关信号产生电路、1个校准用的激励信号产生电路、1个工作状态检测电路、1个控制信号产生电路组成。本发明用输入信号的空闲期进行校准，由开关切换放大和校准两个状态的输入输出通路。开关信号产生电路根据输入信号和校准情况产生控制这些开关的控制信号。激励信号产生电路产生校准用的时间差，所述时间放大器分别在正常放大状态对输入信号放大、在校准状态对校准用的时间差放大。工作状态检测电路在校准状态比较该时间放大器的放大倍数与目标值的大小并传递给控制信号产生电路，产生控制时间放大器输出电容的控制信号，从而稳定时间放大器的放大倍数，保证时间放大器在工艺、电源电压、温度的变化下实时维持恒定的增益。

Description

采用数字校准技术的恒定增益时间放大器

技术领域

本发明属于集成电路技术领域，具体涉及一种采用数字校准技术的恒定增益时间放大器。

背景技术

在当今混合信号集成电路设计领域中，时间数字转换器正扮演着越来越重要的角色；而时间放大器，在最近兴起的采用时间放大技术提高分辨率的时间数字转换器中，是核心器件。现有技术中，时间测量电路(时间数字转换器)为了把两个信号沿间的时间差数字化，往往会使用最小延时器件，即所使用的工艺下的优化过的缓冲器或反相器，作为延时单元将沿间时间差分割从而进行测量，但采用这种方法的时间数字转换器的分辨率由于受限于工艺条件而无法做的较高。同时，也有提高分辨率的各种技术使时间数字转换器的分辨率高于最小延时器件的延时，这些技术包括：Vernier Line(范尼尔链技术)，延时链插值法，脉冲缩减链技术，脉冲拉长技术，无源插值技术等。其中，脉冲拉长技术实现了时间差的放大，但由于该技术采用模拟电路方式实现，因此其性能会随工艺尺寸下降而恶化，如同大部分模拟电路一样，从而违背了时间数字转换器的初衷，即克服模拟电路受工艺的影响而采用数字电路方式。其他几种技术可以在一定程度上提高分辨率，但其优化空间则非常有限，有的仍然采用模拟电路作为核心，有的则只能通过直接持续性分割的方法使分辨率受限于判定电路(比较器、触发器等)的精度极限。相比之下，采用将时间间隔放大再进行分割的技术则具有更加广阔的上升空间，如果能保证放大的精度，则分辨率可以实现无限提高，因此时间放大技术已成为时间数字转换器分辨率提高过程中一项核心性的技术。

就时间放大器本身而言，目前仅有三种实现方式：利用对固定电容充电电流的变化控制而实现的脉冲拉长技术，利用DLL(延时锁相环)的时间差复制技术，和利用RS-latch(RS锁存器)的亚稳态实现的时间放大技术。其中前两种技术的实现关键均为模拟技术方式——第一种为模拟核心开环应用无校准，第二种为数字核心闭环应用模拟校准——对工艺的依赖性很严重；第三种仍为模拟方式，但其增益对工艺的依赖可以通过利用电容和数字原件相对独立的特性而抵消，然而其应用方式为开环，所以精确度有待提高，具体可见M.Lee and A.A.Abidi，“A 9b，1.25ps resolution coarse-fine time-to-digital converter in 90nm CMOS that amplifies a time residue，”IEEE J.Solid-State Circuits，vol.43，no.4，pp.769-777，Apr.2008，如图1所示。此电路由延时器件1～2，两个RS锁存器3～4和5～6，输出电容7～10，输出逻辑11～14组成，并上下两部分对称，即1和2相同，3、4、5、6均相同，7、8、9、10均相同，11、12、13、14均相同。其中缓冲器1和2产生延时T_off；在两个输入信号V_A、V_B上升沿间的时间差为T_in的情况下，3～4和5～6两个RS锁存器分别用来对输入时间差为T_off-T_in和T_off+T_in的两组上升沿进行再生，从而将再生时间相对于输入时间差的曲线分别左右平移一个T_off，如图2所示的曲线20和曲线21。曲线的斜率由输出电容7～10决定，经过反相器11～14的逻辑控制，从而形成最后的时间放大曲线，如图2中曲线22所示。该时间放大器的放大倍数表达式如下：

$A_T=\frac{C}{g_m{T}_{\mathrm{off}}}---\left(1\right)$

其中，C为时间放大器的输出电容，T_off为输入延时，g_m为与非门在亚稳态时的跨导。可以看出，即使电容的选用为绝对值稳定的MIM电容(金属-绝缘层-金属电容)，g_mT_off项均会受到工艺、电源电压和器件温度的影响而漂移，甚至不断变化，如果电容的选取也为绝对值随环境变化较大的CMOS管，时间放大器的放大倍数则更加无法稳定在设计值，在运用时，也无法依靠这个设计好的放大倍数准确实现电路功能。

解决这一问题的一个方法在同一文献中也有提出。这种方法引入了一个参考量T_d(一个缓冲器延时)，将T_d作为时间放大器的输入进行放大，得到A_TT_d；同时用另一个同样的时间放大器对需要放大的时间信号T_in进行放大，得到A_TT_in，两者均用数字形式表示；最后通过归一化A_TT_in/A_TT_d得到T_in的相对值T_in/T_d从而抵消放大倍数不准的影响。但由于归一化的基数为数字码形式，大小取决于A_T，所以这种方式对于放大倍数很小时间放大器来说，误差将非常大。另外，由于两次放大用的不是同一个时间放大器，工艺误差也将使归一化过程变得不准确。

对比电压放大器，其放大倍数主要通过反馈来稳定，并通过电容、电阻等器件匹配的方式确定；而时间放大器的反馈则无法实现连续时间意义上的反馈。如何稳定它的增益，则成为一个亟待解决的问题。

发明内容

本发明的目的在于提出了一种用来稳定时间放大器放大倍数的数字校准方式，以克服现有时间放大器放大倍数受工艺、电源电压、温度的影响而大范围浮动的不足，满足运用时间放大技术的时间数字转换器的严格要求。

本发明提出的采用数字校准技术的恒定增益时间放大器由传统开环应用的时间放大器30、校准和放大的切换开关31～38、开关信号产生电路39～45、校准用的激励信号产生电路46～52、时间放大器工作状态检测电路53～67、控制信号产生电路68组成，其结构如图3所示。它共有两个工作状态：从输入信号的上升沿到高电平结束(下降沿来临前)为正常放大状态，从输入信号的下降沿到低电平结束(上升沿来临前)为校准状态。传统开环应用的时间放大器30在两个状态中均进行放大并电平恢复一次。

本发明中，开关31～38用来切换放大和校准的信号通路，其中31～32一端连接输入信号A、B，另一端连接至30的输入端，用来导通放大状态的信号输入，并在校准状态时切断通路；33～34一端连接30的输出端，另一端连接整个时间放大器的输出，用来导通放大状态的信号输出，并在校准状态时切断通路；35～36一端连接校准激励信号Ac、Bc，另一端连接30的输入端，用来导通校准状态的校准激励信号输入，并在放大状态时切断通路；37～38一端连接30的输出端，另一端连接时间放大器工作状态检测电路，并在放大状态时切断通路。

本发明中，开关信号产生电路39～45用来产生控制31～38的开关信号。其中，Reset信号连接至触发器42的置位端S，同时连接至两输入与门41的一个输入端，与门41的输出再连接至触发器40的置位端S；初始时需要进行复位，即Reset信号为低电平“0”时，触发器40、42均置位为高电平“1”；开始工作时，Reset信号需要置为“1”。两输入或非门39的两个输入为输入信号A、B，输出连接至触发器40的时钟输入端；它在输入信号A、B均下降为低电平时产生一个上升沿。触发器40的数据输入端D连接至低电平“0”，与非门39给出的上升沿使触发器40的输出Q从置位状态的“1”变为“0”。触发器42复位端连接至触发器40的输出Q，数据输入端连接至高电平“1”，并有互补的两个输出Q和Q；当触发器40的输出变为“0”时，触发器42被复位，Q由置位状态的“1”变为“0”，Q则由“0”变为“1”，这两个输出分别经过两个延时较长的缓冲器44和45，使开关31~34关断，35~38导通，时间放大器进入校准状态。同时，触发器42的输出Q连接至与门41的另外一个输入端；当Q由“1”变为“0”时，触发器40又重新被置位为“1”，因此触发器42的复位结束，但其输出Q仍保持为“0”。触发器42的时钟输入端连接至一个延时较长的缓冲器43，缓冲器43的另一端连接至校准结束指示信号(该信号的产生将在下文中予以介绍)；校准结束后，校准结束指示信号上升沿使触发器42的输出Q变为“1”，Q变为“0”，从而在缓冲器44、45的延时之后，控制开关31～34导通，35～38关断，时间放大器进入放大状态，等待输入信号A、B上升沿的到来。

本发明中，校准用的激励信号产生电路46～52用来在进入校准状态的开始产生一组上升沿Ac、Bc输入到传统开环应用的时间放大器30中，这组上升沿间的时间差为一个缓冲器的延时T_d，且本发明中T_d被设计成传统开环应用时间放大器线性放大范围的上限值，也可根据需要设计成其他值。触发器47的复位端连接至两输入与门46的输出，与门46的一个输入为Reset信号，另一个输入为校准结束指示信号；Reset为“0”时，触发器47被复位，输出为“0”；时间放大器开始工作时，Reset为“1”。触发器47的时钟输入端连接至触发器42的输出Q(也就是图3中的CLKN’)，数据输入端连接至高电平“1”；校准开始时，Q上跳变为“1”，(同时校准结束指示信号也为“1”，触发器47不处于复位状态)，触发器47输出也从被校准结束指示信号复位过的“0”跳变到“1”，从而产生了一个上升沿。触发器47的输出连接至缓冲器48的输入端，缓冲器48的输出端连接至一个负载匹配器件组合52(dummy)和延时为T_d的缓冲器49的输入端，缓冲器49的输出端产生校准激励信号Ac，连接至开关35的一端和缓冲器50的输入端，缓冲器50的输出端产生校准激励信号Bc，连接至开关36的一端和缓冲器51的输入端，开关35和36的另一端均按上文所述分别连接至传统开环应用的时间放大器30的两个输入端；缓冲器48用来对触发器输出的上升沿进行驱动，以适应缓冲器49和负载匹配器件组合52的较大输入电容，缓冲器49用来对缓冲过的上升沿整形，使其在通过缓冲器50后的上升时间和通过缓冲器49后的上升时间相同，缓冲器50用来产生相隔T_d的两个上升沿作为校准激励信号，即缓冲器50的输入Ac和输出Bc，缓冲器51和负载匹配器件组合52均用来对缓冲器49、50的负载进行匹配，保证产生的两个激励信号的上升时间一致。

本发明中，时间放大器工作状态检测电路53～67用来比较30的输出电容与标准值的大小。根据公式(1)，时间放大器的放大倍数在缓冲器延时和RS锁存器固定的情况下，由输出电容C决定，并与电容C成正比。本发明将时间放大器的增益定为2，因此当实际增益不足2时，说明输出电容C小于目标值，反之亦然。校准用的激励信号产生电路46～52已经在校准时输入了时间差为T_d的两个上升沿，如果经过30的放大后两个上升沿的时间差小于2*T_d，则说明输出电容C小于目标值，用信号C_i＝0表示；反之，如果经过30放大后的两个上升沿的时间差大于2*T_d，则说明输出电容C大于目标值，用C_i＝1表示。尺寸较小延时较长的相同的缓冲器53和55的输入端分别连接至开关37和38的一端，按上文所述，开关37、38的另一端分别连接至30的输出端，延时为T_d的缓冲器54和56的输入端分别连接至缓冲器53和55的输出端，延时为T_d的缓冲器57的输入端连接至缓冲器56的输出端，延时为T_d的缓冲器58的输入端连接至缓冲器57的输出端；缓冲器53和55用来对校准时30输出的上升时间很长的上升沿进行驱动，缓冲器54和56用来对这一组驱动过的上升沿进行整形，使其在通过缓冲器54和56后的上升时间和通过57、58后的上升时间相同，缓冲器57和58用来把这一组上升沿中的起始信号(先出现的一个)延后2*T_d的时间，使其在经过缓冲器60后，作为检测时间放大器工作状态的基准信号Cri。延时为T_d的缓冲器59和60的输入端分别连接至缓冲器54和58的输出端，负载匹配器件组合63、64、65、66分别连接至缓冲器54、56、57、58的输出端；缓冲器59、60和负载匹配器件组合63~66用来对缓冲器49、50的负载进行匹配，保证缓冲器49、50、54、56、57、58产生的上升沿的上升时间一致，不会由于上升时间的变化引入延时误差。相同的反相器61、62的输入端分别连接至缓冲器59、60的输出端，同时边沿比较器(Arbiter)67的两个输入端也分别连接至缓冲器59、60的输出端，反相器62的输出端连接至开关信号产生电路中缓冲器43的输入端和校准用的激励信号产生电路中与门46的另一个输入端，如上文所述，作为校准结束指示信号；反相器61输出信号的作用将在下文中介绍，缓冲器60的上升沿到来时说明用来检测时间放大器工作状态的信号已经准备完毕，此时反相器62的输出信号变为低电平，连接至与门46时，使激励信号产生电路清零，清零结束后，反相器62的输出信号再变回高电平，从而产生一个上升沿，并意味着校准状态的检测和清零都已经结束，即校准状态全部结束，连接至缓冲器43，则告诉开关信号产生电路可以把校准状态切换到放大状态了，边沿比较器67比较基准信号Cri和校准状态输出的结束信号的先后顺序，如果Cri在后，意味着输出时间差大于2*T_d，则边沿比较器67的输出为1，如果Cri在先，意味着输出时间差小于2*T_d，则边沿比较器67的输出为0。

本发明中，控制信号产生电路68用来根据时间放大器工作状态检测电路的检测结果C_i来产生控制传统开环应用的时间放大器30输出电容的控制信号，这一输出电容在本发明中被分成固定电容C_f和满量程为C_p的可编程电容阵列两部分，其中可编程电容阵列由8比特的控制字控制其连接与否，每一个单元电容代表C_p/2⁸，其输入端为时钟信号CLK_QC、控制信号C_i、复位信号Reset，输出为8比特的控制字Q_C。时钟信号CLK_QC和控制信号C_i由时间放大器工作状态检测电路提供，分别连接至反相器61的输出端和边沿比较器67的输出端，复位信号即整个电路的复位信号Reset信号。如上文所述，校准状态的清零在反相器62的输出产生一个上升沿，同理，在反相器61的输出端也将几乎同时产生一个上升沿，此时，控制信号产生电路的触发器的数据端的数据已经准备结束，反相器61的输出可以作为其时钟，实际上，反相器62的输出也可以作为该时钟，反相器61一方面作为反相器59、60的负载匹配，另一方面可以为反相器62分担负载；

如上文所述，C_i信号为1时，输出时间差大于标准值，输出电容应减小，反之输出电容应增大；复位信号用来在时间放大器工作之前将电容复位到一个可加范围可减范围一样的中间值，对于8比特的控制电容，本发明在Reset信号为0时，将30的输出电容复位到10000000；输出的8比特控制字Q_C的一个LSB(最低位)代表控制一个单元电容的连接或断开。控制信号产生电路68的流程图如图4所示。动作70为时间放大器的初始化，Reset信号为“0”电平。动作71代表初始化时68产生复位输出10000000，将输出电容置于中间值。动作72代表对时间放大器工作状态C_i的判断，如果C_i＝1，则进行动作73；如果C_i＝0，则进行动作76。动作73代表对时间放大器输出电容状态的判断，如果可编程电容阵列已经达到最小值，则进行动作74，否则进行动作75。同理，动作76代表对时间放大器输出电容状态的判断，如果可编程电容阵列已经达到最大值，则进行动作77，否则进行动作78。动作74代表输出电容已经减至最小，并保持该最小值不再进行减法以免溢出，对应的动作77代表输出电容已经增至最大，并保持该最大值不再进行加法以免溢出。动作75代表输出电容还有余量可以进行减法，并进行断开一个单元电容的操作，即对Q_C减一，对应的动作78代表输出电容还有余量可以进行加法，并进行断开一个单元电容的操作，即对Q_C加一。对于动作74、75、77、78，无论是加减一还是保持不变，动作结束后均返回到动作72，进行新一轮的判断和校准。

附图说明

图1传统开环应用的时间放大器电路图；

图2传统开环应用的时间放大器放大曲线图；

图3本发明提出的采用数字校准技术的恒定增益时间放大器电路图；

图4本发明中所使用的控制信号产生电路的流程图；

标号说明：1、2、43、44、45、48、49、50、51、53、54、55、56、57、58、59、60为缓冲器，3、4、5、6为与非门，7、8、9、10为电容，11、12、13、14、61、62为反相器，20、21为RS锁存器相对于输入时间差的转移曲线，22为时间放大器输出时间差相对于输入时间差的转移曲线，30为传统的开环应用的时间放大器，31、32、33、34为时钟CLK控制的开关，35、36、37、38为时钟CLKN控制的开关，39为或非门，40、42、47为触发器，41、46为与门，52、63、64、65、66为负载匹配器件组合，67为边沿比较器，68为控制信号产生电路。

具体实施措施

下面结合附图进一步描述本发明。

在图3中，传统开环应用的时间放大器30作为放大器件，由开关31～38进行放大状态和校准状态的切换。开关35～38负责在输入信号变为空闲(变为低电平)时，从关断变为导通，使30进入校准状态；开关31～34负责在校准状态结束后，从关断变为导通，使30进入放大状态，等待下一组输入信号上升沿的到来。

开关信号产生电路39～45用来产生控制31～38的开关信号。其中，Reset信号用来在初始时对整个时间放大器进行复位，即Reset信号为低电平“0”时，触发器40、42均置位为高电平“1”；开始工作时，Reset信号需要置为“1”。两输入或非门39在输入信号A、B均下降为低电平时(变为空闲时)产生一个上升沿。触发器40的输出Q在这个上升沿到来时从置位状态的“1”变为“0”。触发器40的输出Q又使触发器42复位，触发器42的Q由置位状态的“1”变为“0”，Q则由“0”变为“1”，这两个输出分别经过两个延时较长的缓冲器44和45，使开关31～34关断，35～38导通，时间放大器进入校准状态。同时，触发器42的输出Q变为“0”后，通过与门41使触发器40重新置位为“1”，因此触发器42的复位结束，但其输出Q仍保持为“0”。||触发器42的时钟通过一个延时较长的缓冲器43连接至后续电路产生的校准结束指示信号，该信号在校准结束后产生一个上升沿使触发器42的输出Q变为“1”，Q变为“0”，从而在缓冲器44、45的延时之后，控制开关31～34导通，35～38关断，使时间放大器进入放大状态，等待输入信号A、B上升沿的到来。

校准用的激励信号产生电路46～52用来在进入校准状态的开始产生一组上升沿Ac、Bc输入到传统开环应用的时间放大器30中，这组上升沿间的时间差为一个缓冲器的延时T_d，且本发明中T_d被设计成传统开环应用时间放大器线性放大范围的上限值，也可根据需要设计成其他值。触发器47的复位由Reset信号和校准结束指示信号控制，任何一个为“0”均可使触发器47的输出复位为“0”。触发器42的输出Q(也就是图3中的CLKN’)作为触发器47的时钟输入端，触发器47的数据输入端连接至高电平“1”，校准开始时，Q上跳变为“1”，(同时校准结束指示信号也为“1”，触发器47不处于复位状态)，触发器47输出也从被校准结束指示信号复位过的“0”跳变到“1”，从而产生了一个上升沿。这一上升沿通过缓冲器48的驱动、缓冲器49的整形，再通过延时为T_d缓冲器50，由于驱动和整形以及负载匹配器件组合52和缓冲器51的匹配，经过缓冲器50前、后的上升沿的上升时间相同，这样，缓冲器50产生了相隔T_d的两个上升沿作为校准激励信号，即缓冲器50的输入Ac和输出Bc。

时间放大器工作状态检测电路53～67用来比较30的输出电容与标准值的大小。根据公式(1)，时间放大器的放大倍数在缓冲器延时和RS锁存器固定的情况下，由输出电容C决定，并与电容C成正比。本发明将时间放大器的增益定为2，因此当实际增益不足2时，说明输出电容C小于目标值，反之亦然。校准用的激励信号产生电路46～52已经在校准时输入了时间差为T_d的两个上升沿，如果经过30的放大后两个上升沿的时间差小于2*T_d，则说明输出电容C小于目标值，用信号C_i＝0表示；反之，如果经过30放大后的两个上升沿的时间差大于2*T_d，则说明输出电容C大于目标值，用C_i＝1表示。相同的缓冲器53和55用来对校准时30输出的上升时间很长的两个上升沿Ac、Bc进行驱动，延时为T_d的缓冲器54和56用来对这一组驱动过的上升沿进行整形，使其在通过缓冲器54和56后的上升时间和通过57、58后的上升时间相同。延时为T_d的缓冲器57和58用来把这一组上升沿中的起始信号(先出现的一个)延后2*T_d的时间。缓冲器59、60和负载匹配器件组合63～66用来根据缓冲器49、50的负载进行匹配，保证缓冲器49、50、54、56、57、58产生的上升沿的上升时间一致，不会由于上升时间的变化引入延时误差。因此上升沿Ac到达缓冲器60的输出经过的延时比Bc到达缓冲器59的输出经过的延时长2*T_d的时间，缓冲器60的输出Cri与缓冲器59的输出时间差为2*T_d-T_out，其中，T_out为30的输出，即Ac、Bc的时间差。边沿比较器67采集缓冲器59和60的输出上升沿进行先后顺序的比较，如果Cri在后，意味着输出时间差大于2*Td，则边沿比较器67的输出C_i为1，如果Cri在先，意味着输出时间差小于2*T_d，则边沿比较器67的输出Ci为0。反相器61输出信号的作用将在下文中介绍，反相器62的输出作为校准结束指示信号；缓冲器60的上升沿到来时说明用来检测时间放大器工作状态的信号已经准备完毕，此时反相器62的输出信号变为低电平，连接至与门46时，使激励信号产生电路清零，清零结束后，反相器62的输出信号再变回高电平，从而产生一个上升沿，并意味着校准状态的检测和清零都已经结束，即校准状态全部结束，连接至缓冲器43，告诉开关信号产生电路可以把校准状态切换到放大状态了。

控制信号产生电路68用来根据时间放大器工作状态检测电路的检测结果C_i来产生控制传统开环应用的时间放大器30输出电容C的控制信号，输出电容C在本发明中被分成固定电容C_f和满量程为C_p的可编程电容阵列两部分，其中可编程电容阵列由8比特的控制字控制其连接与否，每一个单元电容代表C_p/2⁸，C_i信号为1时，输出时间差大于标准值，输出电容减少一个单元电容的并联，反之输出电容增多一个单元电容的并联，从而对时间放大器进行微调。减少和增多电容的8比特控制字Q_C由8个触发器存储，由上一个状态的控制信号Q_C，n-1和C_i产生。如上文所述，校准状态的清零在反相器62的输出产生一个上升沿，同理，在反相器61的输出端也将几乎同时产生一个上升沿，此时，控制信号产生电路的8个触发器的数据端的数据已经准备结束，反相器61的输出可以作为这8个触发器的时钟CLK_QC，实际上，反相器62的输出也可以作为该时钟，但采用反相器61是由于它一方面作为反相器59、60的负载匹配，另一方面可以为反相器62分担负载。68的复位信号Reset用来在时间放大器工作之前将电容复位到一个能使可加范围和可减范围相等的中间值，因此本发明在Reset信号为0时，将30的输出电容复位到Q_C＝10000000；Q_C的一个LSB(最低位)代表控制一个单元电容的连接或断开。控制信号产生电路68的流程图如图4所示。动作70为时间放大器的初始化，Reset信号为“0”电平。此时动作71发生，使68产生复位输出10000000，将输出电容置于中间值。接下来通过动作72对时间放大器工作状态C_i进行判断：如果C_i＝1，则进行对时间放大器输出电容减小一个单元的操作，即动作75，但是执行动作75之前，还要对时间放大器输出电容状态进行判断，即动作73，如果可编程电容阵列已经达到最小值，为了避免溢出则不能再进行减法，而是执行动作74使Q_C保持不变，否则执行动作73；如果C_i＝0，则进行对时间放大器输出电容增大一个单元的操作，即动作78，同理，在执行动作78之前，也要对时间放大器输出电容状态进行判断，即动作76，如果可编程电容阵列已经达到最大值，为了避免溢出则不能再进行减法，而是进行动作77使Q_C保持不变，否则执行动作78。对于动作74、75、77、78，无论是加减一还是保持不变，动作结束后均返回到动作72，进行新一轮的判断和校准。

Claims (6)

1.一种采用数字校准技术的恒定增益时间放大器，其特征在于由传统的开环应用的时间放大器(30)、放大校准切换开关组(31～38)、开关信号产生电路(39～45)、校准用的激励信号产生电路(46～52)、工作状态检测电路(53～67)、控制信号产生电路(68)经电路连接构成，并具有三个输入信号A、B、Reset和两个输出信号A₀、B₀，其中A、B是具有需要放大的时间差Tin的两个上升沿信号，以方波形式体现；Reset为整个时间放大器的复位信号；A₀、B₀为具有被放大了时间差Tout=AT×Tin的两个上升沿信号，仍以方波形式体现，其中AT为放大倍数；所述的开关信号产生电路产生一组互补的开关信号CLK和CLKN，在放大状态使第一开关(31)、第二开关（32)、第三开关(33)和第四开关（34)导通，第五开关(35)、第六开关(36)、第七开关（37)和第八开关(38)关断，在校准状态使第一开关(31)、第二开关（32)、第三开关(33)和第四开关(34)关断，第五开关(35)、第六开关(36)、第七开关（37）和第八开关(38)导通；其中Reset信号连接至第二触发器(42)的置位端S，同时连接至第一两输入与门(41)的一个输入端，该与门(41)的输出端再连接至第一触发器(40)的置位端

；第一两输入或非门(39)的两个输入为输入信号A、B，输出连接至第一触发器(40)的时钟输入端；第一触发器(40)的数据输入端D连接至低电平“0”；第二触发器(42)复位端连接至第一触发器(40)的输出Q，数据输入端连接至高电平“1”，并有互补的两个输出Q和    ，Q和

 分别连接到第二缓冲器(44)、第三缓冲器(45)的输入端，第二缓冲器(44)、第三缓冲器(45)的输出分别为CLK和CLKN；第二触发器(42)的输出Q连接至第一两输入与门(4l)的另外一个输入端，第二触发器(42)的时钟输入端连接至一个延时较长的第一缓冲器(43)的输出端，第一缓冲器(43)的输入端连接至第一反相器(62)的输出端。

2.根据权利要求1所述的采用数字校准技术的恒定增益时间放大器，其特征在于由传统的开环应用的时间放大器作为时间放大器件，在输入信号周期中的有效期，即上升沿和高电平期间对一组有时间差的上升沿进行时间差放大，在输入信号周期中的空闲期，即传统的开环应用的时间放大器输出电容电平恢复完之后的低电平阶段，进行自身的校准。

3.根据权利要求1所述的采用数字校准技术的恒定增益时间放大器，其特征在于，第一开关(31)、第二开关（32)数据端的一端连接到输入信号端，另一端连接到传统的开环应用的时间放大器(30)的输入端；第三开关(33)、第四开关(34)的数据端一端连接到输出信号端，另一端连接到传统的开环应用的时间放大器(30)的输出端；第五开关(35)和第六开关(36)的数据端一端分别连接到具有延时为Td的第六缓冲器(50)、第七缓冲器(51)的输入端，即校准激励信号产生电路的激励信号输出端，另一端连接到传统的开环应用的时间放大器(30)的输入端；第七开关(37)、第八开关（38)的数据端一端分别连接到第八缓冲器(53)、第十缓冲器(55)的输入端，即工作状态检测电路的输入端，另一端连接到传统的开环应用的时间放大器(30)的输出端。

4.根据权利要求1所述的采用数字校准技术的恒定增益时间放大器，其特征在于，校准用的激励信号产生电路(46～52)在进入校准状态的开始能够产生一组上升沿Ac、Bc，通过第五开关(35)和第六开关(36)输入到传统的开环应用的时间放大器(30)中；这组上升沿间的时间差为一个缓冲器的延时Td，且Td被设计成传统开环应用时间放大器线性放大范围的上限值；第三触发器(47)的复位端连接至第二两输入与门(46)的输出，该与门(46)的一个输入为Reset信号，另一个输入为第一反相器(62)的输出；第三触发器(47)的时钟输入端连接至第二触发器(42)的输出

 ，数据输入端连接至高电平“1”；第三触发器(47)的输出连接至第四缓冲器(48)的输入端，第四缓冲器(48)的输出端连接至一个负载匹配器件组合(52)和延时为Td的第五缓冲器(49)的输入端，第五缓冲器(49)的输出端产生校准激励信号Ac，连接至第五开关(35)数据端的一端和第六缓冲器(50)的输入端，第六缓冲器(50)的输出端产生校准激励信号Bc，连接至第六开关(36)数据端的一端和第七缓冲器(51)的输入端，第五开关(35)和第六开关(36)数据端的另一端分别连接至传统开环应用的时间放大器(30)的两个输入端。

5.根据权利要求1所述的采用数字校准技术的恒定增益时间放大器，其特征在于，工作状态检测电路(53～67)能够产生传统开环应用的时间放大器(30)的输出电容大小与标准值的比较结果Ci；尺寸较小延时较长的相同的第八缓冲器(53)、第十缓冲器(55)的输入端分别连接至第七开关(37)、第八开关(38)数据端的一端，第七开关(37)、第八开关(38)数据端的另一端分别连接至传统开环应用的时间放大器(30)的两个输出端B₀、A₀，延时为Td的第九缓冲器(54)、第十一缓冲器(56)的输入端分别连接至第八缓冲器(53)、第十缓冲器(55)的输出端，延时为Td的第十二缓冲器(57)的输入端连接至第十一缓冲器(56)的输出端，延时为Td的第十三缓冲器(58)的输入端连接至第十二缓冲器(57)的输出端，延时为Td的第十四缓冲器(59)、第十五缓冲器(60)的输入端分别连接至第九缓冲器(54)、第十一缓冲器（56)的输出端，负载匹配器件组合(63～66)分别连接至第九缓冲器(54)、第十一缓冲器（56）、第十二缓冲器（57）、第十三缓冲器（58）的输出端，相同的第二反相器(61)和第一反相器(62)的输入端分别连接至第十四缓冲器(59)、第十五缓冲器(60)的输出端，同时边沿比较器(67)的两个输入端也分别连接至第十四缓冲器(59)、第十五缓冲器(60)的输出端，第一反相器(62)的输出端连接至开关信号产生电路中第一缓冲器(43)的输入端和校准用的激励信号产生电路中第二两输入与门(46)的另一个输入端。

6.根据权利要求l所述的采用数字校准技术的恒定增益时间放大器，其特征在于，控制信号产生电路(68)根据时间放大器工作状态检测电路的检测结果Ci来产生控制传统开环应用的时间放大器(30)输出电容的控制信号Q_c，这一输出电容在本发明中被分成固定电容C_f(Cf≥0)和满量程为C_p的可编程电容阵列两部分，其中可编程电容阵列由n位的Q_c控制其连接与否，每一个单元电容代表C_p/2ⁿ；控制信号产生电路(68)为时序电路，有三个输入，分别为时钟信号CLK_QC、控制信号Ci和复位信号

，CLK_QC连接至第二反相器(61)的输出端，Ci连接至边沿比较器(67)的输出端，复位信号

连接至整个电路的输入复位信号Reset，工作流程为：时间放大器的初始化即将Reset设为有效，使控制信号产生电路(68)产生复位输出将输出电容置于任意一个合理预设值；下一个时钟周期，对时间放大器工作状态Ci进行判断：如果传统开环应用的时间放大器(30)的输出电容大于标准值(Ci=1)，再对时间放大器输出电容状态进行判断，如果Q_c达到最小值就保持Q_c的最小值不变，如果Q_c没有达到最小值就进行断开一个单元电容的操作，即对Q_c减1；如果传统开环应用的时间放大器(30)的输出电容小于标准值(Ci=0)，也对时间放大器输出电容状态进行判断，如果Q_c达到最大值就保持Q_c的最大值不变，如果Q_c没有达到最大值就进行增加一个单元电容并联的操作，即对Q_c加1；每个时钟周期都会如此重复，进行新一轮的判断和校准。

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