CN101924549A - 高速集成电路 - Google Patents

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Abstract

披露了一种使用差动式驱动器作为设计骨干的新颖的驱动器电路。与通常具有两个或更多个输出提供一输出信号和其互补信号的常用差动式接口不同，所述差动式驱动器多个输出中的一个被耦合以将驱动信号驱动到信号线(22a)上，而所述差动式驱动器的多个输出中的另一个输出则例如通过一电容器将所述输出耦合至封装接地或电压源而未被使用且被终止(22b)。所述驱动器电路的性能明显获致改良优于常用单端的驱动器设计。

Description

高速集成电路
本申请是申请日为2005年6月16日、申请号为200580030006.2、发明名称为“高速集成电路”的发明专利申请的分案申请。
技术领域
本发明一般涉及数字通信接口设计和高速电路设计。
背景技术
信号线是用于在一电子系统中各种装置间或是两个分离电子系统中的装置间传送电子信号的导体。每个装置中内含的输出驱动器电路用来对源自该装置的信号进行缓冲，以使所述信号可被驱动至所述信号线之上。
目前已有简单使用的熟知的单端的输出驱动器电路(举例来说，TTL驱动器)。不过，大部分先前揭露的驱动器电路均不适用于高速信号中，因为它们的最大操作频率太低且噪声太高。举例来说，位于加州Santa Clara的Integrated Device Technology，Inc.所售的单端的CMOS驱动器电路IDT74FCT3807D/E的最大操作频率为166Mhz。以另一范例为例，位于加州SanJose的Pericom Semiconductor Corporation所售的单端的1输入5输出CMOS驱动器电路PI49FCT3802的最大操作频率为156Mhz。其它厂商，例如OnSemiconductors、Philips Semiconductors、Integrated Circuit Systems，Inc.，也提供具有类似最大操作频率的类似产品。
为驱动高速信号，通常会使用差动式驱动器。图1为典型差动式驱动器10的电路图。差动式驱动器10包括用于输入差动数据信号的数据输入12a与12b以及用于通过信号线来提供所述差动信号给一差动式接收器16的数据输出14a与14b。图1的配置已众所熟知具有很高的操作频率。不过，差动式接口设计亦有其缺点。首先，每个差动信号均需要两条或更多条信号线。所以，差动式I/O接口所需要的引脚数将是单端的I/O接口所需要的引脚数的至少两倍，从而会导致较大型的芯片(chip)。再者，高速系统通常需要谨慎地匹配所述信号线的电气长度，以使可以共同时钟与共同相位来接收同步 信号。此项设计条件有时候称为「长度匹配」或是「延迟匹配」。一个多位的差动式接口需要大量的信号线，其必定会使得长度匹配工作变得更复杂并且会提高制造成本。在某些实例中，在紧凑封装的电路板中，使很多信号线匹配的长度是不可能的。因此，至少在某些电子系统中并不希望使用差动式接口。
据此，可能希望有一种单端的输出接口设计，其可以媲关于差动式接口的效能来交换单端的信号。
发明内容
本发明的具体实施例是一种单端的输出接口，其使用差动式驱动器作为设计骨干。与常用差动式接口不同的是，其通常具有两个或更多个输出来提供一输出信号和其互补信号，本发明的差动式驱动器的其中一个输出被耦合以用于将一信号驱动至一信号线之上，而互补输出则不用来传送信号。确切地说，所述互补输出被视为逻辑冗余，而且可通过一电容器将其耦合至封装接地或系统接地而予以终止。终止此一逻辑冗余输出的结果可大幅改良所述输出接口的效能，使其优于常用设计。
在本发明的其中一具体实施例中，在一具有封装接地平面的集成电路内会设计多个差动式驱动器。根据本具体实施例，所述差动式驱动器中每个「未被使用的」输出均可经由一电容器终止于所述封装接地平面处。所述封装接地平面本身可被耦合至一个或多个GND引脚。如此一来，所述「未被使用的」输出便仅需要极少根引脚。再者，每个单端的输出信号仅需要一条信号线。相较于每个差动信号均需要两根引脚和两条信号线的常用差动式界面，本发明所用到的引脚数与信号线数显然较少。
本发明的另一具体实施例是一种具有一个单端的输入和多个单端的输出的集成电路，例如是一种时钟驱动器。在所述集成电路内部，输入信号首先被转换成差动信号。该差动信号会被分布至所述多个差动式驱动器。每个差动式驱动器可以具有一输出，用于提供单端的输出信号，并且具有「未被使用的」输出，其终止所述差动信号的其中一个分量。每个「未被使用的」输出可通过一电容器被耦合至封装接地或系统接地，以达到改良此集成电路输出的效能的目的。
本发明的另一具体实施例是一种具有多个单端的输入和多个单端的输出 的集成电路。可利用差动式驱动器来设计所述单端的输出，每个差动式驱动器均具有一「未被使用的」输出。在所述集成电路内部会发出差动信号，并且加以处理且分布至所述多个差动式输出驱动器电路。每个差动式驱动器可以具有一输出，用于提供单端的输出信号，并且具有「未被使用的」输出。每个差动式驱动器的「未被使用的」输出可通过一电容器被耦合至封装接地或系统接地，以达到改良其它输出的效能的目的。根据本发明某些具体实施例，可利用差动式标准单元来设计电路，用于处理所述集成电路内的差动信号。
本发明的再一具体实施例是一种集成电路，其具有一逻辑核心和被耦合至所述逻辑核心的多个输出焊片(pad)或I/O焊片。所述输出焊片或I/O焊片可以包括电路以用于从所述逻辑核心接收单端的信号、将所述单端的信号转换成差动信号、并且提供每个差动信号的其中一个分量作为单端的输出信号。举例来说，每个差动信号的另一个分量可藉由通过一电容器耦合至封装接地或系统接地而予以终止。
本发明的又一方面提供一种设计高速电路的方法。根据本发明的此方面，第一电路的逻辑级电路图被转换成晶体管级电路图。在晶体管级电路图中加入一互补电路。在其中一具体实施例中，所述互补电路实施和第一电路的逻辑功能互补的逻辑功能，并且与第一电路具有相同数量的节点。再者，所述互补电路中的节点互补于第一电路中的对应节点。此外，第一电路中每个节点的上升/下降时间匹配所述互补电路中对应节点的下降/上升时间。互补电路中特定节点间的线路长度可以必须匹配第一电路中对应节点间的线路长度。第一电路中适当节点处的上拉电流与下拉电流可以必须匹配互补电路中对应节点处的电流。所产生的电路设计称为「差动式电路」，其能够运行的时钟速度远高于第一电路能够运行的时钟速度。所生成的晶体管级电路图所含有的晶体管数可以为原始晶体管级电路图的两倍，接着其便会被转换成所述差动式电路的逻辑级电路图。根据本发明其中一具体实施例，所述差动式电路的逻辑级电路图有时候亦称为「电压模式」差动单元。
根据其中一具体实施例，根据本发明的此方面的「电压模式」差动单元设计法可套用至下面设计之中：数字逻辑电路(例如CMOS电路)、模拟电路、和/或混合信号电路。
附图说明
现在将参考附图来说明本发明，附图中例示本发明的各种示范具体实施例。在所有说明中，相同的符号名称表示相同的组件。
图1为一差动式驱动器。
图2为根据本发明具体实施例以差动式驱动器作为骨干的输出驱动器电路。
图3A至3F为本发明各种具体实施例的范例。
图4A至4D根据本发明一具体实施例的电路的示范设计方式。
图5为图4A至4B的输出接口设计的仿真结果。
图6为已知时钟驱动器电路的电路图。
图7为根据本发明一具体实施例的时钟驱动器电路的电路图。
图8为根据本发明一具体实施例的集成电路封装，其中所述差动式驱动器中未被使用的输出被耦合至共同的接地平面。
图9A至9D为根据本发明一具体实施例的集成电路。
图10为根据本发明一具体实施例所设计的环型振荡器电路。
图11A为根据本发明一具体实施例所设计的石英晶体振荡电路。
图11B为根据本发明另一具体实施例所设计的石英晶体振荡电路。
图12A至12G为根据本发明一具体实施例的差动式标准单元范例。
图13A为可使用于根据本发明一具体实施例的输出驱动器电路的另一示范实施方式中的电压模式差动式比较器。
图13B为本技术中已知的比较电路。
图14为可根据本发明一具体实施例来设计的高速串行总线系统。
图15为可根据本发明一具体实施例来设计的高速无线通信系统。
图16A为根据本发明一具体实施例所设计的差动式半加器电路范例。
图16B为本技术中已知的半加器电路。
图17A为根据本发明一具体实施例所设计的4对1差动式多路复用器电路范例。
图17B为本技术中已知的4对1多路复用器电路。
图18为图12B的差动式或非(NOR)门的晶体管级设计范例示意图。
图19为图12A的差动式与非(NAND)门的晶体管级设计范例示意图。
图20为根据本发明一方面的IC设计过程范例的流程图。
图21为根据本发明具体实施例的3输入电压模式差动式NAND单元范例的晶体管级电路图。
图22为根据本发明具体实施例的3输入电压模式差动式NOR单元范例的晶体管级电路图。
图23为根据本发明具体实施例的2输入电压模式差动式XOR单元范例的晶体管级电路图。
图24为根据本发明具体实施例的2输入电压模式差动式XNOR单元范例的晶体管级电路图。
图25为根据本发明具体实施例的高速电路设计法的流程图。
图26A为根据本发明具体实施例所设计的除三计数器(divide-by-three)电路范例。
图26B为图26A的除三计数器电路的真值表。
图26C为图26A的除三计数器电路的输入等式。
图27为本技术中已知的除三计数器电路。
图28为根据本发明另一方面的高速电路设计法的流程图。
图29为根据本发明另一具体实施例的集成电路。
图30为根据本发明又一具体实施例的集成电路。
具体实施方式
现在将说明本发明的各项特征及其特定的设计方式。整份说明中，「差动信号」一词表示的是由一条以上信号线所携载的信号，因此，一差动信号含有可以彼此互补的两个或两个以上分量信号。假使两个时变信号的总和一直约略等于恒定值(例如零)的话，那么此等信号便被认为彼此「互补」。「单端的信号」一词表示的则是由单一条信号线所携载的信号。再者，「驱动器」和「驱动器电路」为同义词。
在整个说明书中，「未被使用的输出」所指的是未用来提供信号给接收器的差动式输出驱动器的输出，或是未用来驱动信号线的差动式输出驱动器的输出。「未被使用的输出」一词亦可以表示差动式输出驱动器中可通过电容器被耦合至封装接地、系统接地、电源...等的输出。此外，「未被使用的输出」一词还可以表示差动式输出驱动器中用于通过电容器将一差动信号的某一分 量驱动至封装接地、系统接地、电源...等的输出。本文中「未被使用的信号」表示的是由未被使用的输出提供而且此信号不会被提供给信号接收器。从内文中可推断出以上词语的更具体意义。
再者，「耦合」与「被耦合」等词语描述的可以是直接或间接连接。举例来说，一节点可以会被连接至一电容器的其中一端，而所述电容器的另一端则可以被连接至系统接地。虽然所述连接是间接连接，不过，所述节点仍被认为「被耦合」至系统接地。
本文所提出的本发明各项特点可呈现于广泛的集成电路之中，其包括但不限于：信号驱动器、时钟驱动器、振荡器(举例来说，环型振荡器、石英晶体振荡器)、串行总线驱动器、以太网络驱动器、光学发射器、存储器控制器、存储器、微处理器、无线发射器、以及功率放大器，上述集成电路其中一部分可于计算机系统和无线装置(举例来说，膝上型计算机、无线电话、以及个人数字助理机)中发现。另外，应该了解的是，本文所述的部分设计方式可以专属于CMOS技术，然而本发明的这些特点亦可套用至其它的集成电路技术中。
参考图2，图中为根据本发明具体实施例的输出驱动器电路的电路图。所述输出驱动器电路包括输入22a-22b用于接收一差动信号，以及驱动器23a-23b用于经由输出24a-24b来提供所述差动信号。根据本发明具体实施例，所述差动信号包括两个互补的分量信号。请注意，驱动器23a通过一条信号线将所述互补信号中其中之一驱动至接收器29作为单端的输出信号。所述互补信号中另一信号并未被使用而且会被终止，举例来说，通过电容器25将输出24b耦合至系统接地(GND)。终止所述未被使用的信号(所述信号在逻辑上被视为冗余信号且为所述「被使用」信号的反相信号)后，所述输出驱动器电路的效能便可明显优于常用单端的驱动器设计的效能。
在一较佳具体实施例中，驱动器23a与驱动器23b会被连接至相同的电源和相同的接地。在本发明的一具体实施例中，可利用TTL-CMOS来设计图2的电路，其可满足最小化静态电流的需求并且提供高功率输出。举例来说，根据本发明的TTL-CMOS电路的静态电流可以接近零(举例来说，0.1uA)并且具有3V或更多的功率输出。3V或更多的功率输出明显高于LVDS(低电压差动信号)差动式驱动器的功率输出，LVDS差动式驱动器的功率输出通常约为350mV。因此，本发明可让人达到高频率的目的，而且不会折损低静态电流与 高输出功率效能。
图2中还显示裸片(die)21；封装27；以及电感器26，用于代表和封装27的焊线相关联的电感。图2中还显示一去耦电容器28。该去耦电容器28可以位于裸片21之中；位于裸片21外面但在封装27里面；或是位于封装27的外面。
根据本发明一具体实施例，驱动器23b的未被使用的输出可被终止于所述封装的里面或外面，而且电容器25，可以位于裸片21里面；位于裸片21外面但在封装27里面；或是位于封装27的外面。再者，电容器25亦可被耦合至一电源(例如Vcc)或是任何的预设电压。
图3A至3F图解为终止所述未被使用的输出的数种方式。依照本文的揭示内容，本领域普通技术人员便会了解，本文所揭示的本发明的原理的范畴涵盖许多其它终止未被使用的输出的方式。举例来说，在图解一电容器的具体实施例中，本领域普通技术人员便会明白，视应用与负载而定，可以一电感器和/或电阻器结合所述电容器来使用或是取代所述电容器。当然，电阻值、电容值、和电感值、以及它们的位置亦可以会有许多其它组合和排列方式。
图3A为根据本发明具体实施例的输出驱动器电路的电路图。该输出驱动器电路包括差动式驱动器30，其被配置成用于接收一差动信号。不同于常用差动式驱动器的输出的是，差动式驱动器30的一个输出提供一单端的输出信号给信号线，而另一输出32则未被使用并且会被终止。如图3A所示，电容器34将所述未被使用的输出32耦合至GND。在其中一具体实施例中，电容器34可以具有与负载相同的电容，该负载由电容器38所示且通常是一信号I/O接收器。在其中一种设计方式中，电容器34的电容大小约介于所述集成电路的最大负载电容和最小负载电容的中间，而且电容大小会随着应用来改变。在输出负载电容器38的最大值约为15pf的另一种设计方式中，电容器34的较佳电容大小介于约5pf至约13pf之间。在图3A所示的具体实施例中，电容器34被设计在裸片35与芯片封装31的外面，举例来说，位在印刷电路板(PCB)之上。图3A还显示出电感器36a至36b，其代表封装31里面的电感。
图3B的差动式驱动器30的电路图中，未被使用的输出32通过电容器34a与电感器36b被终止于封装31的外面。请注意，在此具体实施例中，电容器34a和差动式驱动器30位于相同的裸片35之上。如图3A中的具体实施例所示，电容器34a可以具有和负载相同的电容。在其中一种设计方式中， 其电容可以约介于5至13pf之间。请注意，此电容会随着应用而改变。
图3C为根据本发明具体实施例的差动式驱动器30的电路图，其未被使用的输出32被终止于封装31内部。在此具体实施例中，所述未被使用的输出32端被终止于封装31的接地平面处。接着，所述接地平面便会通过一连接器或引脚39被耦合至外部接地(例如系统接地)。
图3D为本发明另一具体实施例的电路图。在此具体实施例中，差动式驱动器30的未被使用的输出32通过电容器34被耦合至外部电源Vcc。请注意，在此具体实施例中，所述负载亦被耦合至Vcc。
图3E为本发明又一具体实施例的电路图。在此具体实施例中，差动式驱动器30的未被使用的输出32通过电容器34被终止于预设的电压处。请注意，在此具体实施例中，负载亦被耦合至相同的预设电压。
图3F为本发明再一具体实施例的电路图。在此具体实施例中，电容器34a与电阻器37均位于裸片35上。较佳的是，电阻器37的阻值约等同于信号在线的串联电阻器R。所述串联电阻器R可被设计来抑制信号在线的反射信号。
应该注意的是，所述输出驱动器电路与所述接收器未必要设计在相同的系统内。换言之，用来连接所述输出驱动器电路与所述接收器的信号线并不限为印刷电路板(PCB)的信号线路。根据本发明的所述输出驱动器电路也可用来驱动缆线(例如，CAT-6缆线)或是其它类型连接线上面的信号。根据其中一具体实施例所述输出驱动器电路可驱动具有大电压摆荡的信号。因此，所述信号可被携行较长的距离。再者，在一些具体实施例中，所述信号线可以并非完全为电子信号连接。更确切地说，一信号线可为任何的信号路径，其可以包括电子信号连接、光学信号连接、无线信号连接、和/或任何其它类型的导线管、和/或上述所有的组合。
现在参考图4A至4D，图中概略显示根据本发明具体实施例的电路的设计范例。在图4A至4D和其它图式中，「gg」表示芯片接地，而「vv」表示芯片电压Vdd。图中所示的设计方式一般可被细分为三级。第一级410，其包括反相器412和传输门414，所述级将输入信号转换成差动信号。本质上，反相器412便会造成小幅的信号传导延迟。传输门414的功能是用于提供足够的延迟，致使所生成的差动信号具有互补分量。在一替代具体实施例中，可以一合适的RC电路来取代传输门414。在该具体实施例中，所述RC电路的 RC特征通常匹配反相器412的特征。
继续参考图4A，第一级410可被耦合至一静电放电(ESD)电路416，用于保护所述输入电路免受静电放电破坏。在本变化例中还要注意的是，ESD电路416运用传输门414来提供ESD保护功能。当利用3V至3.6V来驱动整个电路时，ESD电路416进一步提供一5V的I/O容限功能。再者，第一级410可以还包括一差动式比较电路用于接收差动信号，所述差动式比较电路的范例显示在图13A中(进一步说明如下)。
第二级420包括两个反相器电路422a至422b，两者分别被耦合至反相器412和传输门414，用于接收所述差动信号。请注意，第二级420是一非必要级。在本发明的另一具体实施例中，可将第一级410的输出直接连接至第三级430的输入。在其它具体实施例中，第二级420可以包括任何的差动式逻辑电路。举例来说，第二级420可以包括差动式锁存器、差动式触发器...等，用于取代反相器电路422a至422b。
根据本发明具体实施例，第二级420可以包括能够处理差动信号或互补信号的电路。这些电路可利用具有多个差动输入与差动输出的多个差动式标准单元来设计。本发明的一些差动式标准单元范例显示在图12A-12G之中，其进一步说明如下。
本领域技术人员在本公开文本的教导下应该了解，本发明的差动式标准单元不同于以前所揭示的差动电流模式逻辑之类的差动式电路。举例来说，电流模式逻辑电路具有静态电流(和电流源)，因此并不适用于VLSI设计。相反地，依据本发明的差动式标准单元所构建的电路可以不具有静态电流(漏电流除外)，因此适用于VLSI设计。本领域技术人员在本公开文本的教导下还应该了解，图12A至12G和图13A中所示的差动式标准单元(说明如下)并不代表一份竭尽清单，还可以有许多符合本发明原理的其它差动式标准单元设计，这些设计均涵盖于本发明的范畴内。因为所述差动式标准单元并未使用电流源，所以本文以「电压模式」一词来说明所述差动式标准单元，并且将其与电流模式逻辑予以区分。
图4B中所示的第三级430可以包括多个反相器电路，不过，图中仅显示两个反相器电路432a至432b。在此具体实施例中，反相器电路432a至432b分别被耦合至反相器电路422a至422b(图4A)。在其它具体实施例中，可交换所述连接方式。也就是，反相器电路432a可被耦合至反相器电路422b， 而反相器电路432b可被耦合至反相器电路422a。
第三级430进一步包括晶体管442(充当电容器)和多个ESD二极管444。根据本发明的具体实施例，反相器电路432a提供图4A至4B的差动式驱动器的「未被使用的输出」。根据本发明的具体实施例，输出446被耦合至一集成电路封装的接地平面，以使所述输出446可在所述集成电路操作时被耦合至GND。输出448可被耦合至所述集成电路的输出引脚，俾使所述输出448可在所述集成电路操作时用来驱动信号线。
图4C为一去耦电容器440的示意图，而图4D为一ESD保护电路450的示意图。去耦电容器440与ESD保护电路450两者均可为充当所述输出驱动器电路的相同集成电路的一部分。去耦电容器440用于在裸片内提供一干净的电源与接地，而ESD保护电路450则是用于保护所述电路免于受到静电破坏。其它电路系统亦可被设计成所述集成电路的一部分。所述去耦电容器440的电容可非常小亦可非常大，并且可随着设计方式而改变，只要其能够在所述裸片内提供一干净的电源与接地即可。
根据本发明具体实施例，图4A至4D的电路是利用CMOS技术设计而成。图4A至4B中的PMOS晶体管的装置参数如下：m＝4、w＝80μm、L＝0.35μm(PMOS晶体管442除外)。图4A至4B中的NMOS晶体管的装置参数如下：m＝4、w＝40μm、L＝0.35μm。PMOS晶体管442的装置参数如下：m＝3、w＝46.5μm、L＝12.9μm。NMOS晶体管440(图4C)的装置参数如下：m＝3000、w＝30μm、L＝20μm。NMOS晶体管450(图4D)的装置参数如下：m＝8、w＝40μm、L＝0.35μm。这些设计细节仅为完整说明起见，此等细节不应视为限制本发明的范畴。可利用不同的技术、不同类型的晶体管、以及不同的装置参数以及许多其它方式来设计本发明的具体实施例。
现在参考图13A，图中显示一「电压模式」差动式比较器130，该差动式比较器可作为图4A中电路412与414的替代例。所述电路412与414被配置成用于接收一单端的输入信号并且用于将该单端的输入信号转换成一差动信号。和电路412与414不同的是，差动式比较器130包括比较电路130a至130b，其被配置成用于接收一差动信号并且将比较结果及其互补信号(反相信号)提供给其它电路，例如电路422a与422b。根据本发明的一具体实施例，所述差动式比较电路130可用于接收所述集成电路另一部分或是该集成电路外面所产生的差动信号。所述差动式比较电路130亦可用于接收LVDS、 LVPECL、HSTL、以及具有小额电压摆荡的其它差动信号。在所述差动信号具有大额电压摆荡的某些具体实施例中，可将所述差动信号直接馈送至第二级420或第三级430的电路。
现在留意图5，图中所示的是图4A至4D的输出驱动器电路设计的仿真结果。所述数据是以TSMC 0.35μm BSIM-3spice模型所获得的仿真结果。以5pf的负载可达到约1Ghz的输出频率。在实际的设计中，从单端的1输入5输出的CMOS驱动器电路中以约2pf的负载可达到约1Ghz的输出频率。为达解释目的，位于加州San Jose的Pericom Semiconductor Corporation所售的引脚对引脚兼容的单端1输入5输出的CMOS驱动器电路PI49FCT3802的最大操作频率为156Mhz。
现在参考图6，图中所示的是一已知的CMOS时钟驱动集成电路60的电路图，其范例为位于加州Santa Clara的Integrated Device Technology，Inc.所售型号IDT74FCT3807D/E的集成电路。如图所示，此时钟驱动器电路具有一输入用于接收时钟信号，以及十个输出用于将该时钟信号分布至十个装置。根据所述厂商所公开的规格，上述时钟驱动器电路的最大操作频率为166Mhz。在许多应用中，通常需要用到高于166Mhz的操作频率。
图7为根据本发明具体实施例的时钟驱动集成电路70的电路图。如图所示，该时钟驱动器电路包括一输入反相器72和一传输门73用于接收一输入信号，以及输出驱动器74a至74j用于提供多个输出信号。请注意，虽然所述输入信号与所述输出信号均为单端的信号，不过在所述集成电路中却将差动信号传送给所述输出驱动器74a至74j。如图7所示，输入反相器72和传输门73将所述输入信号转换成一差动信号，并且将该差动信号提供给所述输出驱动器74a至74j，输出驱动器74a至74j中的每一个均具有一未被使用的输出，以使每个输出差动信号的其中一个分量不会被传输。根据本具体实施例，所述时钟驱动集成电路利用0.35μm的CMOS工艺技术可达1Ghz的操作频率。此效能电平明显高于图6所示的常用CMOS时钟驱动器的最大效能电平。在本文公开内容的启示下，本领域普通技术人员便会明白利用其它的半导体技术亦可设计图7所示的电路，例如0.25μm工艺、0.18μm工艺、0.09μm工艺和/或GaAs工艺、BiCMOS工艺、以及BJT工艺，所述工艺可进一步强化所述电路的频率效能。
在本发明的其中一具体实施例中，将多个差动式驱动器设计在一集成电 路之中。在此具体实施例中，每个差动式驱动器中未被使用的输出可通过个别的GND引脚被耦合至一外部接地(举例来说，系统接地)。不过，在部分应用中，可能并不希望每个输出驱动器电路具有个别的GND引脚，因为引脚数量增加便会增加集成电路的尺寸和成本。
在本发明的另一具体实施例中，可将多个未被使用的输出一起耦合至所述集成电路的封装接地平面。所述封装接地平面被耦合至一个或多个GND引脚，所述引脚被设计成用于耦合至外部接地(举例来说，系统接地)。换言之，所述输出驱动器电路所有未被使用的输出可共享一个或多个GND引脚。依此方式，单根GND引脚便可支持一宽广的输出接口。
图8中所示的是一集成电路封装84，所述输出驱动器电路未被使用的输出均被耦合至一封装接地平面。如图所示，有多条焊线将对应于所述输出驱动器电路的所述未被使用的输出的焊接端口连接至接地平面80，该接地平面本身通过其它的焊线被连接至GND引脚82a至82e。请注意，GND引脚82a至82e的设计并非用来传输信号，而是设计用来被耦合至接地。
在本发明的另一具体实施例中，所述输出驱动器电路未被使用的输出可一起被耦合至一位于所述裸片内或所述芯片封装内的共同节点。所述共同节点可被耦合至接地节点、电源、或是具有预设电压的节点，以便终止所述未被使用的信号。
现在请留意图9A，图中所示的是根据本发明具体实施例的集成电路90a的电路图。集成电路90a包括核心逻辑94a，举例来说，该核心逻辑94a可以包括多个CMOS逻辑电路(例如一中央处理单元(CPU)核心)，和/或一存储器核心(举例来说，DRAM核心)。所述集成电路90a进一步包括输出驱动器(或「输出口」)20a用于提供输出信号。
根据图9A所示的具体实施例，输出驱动器20a通过输入22a从核心逻辑94a接收一单端的信号。输出驱动器20a可以包括图4A至4B所示的电路，其将所述单端的信号转换成一差动信号，通过输出24a提供该差动信号的其中一个分量作为输出信号，并且通过输出24b与电容器34a来终止另一个分量信号。
根据一具体实施例，输出24a可被耦合至用来提供输出信号的信号引脚，而输出24b则可被耦合至用来耦合至系统接地的GND引脚。在另一具体实施例中，输出24b可被耦合至封装接地平面，该封装接地平面接着则被耦合至 用来耦合至系统接地的GND引脚。在其它具体实施例，可利用其它技术来终止输出24b。
较佳的是，所述输出驱动器20a共享相同的芯片电压「vv」和相同的芯片接地「gg」。不过，应该了解的是，在其它变化例中，所述输出驱动器20a可共享或不共享相同的芯片电压「vv」或相同的芯片接地「gg」。举例来说，所述输出驱动器中其中一者可被耦合至第一芯片电压vv1和第一芯片接地gg1，而另一者则可被耦合至第二芯片电压vv2和芯片接地gg1。再者，所述输出驱动器中其中一者可被耦合至第二芯片电压vv2和第二芯片接地gg2。熟习具有本发明优点的技术的人士便可明白许多其它的变化例。
图9B为根据本发明另一具体实施例的集成电路90b的电路图。该集成电路90b包括核心逻辑94b与多个输出驱动器(或「输出焊片」)20b用于提供输出信号。根据图9B中所示的具体实施例，含有多个CMOS逻辑电路和/或与图4A、图12A至12G以及图13A中所示类似电路的核心逻辑94b提供差动信号给输出驱动器20b。输出驱动器20b可以包括图4B所示的电路，每一电路均通过输出24a提供所收到的差动信号的其中一个分量作为输出信号，并且通过输出24b与电容器34a来终止另一个分量信号。在图中所示的具体实施例中，输出驱动器20b可以包括图4B所示的电路，举例来说，一被耦合至输入22a的反相器以及被耦合至输入22b的另一反相器。
较佳的是，所述输出驱动器20b共享相同的芯片电压「vv」和相同的芯片接地「gg」。不过，应该了解的是，在其它变化例中，所述输出驱动器20b可共享或不共享相同的芯片电压「vv」或相同的芯片接地「gg」。
图9C为根据本发明另一具体实施例的集成电路90c的电路图。集成电路90c包括一核心逻辑94c与多个输入和输出(I/O)驱动器(或「I/O焊片焊片」)20c用于接收输入信号或提供输出信号。核心逻辑94c可以包括多个CMOS逻辑电路和/或与图4A、图12A至12G以及图13A中所示类似的电路。根据图9C所示的具体实施例，I/O驱动器20c包括一输入驱动器，用于从一外部信号源接收单端的信号，以及一差动信号驱动器，用于经过输入22a至22b从核心逻辑94中接收一差动信号。I/O驱动器20c还可以包括一控制输入(图中未显示)，用于从核心逻辑94接收一模式选择信号，所述模式选择信号用来指示所述I/O驱动器20c应当处于输入模式还是应当处于输出模式。
在输出模式下，可以包括所示例如被耦合至输入22a的反相器以及被耦 合至输入22b的另一反相器的图4B所示电路的I/O驱动器20c经过输出24a提供所述差动信号的其中一个分量信号作为输出信号，并且经过输出24b与电容器34a终止另一个分量信号。当所述驱动器处于输入模式时，I/O驱动器20c可以包括例如与图4A所示相同的电路，用于通过所述I/O引脚来接收一单端的信号，并且将所述单端的信号转换成一差动信号，所述差动信号可经过连接线44a至44b提供给核心逻辑94c。
较佳的是，所述I/O驱动器20c共享相同的芯片电压「vv」和相同的芯片接地「gg」。不过，应该了解的是，在其它变化例中，所述I/O驱动器20C可以共享或不可以共享相同的芯片电压「vv」和相同的芯片接地「gg」。
除了核心逻辑94d向/从I/O驱动器(或「I/O焊片」)20d提供/接收单端的信号以外，图9D描述了和图9C类似的本发明另一具体实施例。在此具体实施例，所述I/O驱动器20d在输出模式中含有用于将单端的信号转换成差动信号的电路，而在输入模式中则含有用于提供信号给核心逻辑94d的电路。较佳的是，所述I/O驱动器20d共享相同的芯片电压「vv」和相同的芯片接地「gg」。不过，应该了解的是，在其它变化例中，所述I/O驱动器20d可共享或不共享相同的芯片电压「vv」或相同的芯片接地「gg」。
本发明的原理可用来设计各种其它类型的电路。举例来说，图10所示的便是根据本发明具体实施例设计而成的环型振荡器95。该环型振荡器95含有常见环型振荡器中可见到的许多组件。不过，和常用环型振荡器不同的是，环型振荡器95包括一传输门101、多个反相器103、以及电容器99，用来构建一条电流路径，以便经由一耦合电容器将所述未被使用的信号导向封装接地或系统接地。环型振荡器95的效能可以远优于常用设计。在其中一变化例中，本文所揭示的环型振荡器可被设计成计算机或是需要高频时钟的其它电子装置的时钟。
现在参考图11A，图中所示的是根据本发明具体实施例所设计的石英晶体振荡器97。该石英晶体振荡器97含有常见石英晶体振荡器中可见的许多组件。不过，和常用石英晶体振荡器不同的是，石英晶体振荡器97包括一条电流路径(其包括一传输门101、多个反相器103、以及电容器99)，以便经由一耦合电容器将所述未被使用的信号导向系统接地或封装接地。石英晶体振荡器97的效能可以远优于常用设计。在其中一变化例中，本文所揭示的石英晶体振荡器可被设计成计算机或是需要高频时钟的其它电子装置的时钟。 图11B所示的是根据本发明具体实施例的石英晶体振荡器97A的替代设计。
在一计算机网络系统设计中，本发明的差动输出驱动器的具体实施例可用于改良网络通信速度和/或改良最大驱动距离，以便强化网络接口(举例来说，以太网络转接器、DSL模块、...等)的效能。现在参考图14，图中所示的是根据本发明具体实施例的高速串行总线系统140(例如以太网络转接器或DSL)。该总线系统包括一主装置141、一控制器142、一传输器144、以及一接收器146。在图中所示的具体实施例中，传输器144会从控制器142中接收一信号、产生一差动信号、并且将一分量信号提供给所述总线。根据本发明具体实施例，所述差动信号的另一分量通过一耦合电容器被终止。图14的串行总线的优点是传输器144的输出频率可非常高。假使利用0.35μmTTL-CMOS或类似技术来制作的话，输出频率可以有1GHz甚至更高。再者，传输器144的输出功率可以为3V或更高。3V或更高的输出功率可让所述信号被所述信号线携行的距离远长于低功率输出电压所能携行的距离。
现在参考图15，图中所示的是根据本发明具体实施例所设计的高速无线通信装置150。该无线通信装置包括一主装置151、一控制器152、一传输器154、一接收器156、以及一天线159。在图中所示的具体实施例中，传输器154会从控制器152中接收一差动信号，将该差动分量信号中其中之一提供给天线159，并且终止另一分量。根据本发明具体实施例，所述差动信号的另一分量通过一电容器被终止。图15的无线装置的优点是传输器154的输出频率非常高且可以低成本的TTL-CMOS技术来设计功率放大器158，不同于高速无线通信系统中现行使用的较昂贵技术，例如GaAs。
现在请留意本发明的另一方面。在本发明的此方面中，使用「电压模式」差动式标准单元来设计一集成电路的逻辑核心的至少一部分，以便达到超高的速度。举例来说，图4A的第二级420与图9A至9D的核心逻辑电路90a至90d可以包括本发明的「电压模式」差动式标准单元。所述「电压模式」差动式标准单元的设计方式可独立于本说明书中所述的高速驱动器电路。图12A至12G中所示的是根据本发明其中一种方面的某些「电压模式」差动式标准单元。下表1摘要说明这些图式。为简化起见，本文有时候将「电压模式差动式标准单元」称为「差动式标准单元」、「差动式单元」、和/或「差动式电路」。
表1
  图12A  差动式NAND单元
  图12B  差动式NOR单元
  图12C  差动式XOR单元
  图12D  差动式XNOR单元
  图12E  差动式NOT单元
  图12F  差动式锁存单元
  图12G  差动式D型触发器单元
根据本发明具体实施例，一差动式标准单元包括至少部分一对逻辑互补电路，其中之一用于实施逻辑功能，另一个则用于实施逻辑互补功能。举例来说，讨论图12A中所示差动式NAND单元。该差动式NAND单元包括一NAND门用于对输入A与B实施NAND运算，以便产生一输出值OUT。该差动式NAND单元进一步包括一NOR门用于对输入A_ba r与B_bar实施NOR运算，以便产生一输出值OUT_bar，所述输出为OUT的反相信号。较佳的是，所述差动式单元共享相同的芯片电压「vv」和相同的芯片接地「gg」。不过，应该了解的是，在其它变化例中，所述差动式单元可共享或不共享相同的芯片电压「vv」或相同的芯片接地「gg」。
根据本发明的具体实施例，所述差动式标准单元被视为是一集成电路设计的构建方块或「基础(primary)单元」，而且自动电子设计法可利用它们来产生一集成电路。图20中所示的根据本发明方面的IC设计法161的流程图。此流程图所述的方法161可在CAD(计算机自动设计)环境中被设计在计算机系统内。在所述方法161之中，电路设计者会在硬件描述语言(例如Verilog)之中先产生一电路的高阶描述符(high-level description)162。
由计算机实现的编译程序165处理此高阶描述符162，并且从中产生一份详细的逻辑组件清单以及这些组件间的互连关系。此份清单称为「网表(netlist)」166。网表166中的组件可以包括许多基础单元，例如：全加法器、NAND门、NOR门、XOR门、锁存器、以及D型触发器...等。根据本发明具体实施例，网表166包括差动式标准单元，例如上面参考图12A至12G所述者，用于作为基础单元。
在处理高阶描述符时，编译程序165可先产生和技术无关的通用基础单元的网表。根据本发明具体实施例，接着，所述编译程序165便可将差动式 标准单元库164和/或其它单元库163套用至此属性(generic)网表，以便产生含有差动式标准单元的网表166。举例来说，假使所述份通用网表包括一NAND门的话，那么编译程序165便可将一差动式NAND单元对映至所述NAND门，以便产生含有一NAND门和一NOR门的网表。
不过，所述网表166并不含有和所述电路的实体设计有关的任何信息。举例来说，网表166并不会指明所述单元要放在电路板或硅芯片上何处，或是应所述在何处进行互连。决定此实体设计信息是计算机控制的摆放-布线(Place and Route，布局布线)处理167的功能。
摆放-布线处理167先在电路板或硅芯片上找到每个单元的位置。所述位置的选择通常会用于最佳化特定目的，例如：线路长度、电路速度、功耗、和/或其它准则，并且会受下面条件的影响：所述单元必须均匀地分布在所述电路板或硅芯片之上，而且所述单元彼此不会重迭。所述摆放-布线处理167还依据摆放信息来产生线路几何信息，用于将所述单元的引脚连接在一起。所述摆放-布线处理167的输出包括单元摆放数据结构以及线路几何数据结构，所述数据结构可用来产生制作电路所需的最终几何数据库。所述设计的摆放数据结构以及线路几何数据结构，有时候称为「布局(layout)」168。布局168可视为是利用晶体管、布线资源、...等来制作所述集成电路的实体实施例的模板。
由于额外门的需要，希望含有本发明差动式标准单元的电路可以要求比实现类似逻辑功能的电路更多的裸片面积而不使用差动式标准单元。图16A为根据本发明具体实施例的差动式半加器电路160的范例。请注意，所述半加器电路160包括两个输入用来接收P信号和Q信号，以及两个输入用来接收P信号的互补信号(以P_b表示)和Q信号的互补信号(以Q_b表示)。所述半加器电路160进一步包括一输出用来提供Cout以及另一输出用来提供Cout的互补信号或反相信号(以Cout_b表示)。电路160可利用一差动式NAND单元172、一差动式XOR单元174、以及一差动式NOT单元176来设计。请注意，一部分的电路160是用来产生C_out的反相信号，所述部分电路为负责产生C_out的部分的逻辑互补电路。还要注意的是，图16A中，所述电路其中一部分中的NAND门、XOR门、以及NOT门分别映像至所述电路的互补部分中的NOR门、XNOR门以及NOT门。
图16B所示的是一常用的半加器电路161。请注意，该常用的半加器设 计包括一NAND门173、一XOR门175、以及一NOT门177。根据本发明具体实施例，分别利用差动式NAND单元172、差动式XOR单元174、以及差动式NOT单元176来取代NAND门173、XOR门175、以及NOT门177，并且将电路的输入正确地连接至输入P、Q、P_b、以及Q_b，便可产生半加器电路160。
图17A为根据本发明具体实施例的差动式4对1多路复用器电路170的范例。多路复用器电路170包括两组输入，其中一组用来接收数据，另一组用来接收所述数据的互补信号。再者，多路复用器电路170包括两个输出用来提供一输出值和其互补值。电路170可利用5个差动式NAND单元182、184以及一差动式NOT单元186来设计。请注意，一部分的电路170是用来产生「out_b」，所述部分电路为负责产生「out」的部分的逻辑互补电路。
图17B所示是一常用的4对1多路复用器电路171。请注意，该常用的4对1多路复用器电路包括NAND门183、185以及一NOT门187。根据本发明具体实施例，分别利用差动式NAND单元182、184、以及差动式NOT单元186来取代NAND门183、185、以及NOT门187，并且正确地连接电路170的输入，便可产生多路复用器电路170。
图26A为根据本发明具体实施例的差动式状态机的范例。明确地说，图中所示的是一除三计数器(divide-by-three counter)电路260。所述计数器电路260是利用两个差动式D型触发器单元262a至262b、两个差动式NOR单元264a至264b、以及两个差动式NOT单元266a至266b设计而成。为达解释目的，图27中所示的是一非差动式除三计数器电路270。该非差动式除三计数器电路270的设计方式非常简单。相反地，差动式除三计数器电路260的复杂度远高于非差动式除三计数器电路。下文将进一步说明用于设计差动式状态机(例如除三计数器电路260)的方法。
图19中所示的是图12A的差动式NAND单元的晶体管级设计范例示意图。图18中所示的是图12B的差动式NOR单元的晶体管级设计范例示意图。图21中所示的是一3输入差动式NAND单元范例的晶体管级电路图。图22中所示的是一3输入差动式NOR单元范例的晶体管级电路图。图23中所示的是一2输入差动式XOR单元范例的晶体管级电路图。图24中所示的是一2输入差动式XNOR单元范例的晶体管级电路图。图13A中所示的是一2输入「电压模式」差动式比较器范例的晶体管级电路图。图中所示的这些设计示意图仅供解释用途。熟习具有本发明优点的技术的人士便会了解，亦可设计成其它种 类的差动式单元，例如数字逻辑电路、模拟电路、以及混合信号电路。虽然本文并未明确显示和说明，不过，任何此等「电压模式」差动式单元均涵盖在本发明的范畴之中。依照本揭示内容，本领域普通技术人员便会了解，可以许多不同的方式来设计所述差动式标准单元。熟习具有本发明优点的技术的人士便会了解，市售的大部分逻辑电路均可利用本文所述的差动式单元来进行重组，以使可提供互补电路系统以改良整体的电路效能。应该了解的是，本文所述的差动式电路可用来设计一集成电路的各个部分，而且所述差动式电路的应用不应仅限于第二级420或核心逻辑90a至90d。
现在请留意本发明的又一方面。在本发明的此方面中提供一种高速电路设计方法。图25为根据本发明此方面的具体实施例的流程图250。如图所示，在步骤252处，为一电路提供一功能级或逻辑级的电路图。此电路可以是数字逻辑电路、模拟电路、或是混合信号电路。接着，在步骤254处，所述电路图便被转换成晶体管级。接着，在步骤256处，在晶体管级电路图中加入一互补电路。在其中一具体实施例中，此互补电路实施和第一电路的逻辑功能互补的逻辑功能，并且与第一电路具有相同数量的节点。再者，所述互补电路中的节点互补于第一电路中的对应节点。此外，第一电路中每个节点的上升/下降时间匹配所述互补电路中对应节点的下降/上升时间。互补电路中特定节点间的线路长度可以必须匹配第一电路中对应节点间的线路长度。第一电路中适当节点处的上拉电流与下拉电流可以必须匹配互补电路中对应节点处的电流，以便抑制噪声。所产生的电路设计在本文称为「电压模式差动式电路」，其能够运行的时钟速度远高于第一电路能够运行的时钟速度。在步骤258处，所生成的晶体管级电路图所含有的晶体管数可以为原始晶体管级电路图的两倍，接着其便会被转换成差动式逻辑电路图、差动式模拟电路图、或是差动式混合信号电路图。
应该注意的是，熟习具有本发明优点的技术的人士便会了解，根据本发明所述方面的「电压模式」差动式电路设计法可应用至许多数字逻辑电路(例如CMOS电路)、模拟电路、和/或混合信号电路的设计之中。
如图25的设计方法所示，探讨图12A的差动式NAND单元的设计。首先，在晶体管级处提供一NAND门192(图19)。接着产生一第二电路，NOR门194。请注意，NOR门194被设计成具有和NAND门192相同的晶体管数。再者，请注意，NOR门194被设计成具有和NAND门192相同的节点数。另外注意到， NAND门192具有三个节点N1、N2、以及N3；而NOR门194具有三个节点N1’、N2’、以及N3’。根据本发明具体实施例，每当NAND门192的节点转换状态时(举例来说，从逻辑0变成逻辑1)，NOR门194处的对应节点亦应所述转换状态。举例来说，当输入A为0且假使输入B从0转换成1时，晶体管M5将会导通，以驱动输出信号OUT从1至0。对应情形为，晶体管M3将驱动输出信号OUT_b从0至1。NAND门192的每个节点处的上升/下降时间应该匹配NOR门194每个对应节点处的下降/上升时间。NAND门192的每个节点处的上拉与下拉电流应该匹配NOR门194每个对应节点处的下拉与上拉电流。最后，NAND门192节点间的线路长度应该匹配NOR门194对应节点间的线路长度。可以相信，根据本文所披露的设计方法设计的差动式电路的效能将会优于非差动式电路，例如会优于未利用NOR门194所设计的NAND门192。
就图25的设计方法的另一阐述而言，可考虑图13A的差动式比较器单元130的设计，其包括比较电路130a-130b。首先，在晶体管级处提供一比较电路130a(图13B)。接着产生一第二比较电路130b。请注意，第一比较电路130a被设计成具有和第二比较电路130b相同的晶体管数。再者，请注意，第二比较电路130b被设计成具有和第一比较电路130a相同的节点数。另外注意到，第一比较电路130a具有三个节点N4、N5以及N6；而第二比较电路130b具有三个节点N4’、N5’以及N6’。根据本发明具体实施例，第二比较电路130b之相应节点处的电压电平会随着第一比较电路130a之某个节点处的电压电平反方向改变。第一比较电路130a的每个节点处的上升/下降时间应该匹配第二比较电路130b每个对应节点处的下降/上升时间。第一比较电路130a的每个节点处的上拉与下拉电流应该匹配第二比较电路130b每个对应节点处的下拉与上拉电流。最后，第一比较电路130a节点间的线路长度应该匹配第二比较电路130b对应节点间的线路长度。确信，根据本文所揭示之设计方法来设计的差动式电路的效能将会优于非差动式电路，例如会优于未利用第二比较电路130b所设计的第一比较电路130a。
现在留意图28，图中所示的是根据本发明此方面的具体实施例的差动式状态机设计流程图280。如图所示，在步骤282处，会为一状态机提供一功能级或逻辑级的电路图。举例来说，探讨除三计数器电路270(图27)，该电路由下面设计而成：两个非差动式D型触发器272a至272b、两个非差动式NOR单元274a至274b、以及一非差动式NOT单元276。
在步骤284处，以差动式单元来取代该非差动式设计的所述非差动式单元。在本范例中，以两个差动式D型触发器262a至262b、两个差动式NOR单元264a至264b、以及一差动式NOT单元266a来取代电路270的非差动式单元。请注意，所生成的电路将会具有四个D型触发器单元，所以状态机会具有四个状态变量并且共有十六个状态。再者，每个差动式D型触发器单元均包括彼此互补的两个D型触发器。也就是，下面四种状态是所述状态机仅有的合法状态：(Q1，Q1b，Q0，Q0b)＝(0，1，0，1)；(Q1，Q1b，Q0，Q0b)＝(0，1，1，0)；(Q1，Q1b，Q0，Q0b)＝(1，0，0，1)；以及(Q1，Q1b，Q0，Q0b)＝(1，0，1，0)。其它状态均为非法状态。
在步骤286处会构建所述状态机的真值表。在本范例中会产生图27B的真值表。在步骤288处会得到出所述状态机的状态输入等式。状态输入等式范例如图27C所示。接着，在步骤290处会在必要时添加额外的差动式单元，并且从所述状态等式中得到出所述差动式单元间的互连关系，用于产生差动式设计。在本范例中会加入一差动式NOT单元266b，并且根据所述状态输入等式来互连差动式单元以产生所述除三电路270。
本领域的普通技术人员应该了解，图28中概述的设计方法可利用电子设计自动软件来实行，而且此软件可包括或排除特定的步骤。
现在请留意图29，图中所示的是根据本发明具体实施例的集成电路300的概略示意图。集成电路300包括核心逻辑302，举例来说，该核心逻辑302可以包括多个CMOS逻辑电路(例如一中央处理单元(CPU)核心)，和/或一存储器核心(举例来说，DRAM核心)。所述集成电路300进一步包括多个差动式前置驱动器304以及多个输出驱动器(或「多个输出焊片」)306用于提供输出信号。
根据图29所示的具体实施例，差动式前置驱动器304经过输入22a从核心逻辑302接收多个单端的信号。所述差动式前置驱动器304可以包括根据本文所述的本发明具体实施例构建而成的电路、将所述单端的信号转换成差动信号、并且将所述差动信号提供给输出驱动器306。所述输出驱动器306可以是利用常用差动式技术(例如HSTL、TTL、LVDS、LVPECL、...等)所设计的常用差动式驱动器。在另一具体实施例中，一输出驱动器306可以包括两个反相器电路，例如图4B的反相器432a至b。
现在参考图30，图中所示的根据本发明再一具体实施例的集成电路308。 所述集成电路308包括差动式核心逻辑310，举例来说，所述差动式核心逻辑可以包括依照图24的方法设计而成的电压模式差动式逻辑电路。所述集成电路308进一步包括输出驱动器306用于提供输出信号。
根据图30中所示的具体实施例，差动式核心逻辑310会产生多个差动信号，所述信号会被提供给所述输出驱动器306。如上述，所述输出驱动器306可以是利用常用差动式技术(例如HSTL、TTL、LVDS、LVPECL、...等)所设计的常用差动式驱动器。在另一具体实施例中，一输出驱动器306可以仅是两个反相器电路，例如图4B的反相器432a至b。
在部分具体实施例中，输出驱动器306可以是常用的差动式I/O驱动器，而差动式核心逻辑310则可接受单端的输入或差动输入。熟习具有本发明优点的技术的人士便会明白还有许多其它的变化例，而所述变化例均落在本发明的范畴之中。
至此已经揭示本发明的具体实施例。前面关于本发明特定具体实施例的说明仅供阐述与解释之用。所述具体实施例的选择与说明是充分解释本发明的原理和其实际应用，从而让本领域普通技术人员可充分运用本发明。无意包揽无遗、或将本发明限于所揭示的刻板形式。熟习具有本发明优点的技术的人士便可对本发明进行各种修改，而不致脱离本文所述的新颖概念。在其它实例中，并未详细阐述或说明众所熟知的结构与装置，以避免混淆本发明的方面。举例来说，本发明各具体实施例中均会出现的去耦电容器(包括板上型去耦电容器、芯片上型去耦电容器、或是板上型去耦电容器和芯片上型去耦电容器两者兼具)便未必予以画出在每个附图之中予以阐述。本发明的权利要求由本发明排它的权利所定义，而非仅是前面的阐述部分。
再者，整篇说明书中(包括申请专利范围在内)，除非文中要求，否则「包括」一词或是其变化词语应被理解为涵盖所述的组件或组件群，而非排除任何其它的组件或组件群。「包括」一词或是其变化词语也应被理解为涵盖所述的组件或组件群，而非排除任何其它的组件或组件群。不含术语「用于...的装置(means for)」和「用于...的步骤(step for)」的权利要求并不试图被结构为符合35U.S.C.第112款、第6段的规定。

Claims (46)

1.一种集成电路，其包括：
一逻辑核心，其主要包括多个电压模式逻辑电路互补对，用来实施逻辑功能，其中每个逻辑电路互补对均包括一用来实施第一逻辑功能的第一电路以及一用来实施互补于所述第一逻辑功能的第二逻辑功能的第二电路，其中，当第一电路和第二电路在操作中时，第一电路的每个节点处的逻辑状态一直互补于第二电路的对应节点处的逻辑状态。
2.如权利要求1的集成电路，其进一步包括一驱动器，所述驱动器包括一被耦合用于从所述第一电路中接收信号的第一输入以及一被耦合用于从所述第二电路中接收互补信号的第二输入，其中，当第一电路和第二电路在操作中时，所述互补信号一直互补于所述信号。
3.如权利要求2的集成电路，其中，所述驱动器包括第一输出，用于提供所述信号作为所述集成电路的多个输出信号中的其中一个信号，以及第二输出，用于终止所述互补信号。
4.如权利要求3的集成电路，还包括第一引脚，该引脚被耦合至所述第一输出。
5.如权利要求4的集成电路，其进一步包括一电容器，该电容器被耦合至所述第二输出。
6.如权利要求5的集成电路，还包括第二引脚，该引脚被耦合至所述电容器，其中，所述第二引脚被设计用来被耦合至系统接地。
7.如权利要求5的集成电路，还包括一封装接地平面，其被耦合至所述电容器。
8.如权利要求7的集成电路，还包括一GND引脚，其被耦合至所述封装接地平面。
9.如权利要求1的集成电路，其中，所述逻辑电路互补对中的每一电路均包括一个或多个差动式标准单元。
10.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式与非门。
11.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式或非门。
12.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式异或门。
13.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式异或非门。
14.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式非门。
15.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式锁存器。
16.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式D型触发器。
17.如权利要求9的集成电路，其中，所述差动式标准单元包括一差动式比较器。
18.如权利要求1的集成电路，其进一步包括一去耦电容器，其被耦合至所述集成电路的电源供应引脚和接地引脚，用于为所述逻辑核心提供一芯片电压和一芯片接地。
19.如权利要求1的集成电路，其中，所述逻辑核心包括一差动式前置驱动器电路，其中，所述差动式前置驱动器电路包括多个电压模式差动式逻辑门。
20.如权利要求1的集成电路，还包括一输出驱动器，用于从所述逻辑核心中接收多个互补信号。
21.如权利要求20的集成电路，其中，所述输出驱动器包括HSTL输出驱动器、TTL输出驱动器、LVDS输出驱动器、LVPECL输出驱动器、或一对反相器。
22.一种在半导体上实现的集成电路，包括：
第一多个逻辑电路，用于传送第一电子信号；以及
第二多个逻辑电路，被耦合至所述第一多个逻辑电路，用于传送第二电子信号，其中，所述第一电子信号与所述第二电子信号互补。
23.如权利要求22的集成电路，还包括：
I/O接口，被配置成用于支持至少1GHz的输出操作频率。
24.如权利要求23的集成电路，其中，所述第一与第二多个逻辑电路包括电压模式CMOS电路。
25.如权利要求23的集成电路，其中，所述I/O接口支持至少2伏的输出电压。
26.如权利要求22的集成电路，其中所述第一多个逻辑电路中的每一个以及所述第二多个逻辑电路中的每一个均包括一CMOS电路。
27.如权利要求22的集成电路，其中，所述第一多个逻辑电路中的每一个以及所述第二多个逻辑电路中的每一个均操作在电压模式之中。
28.如权利要求27的集成电路，其中，所述第一多个逻辑电路以及所述第二多个逻辑电路共享一共同接地。
29.如权利要求27的集成电路，其中，所述第二多个逻辑电路中的每一个均被配置成用于互补所述第一多个逻辑电路中的一对应逻辑电路。
30.如权利要求29的集成电路，其中，所述第一多个逻辑电路中的每一个以及所述第二多个逻辑电路中的每一个包括多个CMOS晶体管。
31.如权利要求27的集成电路，其中，所述第二多个逻辑电路被适配成用于最小化所述第一多个逻辑电路中的噪声。
32.如权利要求22的集成电路，其中，所述第一与第二多个逻辑电路共同构成多个差动式逻辑单元。
33.如权利要求27的集成电路，其中，所述第二多个逻辑电路被配置成用于抑制所述第一电子信号中的噪声。
34.如权利要求22的集成电路，其中，所述第一多个逻辑电路的输出电压的峰-峰值范围介于至少约0.8伏至约2V之间。
35.如权利要求22的集成电路，其中，所述第一多个逻辑电路的输出电压至少是2V。
36.如权利要求22的集成电路，其中，所述第一多个逻辑电路能够产生的输出电压范围至少是1V。
37.如权利要求22的集成电路，其中，第一与第二多个逻辑电路被配置成一TTL电路。
38.如权利要求22的集成电路，其中，所述第一与第二多个逻辑电路被配置成一HSTL电路。
39.如权利要求22的集成电路，其中，所述第一与第二多个逻辑电路被配置成一TTL CMOS电路，其支持至少300MHz的操作频率。
40.如权利要求30的集成电路，其中，所述CMOS晶体管中的每一个均被配置成不含电流源。
41.如权利要求22的集成电路，其中，所述第一多个逻辑电路和所述第二多个逻辑电路包括差动式前置驱动器电路，其中，所述差动式前置驱动器电路包括多个电压模式差动式逻辑门。
42.如权利要求22的集成电路，还包括一输出驱动器，用于从所述第一多个逻辑电路和所述第二多个逻辑电路中接收第一电子信号和第二电子信号。
43.如权利要求42的集成电路，其中，所述输出驱动器包括HSTL输出驱动器、TTL输出驱动器、LVDS输出驱动器、LVPECL输出驱动器、或一对反相器。
44.一种产生一电子信号的方法，其包括：
将第一电子信号输入到如权利要求40的集成电路中；以及
从所述集成电路中接收一第二电子信号。
45.如权利要求44的方法，还包括：
将第三电子信号从所述集成电路传送给一未被使用的输出。
46.一种用于制造如权利要求1或22所述的集成电路的方法。
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