TWI324854B - High speed integrated circuit - Google Patents

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TWI324854B
TWI324854B TW094122753A TW94122753A TWI324854B TW I324854 B TWI324854 B TW I324854B TW 094122753 A TW094122753 A TW 094122753A TW 94122753 A TW94122753 A TW 94122753A TW I324854 B TWI324854 B TW I324854B
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Description

1324854 . · 七、指定代表圖： (一) 本案指定我表圖為：第（3C)圖。 (二) 本代表圖之元件代表符號簡單說明： ,3〇 差動式驅動器 31 晶片封裝 32 ▲ 輸出 電容器 晶粒 36a 電感器 >6b 電感器 38 電容器 39 電感器
八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於數位通信介面設計及高速電路設計。 【先前技術】 信號線係用以於一電子系統中各種裝置間或是兩個分離 電子系統中之裝置間傳送電子信號的導體。每個裝置中内 含的輸出驅動電路係用來對源自該裝置的信號進行緩衝， 俾使該等信號可被驅動至該等信號線之上。 目前已有簡單使用之熟知的單端型輸出驅動電路（舉例 來說’ TTL驅動器）。不過，大部份先前揭露的驅動電路均 不適用於高速信號中，因為它們的最大操作頻率太低且雜 訊太局。舉例來說，位於加州Santa Clara的Integrated
Device Technology，Inc.所售的單端型CMOS驅動電路 IDT74FCT3807D/E的最大操作頻率為i66Mhz。以另一範例 為例’位於加州 San Jose 的 Pericom Semiconductor Corporation所售的單端型1輸入5輸出CMOS驅動電路 PI49FCT3802的最大操作頻率為156Mhz。其它廠商，例如 On Semiconductors、Philips Semiconductors、Integrated Circuit Systems，Inc.，亦提供具有雷同的最大操作頻率之 雷同產品。 為驅動高速信號，通常會使用差動式驅動器。圖1為典型 差動式驅動器10的電路圖。差動式驅動器10包含資料輸入 12a與12b用於輸入差動資料信號，以及資料輸出14a與Mb 用於透過信號線來提供該差動信號給一差動式接收器16。 1324854 圖^的配置已料熟知具有很 介面設計亦有其缺點。首先m㈣ 更多條俨骑结裕 ％每個差動信號均需要兩條或 尺夕條饴就線。所以，差叙彳 單戚仰w 差動式1/0介面所需要的接腳數將是 單端型I/O介面所需要的接腳釤 的至^'兩倍，從而會導致較 大^•的晶片。再者，高速系統 ^ ^ ^ ^ . ,、、、，通常需要謹慎地匹配該等信 就線的電氣長度，俾佶可 4 悍使了以共同時脈與共同相位來接收同 步信號0此項設計條件有時候 、 矢稱為i長度匹配」或是「 遲匹配」。一個多位元的差動彳 、 差動式介面需要大量的信號線，其 必定會使得長度匹配工作變得争遇 作變侍更複雜並且會提高製造成本 。於某些實例中，可能無法於緊實封裝的電路板中匹配多 條信號線的長度。因此，至少—部份的電子系統並不希望 使用差動式介面。 據此’吾人希望有一種單端型輸出介面設計，其可以媲 美於差動式介面之效能來交換單端型信號。 【發明内容】 本發明的具體實施例係一種單端型輸出介面其使用差 動式驅動器作為設計骨幹。與習用差動式介面不同的係， 其通常具有兩個或更多個輸出來提供一輸出信號及其互補 信號，本發明的差動式驅動器的其中一個輸出會被耦合用 以將一信號驅動至一信號線之上，而互補輸出則不用來傳 送信號。確切地說，該互補輸出被視為邏輯冗餘，而且可 透過一電容器將其耦合至封裝接地或系統接地而予以终止 °终止此一邏輯冗餘輸出的結果係可大幅改良該輸出介面 的效能，使其優於習用設計。 1324854 於本發明的其中一具體實施例中，於一具有封裝接地平 面的積體電路内會設計多個差動式驅動器。根據本具體實 細*例’該專差動式驅動器中每個「未被使用的」輸出均可 ϋ由一電谷器終止於該封裝接地平面處。該封裝接地平面 本身可被耦合至一或多根GND接腳。如此一來，該等「未 被使用的」輸出便僅需要極少根接腳。再者，每個單端型 輸出信號僅需要一條信號線。相較於每個差動信號均需要 兩根接腳及兩條信號線的習用差動式介面，本發明所用到 • 的接腳數與信號線數顯然較少。 本發明的另一具體實施例係一種具有一個單端型輸入及 多個單端型輸出的積體電路，舉例來說，時脈驅動器。於 該積體電路内部，輸入信號會先被轉換成差動信號。該差 動信號會被分散至該等多個差動式驅動器。每個差動式驅 動器可能具有一輸出，用以提供單端型輸出信號，並且具 有 未被使用的」輸出，其會終止該差動信號的其中一 個成分。每個「未被使用的」輸出可透過一電容器被耦合 至封裝接地或系統接地，以達到改良此積體電路輸出的效 能之目的。 本發明的另一具體實施例係一種具有複數個單端型輸入 f複數個單端型輸出的積體電路。可利用差動式驅動器來 。又计該等單端型輸出，每個差動式驅動器均具有一「未被 使用的」輸出。於該積體電路内部會發出差動信號並且 加以處理且分散至該等多個差動式輸出驅動電路。每個差 動式驅動盗可能具有一輸出，用以提供單端型輸出信號，
-8 - 1324854 具有一「未被使用的」輸出。每個差動式驅動器的「 未被使用的」輸出可透過一電容器被輕合至封裝接地或系 ^地’以達到改良其它輸出的效能之目的。根據本發明 二具體實施例，可利用差動式標準單元來設計電路，用 以處理該等積體電路内的差動信號。 。本發月的再具體實施例係一種積體電路，其具有一 輯^及㈣合至該邏輯核心的複數個輸料或㊈璋。該 等輸出埠或1/0蟬可能包含電路用以從該邏輯核心接收單/ 端型信號、將該等單端型信號轉換成差動信號、並且提: 2個編號的其中一個成分作為單端型輸出信號。舉例 說’母個差動信號的另一個成分可藉由透過一電容器耦 合至封裝接地或系統接地而予以終止。 本發明的又-態樣係提供一種設計高速電路的方法。根 據本發明之此態樣’第一電路的邏輯階層電路圖會被轉換 成電晶體階層電路圖。於電晶體階層電路圖中會加入一互 補電路。於其中一具體實施例中，該互補電路會實施和第 -電路之邏輯功能互補的邏輯功能，並且與第一電路具有 相同數量的節點。再者，該互補電路中的節點會互鮮第 一電路中的對應節點m電路中每個節點的上升/ 下降時間會匹配該互補電路中對應節點的下降/上升時間 。互補電路中特定節點間的線路長度可能必須四配第一電 路中對應節點間的線路長度。第一電路中適當節點處的上 拉電流與下拉電流可能必須匹配互補電路中對應節點處的 電流。所產生的電路設計稱為「差動式電路」，其能夠操作
-9- 1324854 的時脈速度遠高於第—雷跋 屢路此夠刼作的時脈速度。所生成 的電晶體階層電路圖所各古# + n 3有的電日日體數可能為原始電晶體
階層電路圖的兩倍，接甚iA 钱者其便會被轉換成該差動式電路的 邏輯階層電路圖。根攄太路B日甘+ 像本發明其中一具體實施例，該差動 式電路的邏輯階層電路圖右「 塔園有時候亦稱為「電壓模式」差動 單元。 根據其中-具體實施例’根據本發明之此態樣的「電壓 模式」差動單元設計法可㈣至下面設計之中：數位邏輯
電路（例如C刪電路）、類比電路、及/或混合信號電路。 【實施方式】 現在將說明本發日月的各項特徵及其特定的設計方式。整 伤說明中’差動k號」—詞表示的係由—條以上信號線所 攜载的信號’因此，一差動信號含有可能彼此互補的兩個 或兩個以上信號成分。假使兩個時變信號的總和一直約略 等於恆定值（例如零）的話，那麼此等信號便被認為彼此「 互補」。「單端型信號J 一詞表示的則係由單一條信號線所 攜載的信號。再者，「驅動器」及「驅動電路」為同義詞。 整份說明書中，「未被使用的輸出」所指的係未用來提供 信號給接收器的差動式輸出驅動器之輸出，或是未用來驅 動信號線的差動式輸出驅動器之輸出。「未被使用的輸出」 一詞亦可能表示差動式輸出驅動器中可透過電容器被耦合 至封裝接地、系統接地、電壓源…等的輸出。此外，「未被 使用的輸出」一詞還可能表示差動式輸出驅動器中用於透 過電容器將一差動信號的某一成分驅動至封裝接地、系統 1324^54 急· 接地、電壓源…等之輸出》本文中「未被使用的信號」表 示的係由未被使用的輸出提供而且此信號不會被提供給信 號接收器。從内文中可推斷出以上詞語的更具體意義。 再者’「搞合」與「被耦合」等詞語描述的可能係直接或 間接連接。舉例來說，一節點可能會被連接至一電容器的 其中一端，而該電容器的另一端則可能被連接至系統接地 。雖然該連接係間接連接，不過，該節點仍被認為「被耦 合」至系統接地。 本文所提出的本發明各項特點可呈現於廣泛的積體電路 之中，其包含但不限於：信號驅動器、時脈驅動器、振盪 盗（舉例來說，環型振盪器、石英晶體振盪器）、串列匯流 排驅動器、乙太網路驅動器、光學發射器、記憶體控制器 、記憶體、微處理器、無線發射器、以及功率放大器，上 述積體電路其中一部份可於電腦系統及無線裝置（舉例來 說，膝上型電腦、無線電話、以及個人數位助理機）中發現 。另外，應該瞭解的係，本文所述的部份設計方式可能專 屬於CMOS技術，然而本發明的該些特點亦可套用至其它 的積體電路技術中。 參考圖2’圖中為根據本發明具體實施例的輸出驅動電路 的電路圖。該輸出驅動電路包含輸入22a22b用於接收一差 動信號，以及驅動器23a_23b用於經由輸出24a24b來提供 該差動信號。根據本發明具體實施例，該差動信號包含兩 個互補的信號成分。請注意，驅動器23a會透過一條信號線 將該等互補信號中其中一者驅動至接收器29作為單端型輸 •11- 0 I324S54 1 * 出信號。該等互補信號中另一者並未被使用而且會被終止 ，舉例來說，透過電容器25將輸出24b耦合至系統接地 (GND) 〇終止該未被使用的信號（該信號於邏輯上係被視為 冗餘信號且為該「被使用」信號的反向信號）後，該輸出驅 動電路的效能便可明顯優於習用單端型驅動器設計的效能 〇
於一較佳具體實施例中，驅動器23a與驅動器23b會被連 接至相同的電壓源及相同的接地◦於本發明的一具體實施 ® 例中’可利用TTL-CMOS來設計圖2的電路，其可滿足最小 化靜態電流之需求並且提供高功率輸出。舉例來說，根據 本發明的TTL-CMOS電路的靜態電流可能接近零（舉例來 說’ O.luA)並且具有3V或更多的功率輸出。3V或更多的功 率輸出明顯高於LVDS(低電壓差動信號）差動式驅動器的 功率輸出，LVDS差動式驅動器的功率輸出通常約為35〇mV 因此，本發明可讓人達到高頻率之目的，而且不會折損 低靜態電流與高輸出功率效能。 _ ® 2中還顯示晶粒21;封裝27;以及電感器26,用以代表 和封裝27之焊線相關聯的電感。圖2中還顯示一去耦電容器 &該去輕電容器28可能位於晶粒21之中；位於晶粒⑴卜 面但在封裝27裡面；或是位於封裝27的外面。 根據本發明一具體實施例，驅動器2%之未被使用的輸出 可被終止於該封裝的裡面或外面，而且電容器25，可能位 於晶粒21裡面；位於晶粒21外面但在封裝27裡面；或是位 於封裝27的外面。再者，電容器25亦可被耗合至-電壓源（ -12·
例如Vcc)或是任何的預設電壓。 圖3 A至3F圖解為终止該未被使用之輪出的數種方式。依 照本文的揭式内容，熟習本技術的人士便會瞭解，本文所 揭不的本發明的原理之範疇涵蓋許多其它終止未被使用之 輪出的方式。舉例來說’於圖解一電容器之具體實施例中 ’熟習本技術的人士便會明白，視應用與負載而定，可以 —電感器及/或電阻器結合該電容器來使用或是取代該電 各器。當然’電阻值、電容值、及電感值、以友它們的位 ® 置亦可能會有許多其它組合及排列方式》 圖3A為根據本發明具體實施例的輸出驅動電路的電路 圖。該輸出驅動電路包含一差動式驅動器3〇，其被配置成 用以接收一差動信號。不同於習用差動式驅動器之輸出的 係，差動式驅動器30的其中一輸出會提供一單端型輸出信 號給一信號線，而另一輸出32則未被使用並且會被終止。 如圖3A所示，電容器34會將該未被使用的輸出32耦合至 GND。於其中一具體實施例中，電容器34和負載可能具有 相同的電容，該負載係由電容器38所示且通常係一信號1/〇 接收器。於其中一種設計方式中，電容器34的電容大小約 介於該積體電路的最大負載電容及最小負載電容的中間， 而且電容大小會隨著應用來改變。在輸出負載電容器38的 最大值約為15pf的另一種設計方式中，電容器34的較佳電 容大小係介於約5pf至約13pf之間。在圖3 A所示的具體實施 例中，電容器34係被設計在晶粒35與晶片封裝31的外面， 舉例來說，位在印刷電路板（PCB)之上。圖3A還顯示出電 -13· 1324854 Λ » ' * 感器36a至36b，其代表封裝31裡面的電感β 圖3Β的差動式驅動器3〇之電路圖尹，未被使用的輸出32 會透過電容器34a與電感器36b被終止於封裝31的外面。請 注意，於此具體實施例中，電容器34a和差動式驅動器3〇 係位於相同的晶粒35之上。如圖3A中的具體實施例所示， 電容器34a可能具有和負載相同的電容。於其中一種設計方 式中，其電容可能約介於5至13pf之間。請注意，此電容會 隨著應用而改變。 ί 圖3C為根據本發明具體實施例的差動式驅動器3〇之電 路圖’其未被使用的輸出32係被終止於封裝31内部。於此 具體實施例中’該未被使用的輸出32係被終止於封裝3 j的 接地平面處。接著，該接地平面便會透過一連接器或接腳 3 9被耦合至外部接地（例如系統接地）。 圖3D為本發明另一具體實施例的電路圖。於此具體實施 例中，差動式驅動器30的未被使用之輸出32會透過電容器 34被耦合至外部電壓源Vcc。請注意，於此具體實施例中， _該負載亦會被耦合至Vcc。 圖3E為本發明又一具體實施例的電路圖。於此具體實施 例中，差動式驅動器30的未被使用之輸出32會透過電容器 34被終止於預設的電壓處。請注意，於此具體實施例中， 該負載亦會被耦合至相同的預設電壓。 圖3F為本發明再一具體實施例的電路圖。於此具體實施 例中’電容器34a與電阻器37均位於晶粒35中。較佳的係， 電阻器37的阻值約等同於信號線上的串聯電阻器該串 -14- 1324854 聯電阻器R可被設計來抑制信號線上的反射信號β ) 應該注意的係，該等輸出驅動電路與該等接收器未必要 設計在相同的系統内。換言之，用來連接該等輸出驅動電 路與該等接收器的信號線並不限為印刷電路板（pcB)的信 號線路。根據本發明的該等輸出驅動電路也可用來驅動纜 線（CAT-6纜線）或是其它類型連接線上面的信號。根據其中 一具體實施例該輸出驅動電路可驅動具有大電壓擺盪的信 號。因此，該等信號可被攜行較長的距離。再者，於部份 •具體實施例中，該等信號線可能並非完全為電子信號連接 。更確切地說，一信號線可為任何的信號路徑，其可能包 含電子信號連接、光學信號連接、無線信號連接、及/或任 何其它類型的導線管、及/或上述所有的組合。 現在參考圖4A至4D，圖中概略顯示根據本發明具體實施 例之電路的設計範例。於圖4A至4D及其它圖式中，rgg」 表示晶片接地，而「vv」表示晶片電壓vdd。圖中所示的 設計方式一般可被細分為三級。第一級41〇,其包含反向器 ® 412及傳輸閘414，該級會將輸入信號轉換成差動信號◊本 質上’反向器412便會造成小幅的信號傳導延遲。傳輸閘414 的功能係用於提供足夠的延遲，致使所生成的差動信號具 有互補成分。於一替代具體實施例中，可以一合宜的尺(：電 路來取代傳輪閘414。於該具體實施例中，該RC電路的RC 特徵通常會匹配反向器412的特徵。 繼續參考圖4A，第一級410可被輕合至一靜電放電（ESD) 電路416’用以保護該輸入電路免受靜電放電破壞。於本變 -15- 1324854 化例中還要注意的係，ESD電路416運用傳輸閘414來提供 ESD保護功能。當利用3V至3 6v來驅動整個電路時，ESD 電路416進一步提供一 5¥的1/0容限功能。再者，第一級41〇 可能還包含一差動式比較電路用以接收差動信號，該差動 式比較電路的範例顯示於圖13A中（進一步說明如下）。 第二級420包含兩個反向器電路422a至422b，兩者會分別 被耦合至反向器412及傳輸閘414，用以接收該差動信號。 凊注意，第一級420係一非必要級。於本發明的另一具體實 t 施例中，可將第一級410的輸出直接連接至第三級43〇的輸 入。於其它具體實施例中，第二級420可能包含任何的差動 式邏輯電路。舉例來說，第二級420可能包含差動式鎖存器 、差動式正反器…等’用以取代反向器電路42 2a至422b。 根據本發明具體實施例，第二級420可能包含能夠處理差 動信號或互補信號的電路。該些電路可利用具有複數個差 動輸入與差動輸出的複數個差動式標準單元來設計。本發 明的部份差動式標準單元範例顯示於圖Ua—kg之中，其 ®進-步說明如下。 熟1具有本發明優點之技術的人士便應該瞭解，本發明 的差動式標準單元不同於以前所揭示的差動電流模式邏輯 之類的差動式電路。舉例來說，電流模式邏輯電路具有靜 態電流（及電流源），因此並不適用於VLSI設計。相反地， 依據本發明之差動式標準單元所建構的電路可能不具有靜 態電流（漏電流除外），因此適用於VLSI設計。熟習具有本 發明優點之技術人士還應該瞭解，圖12A至12G及圖13A中 •16- 1324854 所示的差動式標準單元（說明如下）並不代表一份竭盡清單 ，還可能有許多符合本發明原理的其它差動式標準單元設 計，該些設計均涵蓋於本發明的範疇内。因為該等差動式 標準單元並未使用電流源，所以本文以「電壓模式」一詞 來說明該等差動式標準單元，並且將其與電流模式邏輯予 以區分。 圖4B中所示的第三級430可能包含多個反向器電路，不 過，圖中僅顯示兩個反向器電路432a至432b。於此具體實 # 施例中，反向器電路432a至432b會分別被耦合至反向器電 路422a至422b(圖4A)。於其它具體實施例中，可交換該等 連接方式。也就是，反向器電路432a可被耦合至反向器電 路422b，而反向器電路432b可被耦合至反向器電路422a。 第三級430進一步包含電晶體442(充當電容器）及複數個 ESD二極體444。根據本發明的具體實施例，反向器電路 432a提供圖4A至4B之差動式驅動器之「未被使用的輸出」 。根據本發明的具體實施例，輸出446會被耦合至一積體電 ® 路封裝的接地平面，俾使該輸出446可在該積體電路操作時 被耦合至GND。輸出448可被耦合至該積體電路的輸出接腳 ，俾使該輸出448可在該積體電路操作時用來驅動信號線。 圖4C為一去耦電容器440的示意圖，而圖4D為一 ESD保 護電路450的示意圖。去耦電容器440與ESD保護電路450兩 者均可為充當該等輸出驅動電路的相同積體電路之一部份 。去耦電容器440係用於以該晶粒内提供一乾淨的電壓源與 接地，而ESD保護電路450則係用於保護該等電路免於受到 -17- I‘3.24、8、54 靜電破壞《其它電路系統亦可被設計成該積體電路的一部 份。該去耦電容器440的電容可非常小亦可非常大，並且可 隨著設計方式而改變，只要其能夠於該晶粒内提供一乾淨 的電壓源與接地即可。 根據本發明具體實施例，圖4A至4D的電路係利用CMOS 技術設計而成。圖4A至4B中的PMOS電晶體的裝置參數如 下：m=4、\ν=80μιη、L=0.35pm (PMOS 電晶體 442除外）。 圖4A至4B中的NMOS電晶體的裝置參數如下·· m=4、 鲁 w=4〇Pm、L=0.35pm。PMOS電晶體442的裝置參數如下： m=3、w =46.5μιη、L=12.9pm。NMOS電晶體 440 (圖 4C) 的裝置參數如下：rn=3000、\ν=30μπι、L=20pm。NMOS 電 晶體450(圖4D)的裝置參數如下：m=8、\ν=40μιη、L=0.35pm 。該些設計細節僅為完整說明起見，此等細節不應視為限 制本發明的範疇。可利用不同的技術、不同類型的電晶體 、以及不同的裝置參數以及許多其它方式來設計本發明的 具體實施例。 ^ 現在參考圖13A’圖中顯示一「電壓模式」差動式比較 器130’該差動式比較器可作為圖4A中電路412與414的替 代例。該等電路412與414係被配置成用以接收一單端型輸 入信號並且用以將該單端型輸入信號轉換成一差動信號。 和電路412與414不同的係，差動式比較器13〇包含比較電路 130a至130b，其係被配置成用以接收一差動信號並且將比 較結果及其互補信號（反向信號）提供給其它電路，例如電 路422a與422b。根據本發明具體實施例，該差動式比較電 • 18· 1324554 路130可用以接收該積體電路另一部份或是該積體電路外 面所產生的差動信號。該差動式比較電路130亦可用於接收 LVDS、LVPECL、HSTL、以及具有小額電壓擺盪的其它差 動信號。於該等差動信號具有大額電壓擺盪的某些具體實 施例中，可將該等差動信號直接饋送至第二級420或第三級 430的電路。 現在留意圖5，圖中所示的係圖4Α至4D的輸出驅動電路 設計的模擬結果。該等數據係以TSMC 0·35μπι BSIM-3 • spice模型所獲得的模擬結果。以5pf的負載可達到約lGhz 的輸出頻率。於實際的設計中，從單端型1輸入5輸出的 CMOS驅動電路中以約2pf的負載可達到約lGhz的輸出頻 率。為達解釋目的，位於加州San Jose的Pericom Semiconductor Corporation所售之接腳對接腳與本設計完 全相的容單端型1輸入5輸出之CMOS驅動電路 PI49FCT3 802的最大操作頻率為156Mhz。 現在參考圖6，圖中所示的係一已知的CMOS時脈驅動積 • 體電路60的電路圖，其範例為位於加州Santa Clara的 Integrated Device Technology ， Inc.所售型號 IDT74FCT3807D/E的積體電路。如圖所示，此時脈驅動電 路具有一輸入用以接收時脈信號，以及十個輸出用以將該 時脈信號分散至十個裝置。根據該廠商所公開的規格，上 述脈驅動電路的最大操作頻率為166Mhz。於許多應用中， 通常需要用到高於166Mhz的操作頻率。 圖7為根據本發明具體實施例之時脈驅動積體電路70的 Ι32Φ854 電路圖。如圖所示，該時脈驅動電路包含一輸入反向器72 及一傳輸閘73用以接收一輸入信號，以及輸出驅動器74a 至74j用以提供多個輸出信號。請注意，雖然該輸入信號與 該等輸出信號均為單端型信號，不過於該積體電路中卻會 將差動信號傳送給該等輸出驅動器74a至74j。如圖7所示， 輸入反向器72及傳輸閘73會將該輸入信號轉換成一差動信 號’並且將該差動信號提供給該等輸出驅動器74a至74j。 再者’輸出驅動器74a至74j每一者均具有一未被使用的輸 • 出’俾使每個輸出差動信號的其中一個成分不會被傳輸。 根據本具體實施例，該時脈驅動積體電路利用〇.35μιη的 CMOS製程技術可達1Ghz的操作頻率。此效能位準明顯高 於圖6所示之習用CMOS時脈驅動器的最大效能位準。依照 本文所揭，熟習本技術的人士便會明白利用其它的半導體 技術亦可設計圖7所示的電路，例如〇.25μιη製程、〇.18μιη 製程、0.09μιη製程及/或GaAs製程、BiCMOS製程、以及BJT 製程’該等製程可進一步強化該電路的頻率效能。
於本發明的其中一具體實施例中，會將多個差動式驅動 器設計在一積體電路之中。於此具體實施例中，每個差動 式驅動器中未被使用的輸出可透過個別的GND接腳被耦合 至一外部接地（舉例來說’系統接地）。不過，於部份應用 中’可能並不希望每個輸出驅動電路具有個別的GND接腳 ’因為接腳數量增加便會增加積體電路的尺寸及成本。 於本發明的另一具體實施例中，可將多個未被使用的輸 出一起耦合至該積體電路的封裝接地平面。該封裝接地平 -20- Ι32Φ8.54 i * 面會被耦合至一或多根GND接腳，該等接腳會被設計成用 以輕合至外部接地（舉例來說，系統接地）。換言之，該等 輸出驅動電路所有未被使用的輸出可共享一或多根(31^1)接 腳。依此方式，單根GND接腳便可支援一寬廣的輸出介面 〇 圖8中所示的係一積體電路封裝84，該等輸出驅動電路未 被使用的輪出均被耦合至一封裝接地平面。如圖所示，有 多條焊線會將對應於該等輸出驅動電路之該等未被使用的 • 輸出之焊接埠連接至接地平面80,該接地平面本身會透過 其它的焊線被連接至GND接腳82a至82e。請注意，GND接 腳82a至82e的設計並非用來傳輸信號，而係設計用來被耦 合至接地。 於本發明的另一具體實施例中，該等輸出驅動電路未被 使用的輸出可一起被耦合至一位於該晶粒内或該晶片封裝 内的共同節點。該共同節點可被耦合至接地節點、電壓源 、或是具有預設電壓的節點，以便終止該等未被使用的信 •號。 現在請留意圖9 A，圖中所示的係根據本發明具鱧實施例 的積體電路90a的電路圖。積體電路9〇a包含核心邏輯94a ’舉例來說，該核心邏輯94a可能包含複數個CMOS邏輯電 路（例如一中央處理單元（CPU)核心），及/或“記憶體核心（ 舉例來說’ DRAM核心）。該積體電路90a進一步包含輸出 驅動器（或「輸出埠」）20a用以提供輪出信號。 根據圖9A所示的具體實施例，輸出驅動器2〇a會透過輸 -21- Ι32Φ854 入22a從核心邏輯94a接收一單端型信號。輸出驅動器扣& 可能包含圖4A至4B所示的電路，其會將該單端型信號轉換 成一差動信號’透過輸出24a提供該差動信號的其中一個成 分作為輸出信號，並且透過輸出24b與電容器34a來終止另 一個信號成分。 根據一具體實施例’輸出24a可被耦合至用來提供輸出信 號的信號接腳’而輸出24b則可被耦合至用來耦合至系統接 地的GND接腳。於另一具體實施例中，輸出24b可被耦合至 • 封裝接地平面’該封裝接地平面接著則會被麵合至用來輕 合至系統接地的GND接腳。於其它具體實施例，可利用其 它技術來終止輸出24b。 較佳的係，該等輸出驅動器20a共享相同的晶片電壓「vv 」及相同的晶片接地「gg」。不過’應該瞭解的係，於其它 變化例中’該等輸出驅動器20a可共享或不共享相同的晶片 電壓「vv」或相同的晶片接地「gg」。舉例來說，該等輸出 驅動器中其中一者可被耦合至第一晶片電壓vvl及第一晶 ® 片接地ggl，而另一者則可被叙合至第二晶片電壓vv2及晶 片接地ggl。再者，該等輸出驅動器中其中一者可被耦合至 第二晶片電壓vv2及第二晶片接地gg2。熟習具有本發明優 點之技術的人士便可明白許多其它的變化例。 圖9B為根據本發明另一具體實施例的積體電路90b的電 路圖。該積體電路90b進一步包含核心邏輯94b與複數個輸 出驅動器（或「輸出埠」）20b用以提供輸出信號。根據圖9B 中所示的具體實施例，核心邏輯94b含有複數個CMOS邏輯 -22- 1324854 電路及/或和圖4A、圖12A至12G以及圖13A中所示者雷同的 電路，用以提供差動信號給輸出驅動器2〇b。輸出驅動器2〇b •可能包含圖4B所示的電路，每一電路均會透過輸出24a提供 • 所收到的差動信號的其中一個成分作為輸出信號，並且透 過輸出24b與電容器34a來終止另一個信號成分。於圖中所 示的具體實施例中，輸出驅動器2〇b可能包含圖4B所示的 電路，舉例來說，一被耦合至輸入22a的反向器以及被耦合 至輸入22b的另一反向器。 • 較佳的係，該等輸出驅動器20b共享相同的晶片電壓「vv 」及相同的晶片接地「gg」。不過’應該瞭解的係，於其它 變化例中，該等輸出驅動器20b可共享或不共享相同的晶片 電壓「VV」或相同的晶片接地「gg」。 圖9C為根據本發明另一具體實施例的積體電路9〇c的電 路圖。積體電路90c包含一核心邏輯94c與複數個輸入及輸 出（I/O)驅動器（或「I/O槔」）2〇c用以接收輸入信號或提供 輸出信號。核心邏輯94c含有複數個CMOS邏輯電路及/或和 ^ 圖4A、圖12A至12G以及圖13A中所示者雷同的電路。根據 圖9C所示的具體實施例’ I/O驅動器20c包含一輸入驅動器 用以從一外部信號源接收單端型信號，以及一差動信號驅 動器用以透過輸入22a至22b從核心邏輯94中接收一差動信 號。I/O驅動器20c可能進一步包含一控制輸入（圖中未顯示 )用以從該核心邏輯94中接收一模式選擇信號，用來表示該 I/O驅動器20c究竟應該處於輸入模式或輸出模式中。 於輸出模式中，I/O驅動器20c可能含有圖4B所示的電路（ -23- 1324854 舉例來說，一被耦合至輸入22a的反向器以及被耦合至輸入 22b的另一反向器），用以透過輸出24a提供該差動信號的其 中一個信號成分作為輸出信號，並且透過輸出24b與電容器 34a來終止另一個信號成分。當該驅動器處於輸入模式中時 ，I/O驅動器20c可能含有圖4A所示的電路，用以透過該I/O 接腳來接收一單端型信號，並且將該單端型信號轉換成一 差動信號’該差動信號可透過連接線44a至44b被提供給核 心邏輯94c。 • 較佳的係，該等I/O驅動器20c共享相同的晶片電壓「vv 」及相同的晶片接地「gg」。不過，應該瞭解的係，於其它 變化例中，該等I/O驅動器2〇c可共享或不共享相同的晶片 電塵「vv」及相同的晶片接地「g g」。 圖9D為和圖9C雷同的本發明另一具體實施例示意圖，不 過，核心邏輯94d會提供單端型信號給1/〇驅動器（或「1/〇 埠」）20d且會從J/0驅動器（或「1/〇埠」）2〇d接收單端型信 號。於此具體實施例，該等I/O驅動器2〇d於輸出模式中含 ®有用於將單端型信號轉換成差動信號的電路，而於輸入模 式中則含有用於提供信號給核心邏輯944的電路。較佳的係 ，該等I/O驅動器20d共享相同的晶片電壓「vv」及相同的 晶片接地「ggj。不過，應該瞭解的係，於其它變化例中， 該等I/O驅動器20d可共享或不共享相同的晶片電壓「vv」 或相同的晶片接地「gg」。 本發明的原理可用來設計各種其它類型的電路。舉例來 說，圖10所示的便係根據本發明具體實施例設計而成的環 -24- 1324854 型振盪器95。該環型振盪器95含有常見環型振盪器中可見 到的許多組件。不過，和習用環型振盪器不同的係，環型 振盪器95包含一傳輸閘101、複數個反向器103、以及電容 器99，用來建構一條電流路徑，以便經由一麵合電容器將 該等未被使用的信號導向封裝接地或系統接地。環型振盛 器95的效能可能遠優於習用設計。於其中一變化例中，本 文所揭示的環型振盡器可被設計成電腦或是需要高頻時脈 之其它電子裝置的時脈。 現在參考圖11A’圖中所示的係根據本發明具體實施例 所設計的石英晶體振盪器97。該石英晶體振盪器97含有常 見石英晶體振盪器中可見的許多組件。不過，和習用石英 晶體振盪器不同的係’石英晶體振盪器97包含一條電流路 徑(其包含一傳輸閘1 〇 1、複數個反向器1 〇3、以及電容器99) ’以便經由一耦合電容器將該等未被使用的信號導向系統 接地或封裝接地。石英晶體振盪器97的效能可能遠優於習 用設計。於其中一變化例中，本文所揭示的石英晶體振堡 器可被設計成電腦或是需要高頻時脈之其它電子裝置的時 脈。圖11B所示的係根據本發明具髗實施例的石英晶體振 盪器97A的替代設計β 於一電腦網路系統設計中，本發明的差動輸出驅動器之 具體實施例可用於改良網路通信速度及/或改良最大驅動 距離，以便強化網路介面（舉例來說，乙太網路轉接器、 模組、…等）的效能。現在參考圖14,圖中所示的係根據本 發明具體實施例的高速串列匯流排系統14〇(例如乙太網路 -25· 1J24854 轉接器或DSL) 〇該匯流排系統包含一主裝置丨4丨、一控制 窃142、一傳輸器144、以及一接收器146。於圖中所示的具 體實施例中’傳輸器144會從控制器142中接收一信號、產 生一差動信號、並且將一信號成分提供給該匯流排。根據 本發明具蟫實施例，該差動信號的另一成分會透過一耦合 電容器被終止。圖14之串列匯流排的優點係該傳輸器144 的輸出頻率可非常高。假使利用0·35μιη TTL-CMOS或類似 技術來製作的話，輸出頻率可能有1 GHz甚至更高。再者 ，傳輸器144的輸出功率可能為3V或更高。3V或更高的輸 出功率可讓該等信號被該條信號線攜行的距離遠長於低功 率輪出電壓所能攜行的距離。 現在參考圖15，圖中所示的係根據本發明具體實施例所 設計的尚速無線通信裝置丨5(^該無線通信裝置包含一主裝 置151、一控制器152、一傳輸器154、一接收器156、以及 一天線159。於圖中所示的具體實施例中，傳輸器ι54會從 控制器152中接收一差動信號，將該差動信號成分中其中之 一提供給天線159,並且終止另一成分。根據本發明具體實 施例，該差動信號的另一成分會透過一電容器被終止。圖 15之無線裝置的優點係傳輸器154的輸出頻率非常高且可 以低成本的TTL-CMOS技術來設計功率放大器158，不同於 高速無線通信系統中現行使用的較昂貴技術，例如GaAs。 現在請留意本發明的另一態樣。於本發明的此態樣中， 使用「電壓模式」差動式標準單元來設計一積體電路的邏 輯核心的至少一部份，以便達到超高的速度。舉例來說， -26· 1324354 圖4A的第二級42〇與圖9八至9〇的核心邏輯電路9〇a至9〇d可 能包含本發明#「電壓模式」差動式標準單元。該等「電 壓模式」差動式標準單元的設計方式可獨立於本說明書中 所述的高速驅動電路。圖12u12Gt所示的係根據本發明 其中一種態樣的某些「電壓模式」差動式標準單元。下表i 摘要說明該些圖式。為簡化起見，本文有時候將「電壓模 式差動式標準單元」稱為「差動式標準單元」、「差動式單 元」、及/或「差動式電路」。 圖12A 差動式NAND單元 圖12B 差動式NOR單元 圖12C 差動式XOR單元 圖12D 差動式XNOR單元 圖12E 差動式NOT單元 圖12F 差動式鎖存單元 圖12G 差動式D型正反器單元 根據本發明具體實施例，一差動式標準單元包含至少部 份一對邏輯互補電路’其中一者係用於實施邏輯功能，另 一者則係用於實施邏輯互補功能。舉例來說，討論圖丨2 A 中所示差動式NAND單元。該差動式NAND單元包含一 NAND閘用以對輸入a與B實施NAND運算，以便產生一輸 出值OUT。該差動式NAND單元進一步包含一 NOR閘用以 Ι32Φ854 對輸入A_反斥與B—反斥實施NOR運算，以便產生—輸出值 OUT一反斥’該輸出為out的反向信號。較佳的係，該等差 動式單元共享相同的晶片電壓「vv」及相同的晶片接地「 gg」。不過，應該瞭解的係，於其它變化例中，該等差動式 單元可共享或不共享相同的晶片電壓「VV」或相同的晶片 接地「gg」。 根據本發明具體實施例，該等差動式標準單元被視為係 一積體電路設計的建構方塊或「基礎單元」’而且自動電子 # 設計法可利用它們來產生一積體電路。圖20中所示的根據 本發明態樣之1C設計法161的流程圖。此流程圖所述的方法 161可於CAD (電腦自動設計）環境中被設計在電腦系統内 。於該方法161之中’電路設計者會於硬體描述語言（例如 Verilog)之中先產生一電路的高階描述符號162。 電腦設計的編譯程式165會處理此高階描述符號162並且 從中產生一份詳細的邏輯組件清單以及該些組件間的互連 關係。此份清單稱為「電路清單（netiist)」166。電路清單 • 166中的組件可能包含許多基礎單元，例如：全加法器、 NAND閘、NOR閘、X〇R閘、鎖存器、以及D型正反器…等 。根據本發明具體實施例，電路清單166包含差動式標準單 元，例如上面參考圖12A至12G所述者，用以作為基礎單元 〇 於處理高階描述符號時’編譯程式165可先產生和技術無 關的通用基礎單元之電路清單。根據本發明具體實施例， 接著，該編譯程式165便可將差動式標準單元庫ι64及/或其 • 28- I324'854 它單元庫163套用至此通用電路清單，以便產生含有差動式 標準單元的電路清單166。舉例來說，假使該份通用電路清 單包含一NAND閘的話’那麼編譯程式165便可將一差動式 NAND單元對映至該NAnd閘，以便產生含有一 NAND閘及 一 NOR閘的電路清單。 不過’該電路清單M6並不含有和該電路之實體設計有關 的任何資訊。舉例來說，電路清單166並不會指明該等單元 要放在電路板或矽晶片上何處，或是應該於何處進行互連 。決定此實體設計資訊係電腦控制擺放繞線法（c〇mputer controlled place-and-route process)167的功能》 擺放繞線法167會先在電路板或矽晶片上找到每個單元 的位置。該等位置的選擇通常會用於最佳化特定目的，例 如.繞線長度.、電路速度、功耗、及/或其它準則，並且會 受下面條件的影響：該等單元必須均勻地分佈在該電路板 或矽晶片之上，而且該等單元彼此不會重疊。該擺放繞線 法167還會依據擺放資訊來產生線路幾何資訊，用以將該等 單兀的接腳-連接在^起。該擺放繞線法167的輸出包含單元 擺放資料結構以及線路幾何資料結構，該等資料結構可用 來產生製作該電路所需的最終幾何資料庫。該設計的擺放 資料結構以及線路幾何資料結構，有時候稱為「佈置 (layout)」168。佈置168可視為係利用電晶體、繞線資源、 …等來製作該積體電路之實體具體實施例的樣板。 由於額外閘的需要，吾人預期含有本發明差動式標準單 元的電路所需要的晶粒面積可能大於用來實現雷同邏輯功 -29. 1324854
能而未使用差動式標準單元的電路。圖16A為根據本發明 具體實施例的差動式半加器電路16〇範例。請注意，該半加 器電路160包含兩個輸入用來接收p信號及q信號，以及兩 個輸入用來接收P信號的互補信號（以P-b表示）及q信號的 互補信號（以Q_b表示）。該半加器電路16〇進一步包含一輸 出用來提供Cout以及另一輸出用來提供c〇ut的互補信號或 反向信號（以Cout_b表示）。電路16〇可利用一差動式NAND 單元172、一差動式X0R單元174、以及一差動式not單元 ® I76來設計。請注意，一部份的電路160係用來產生c_〇ut 的反向彳§说’該部份電路為負責產生C_〇ut之部份的邏輯互 補電路。還要注意的係，圖16A中，該電路其中一部份中 的NAND閘、X0R閘、以及NOT閘分別會映射至該電路之 互補部份中的NOR閘、XNOR閘、以及NOT閘。 圖16B所示的係一習用的半加器電路16ι。請注意，該習 用的半加器設計包含一 NAND閘173、一 XOR閘175、以及 一 NOT閘177。根據本發明具體實施例，分別利用差動式 • NAND單元172、差動式xqr單元174、以及差動式NOT單 元176來取代NAND閘173、XOR閘175、以及NOT閘177， 並且將電路的輸入正確地連接至輸入P、Q、p_b、以及Q_b ’便可產生半加器電路160» 圖17A為根據本發明具體實施例的差動式4對1多工器電 路170範例。多工器電路no包含兩組輸入，其中一組用來 接收資料，另一組用來接收該資料的互補信號。再者，多 工器電路170包含兩個輸出用來提供一輸出值及其互補值 •30· 1324854 。電路170可利用5個差動式NAND單元182、184以及一差 動式NOT單元186來設計。請注意，一部份的電路170係用 來產生「out_b」，該部份電路為負責產生「〇ut」之部份的 邏輯互補電路。 圖17B所示係一習用的4對1多工器電路171。請注意，該 習用的4對1多工器電路包含NAND閘183、185以及一 NOT 閘187。根據本發明具體實施例，分別利用差動式NAND單 元182、184、以及差動式NOT單元186來取代NAND閘183 _ 、185、以及NOT閘187’並且正確地連接電路17〇的輸入， 便可產生多工器電路170。 圖26A為根據本發明具體實施例的差動式狀態機範例。 明確地說，圖中所示的係一除三計數器電路26〇。該計數器 電路260係利用兩個差動式d型正反器單元262a至262b、兩 個差動式NOR單元264a至264b、以及兩個差動式NOT單元 266a至266b設計而成：為達解釋目的，圖27中所示的係一 非差動式除二計數器電路270。該非差動式除三計數器電路 ® 270的6又§}·方式非常簡單。相反地，差動式除三計數器電路 260的複雜度遠高於非差動式除三計數器電路。下文將進一 步說明用於設叶差動式狀態機（例如除三計數器電路26〇) 的方法。 圖19中所示的係圖12A之差動式NAND單元的電晶體階 層設计範例示意圖。圖18中所示的係圖丨2b之差動式n〇r 單元的電晶體階層設計範例示意圖。.圖21中所示的係—3 輸入差動式NAND單元範例的電晶體階層電路圖。圖。中 -31- 1324854 所示的係一3輸入差動式N〇R單元範例的電晶體階層電路 圖。圖23中所示的係一 2輸入差動式x〇R單元範例的電晶體 階層電路圖。圖24中所示的係一 2輸入差動式XN〇R單元範 例的電晶體階層電路圖。圖13A中所示的係一2輸入「電壓 模式」差動式比較器範例的電晶體階層電路圖。圖中所示 之該些設計示意圖僅供解釋用途。熟習具有本發明優點之 技術的人士便會瞭解，亦可設計成其它種類的差動式單元 ，例如數位邏輯電路、類比電路、以及混合信號電路。雖 籲然本文並未明確顯示及說明，不過，任何此等「電壓模式 」差動式單元均涵蓋於本發明的範疇之中。依照本揭示内 容，熟習本技術的人士便會瞭解，可以許多不同的方式來 設計該等差動式標準單元。熟習具有本發明優點之技術的 人士便會瞭解，市售的大部份邏輯電路均可利用本文所述 的差動式單元來進行重組，俾使可提供互補電路系統以改 良整體的電路效能。應該瞭解的係，本文所述的差動式電 路可用來設計一積體電路的各個部份，而且該等差動式電 ®路的應用不應僅限於第二級420或核心邏輯94a至94d。 現在請留意本發明的又一態樣。於本發明的此態樣中提 供一種高速電路設計方法 '圖25為根據本發明此態樣之具 體實施例的流程圖250 »如圖所示，於步驟252處，會為一 電路提供一功能階層或邏輯階層的電路圖。此電路可能係 數位邏輯電路、類比電路、或是混合信號電路。接著，於 步驟254處，該電路圖便會被轉換成電晶體階層◊接著，於 步驟256處，會於電晶體階層電路圖中加入一互補電路。於 -32- 13248,54 其中-具體實施例中’此互補電路會實施和第一電路之 輯功能互補的邏輯n # r駐η 與第一電路具有相同數量的 節點二再者，該互補電路中的節點會互補於第一電路令的 對應卽點此外’第一電路中每個節點的上升/下降時間會 匹配該互補電路中對應節點的下降/上升時間。互補電路中 特定節點間的線路長度可能必須匹配第一電路中對應節點 間的線路長度。第一電路中適當節點處的上拉電流與下拉 電流可能必須匹配互補電路中對應節點處的電流，以便抑 制雜訊。所產生的電路料於本文稱為「電壓模式差動式 電路」’其能夠操作的時脈速度遠高於第一電路能夠操作的 時脈速度。於步驟258處’所生成的電晶體階層電路圖所含 有的電晶體數可能為原始電晶體階層電路圖的兩倍，接著 其便會破轉換成差動式邏輯電路圖、差動式類比電路圖、 或是差動式混合信號電路圖。 應該注意的係，熟習具有本發明優點之技術的人士便會 瞭解，根據本發明此態樣之「電壓模式」差動式電路設計 法可套用至許多數位邏輯電路（例如CMOS電路）、類比電路 、及/或混合信號電路的設計之中。 如圖25的設計方法所示，探討圖12a的差動式NAND單元 的設計。首先，於電晶體階層處提供一 NAND閘192(圖19) 。接著產生一第二電路，NOR閘194。請注意，NOR閘194 被設計成具有和NAND閘192相同的電晶體數。再者，請注 意’ NOR閘194被設計成具有和NAND閘192相同的節點數 。另外注意到，NAND閘192具有三個節點Nl、N2、以及 -33- 1324854 N3 ;而NOR閘194具有三個節點N1， 、N2，、以及N3， 〇 根據本發明具體實施例，每當NAND閘192的節點為切換狀 態時（舉例來說’從邏輯〇變成邏輯丨），n〇r閘194處的對應 節點亦應該為切換狀態。舉例來說，當輸入A為〇且假使輸 入B從0切換成1時，電晶體M5將會開啟用以將輸出信號 OUT從1驅動至〇❶對應情形為，電晶體]^3會將輸出信號 OUT_b從0驅動至卜NAND閘192的每個節點處的上升/下降 時間應該匹配NOR閘194每個對應節點處的下降/上升時間 # 。NAND閘192的每個節點處的上拉與下拉電流應該匹配 NOR閘194每個對應節點處的下拉與上拉電流。最後， NAND閘192節點間的線路長度應該匹配n〇R閘194對應節 點間的線路長度。咸信’根據本文所揭之設計方法來設計 的差動式電路之效能將會優於非差動式電路，例如會優於 未利用NOR閘194所設計的NAND閘192。 就圖25之設計方法的另一闡述而言，可探討圖13A的差 動式比較器單元130的設計，其包含比較電路130a-130b。 • 首先，於電晶體階層處提供一比較電路130a(圖13B)。接著 產生一第二比較電路130b。請注意，第一比較電路130a被 設計成具有和第二比較電路130b相同的電晶體數。再者， 請注意，第二比較電路130b被設計成具有和第一比較電路 130a相同的節點數。另外注意到，第一比較電路130a具有 三個節點N4、N5以及N6 ;而第二比較電路130b具有三個節 點N4’ 、N5’以及N6’ 》根據本發明具體實施例，第二比 較電路130b之相應節點處的電壓位準會隨著第一比較電路 -34- 13.248,54 130a之某個.節點處的電壓位準反方向改變。第一比較電路 130a的每個節點處的上升/下降時間應該匹配第二比較電 路130b每個對應節點處的下降/上升時間。第一比較電路 130a的每個節點處的上拉與下拉電流應該匹配第二比較電 路130b每個對應節點處的下拉與上拉電流。最後，第一比 較電路130a卽點間的線路長度應該匹配第二比較電路i3〇b 對應節點間的線路長度》咸信’根據本文所揭之設計方法 來设st的差動式電路的效能將會優於非差動式電路，例如 會優於未利用第一比較電路130b所設計的第一比較電路 130a。 現在留意圖28，圖中所示的係根據本發明此態樣之具體 實施例的差動式狀態機設計流程圖28〇。如圖所示，於步驟 282處，會為一狀態機提供一功能階層或邏輯階層的電路圖 。舉例來說’探討除三計數器電路27〇(圖27),該電路係由 下面設計而成：兩個非差動式D型正反器272&至272b、兩 個非差動式NOR單元274a至274b、以及一非差動式Ν〇τ單 Φ 元 276。 於步驟284處，以差動式單元來取代該非差動式設計的該 等非差動式單元。於本範例t，以兩個差動式d型正反器 262a至262b、兩個差動式NOR單元264a至264b、以及一差 動式NOT單元266a來取代電路270的非差動式單元》請注意 ’所生成的電路將會具有四個D型正反器單元，所以狀態 機會具有四個狀態變數並且共有十六個狀態。再者，每個 差動式D型正反器單元均包含彼此互補的兩個^型正反器 -35- Ι32Φ854 。也就是，下面四種狀態係該等狀態機僅有的合法狀態： (Ql，Qlb，Q〇, Q〇b) = (〇, 1，〇, 1);⑼，Qlb，Q0, Q〇b卜（〇, 1’ 1，〇)’· （Ql，Qlb，QO, Q〇b) = (1，〇, 〇, 1);以及（qi，Qlb, Q〇, Q〇b) = (1，〇, i, 〇)。其它狀態均為非法狀態β 於步驟286處會建構該狀態機的真值表。於本範例中會產 生圖27Β的真值表。於步驟288處會推導出該狀態機的狀態 輸入等式。狀態輸入等式範例如圖27C所示。接著，於步 驟290處會於必要時加入額外的差動式單元，並且從該等狀 ® 態等式中推導出該等差動式單元間的互連關係，用以產生 差動式設計。於本範例中會加入一差動式Not單元266b， 並且根據該等狀態輸入等式來互連差動式單元以產生該除 三電路270。 熟習具有本發明優點之技術的人士便應該瞭解，圖28中 概述的設計方法可利用電子設計自動軟體來實行，而且此 軟體可包含或排除特定的步驟。 現在請留意圖29，圖中所示的係根據本發明具體實施例 ® 的積體電路300的概略示意圖。積體電路3〇〇包含核心邏輯 302，舉例來說，該核心邏輯3〇2可能包含複數個CMOS邏 輯電路（例如一中央處理單元（CPU)核心），及/或一記憶體 核心（舉例來說，DRAM核心）^該積體電路3〇〇進一步包含 複數個差動式前置驅動器304以及複數個輸出驅動器（或「 複數個輸出埠」）306用以提供輸出信號。 根據圖29所示的具體實施例，差動式前置驅動器304會透 過輸入22a從核心邏輯302接收複數個單端型信號。該等差 -36- 1324854 動式前置驅動器304可能包含根據本文所述之本發明具體 實施例建構而成的電路、將該等單端型信號轉換成差動信 號、並且將該等差動信號提供給輸出驅動器3〇6。該等輸出 驅動器306可能係利用習用差動式技術（例如Hst]l、ττχ、 LVDS、LVPECL、…等）所設計的習用差動式驅動器。於另 一具體實施例中，一輸出驅動器3〇6可能包含兩個反向器電 路，例如圖4B的反向器432a至b。 現在參考圖30，圖中所示的根據本發明再一具體實施例 • 的積體電路308。該積體電路308包含差動式核心邏輯31〇 ’舉例來說，該差動式核心邏輯可能包含依照圖24之方法 設計而成的電壓模式差動式邏輯電路。該積體電路3〇8進一 步包含輸出驅動器306用以提供輸出信號。 根據圖30中所示的具體實施例，差動式核心邏輯31〇會產 生複數個差動信號，該等信號會被提供給該等輸出驅動器 306。如上述，該等輸出驅動器3〇6可能係利用習用差動式 技術（例如HSTL、TTL、LVDS、LVPECL、…等）所設計的 •習用差動式驅動器。於另一具體實施例中，一輸出驅動器 306可能僅係兩個反向器電路，例如圖4B的反向器432a至b 〇 於部份具體實施例中，輸出驅動器306可能係習用的差動 式I/O驅動器，而差動式核心邏輯31〇則可接受單端型輸入 或差動輸入。熟習具有本發明優點之技術的人士便會明白 還有許多其它的變化例，而該等變化例均落在本發明的範 嚕之中。 -37- 至此已經揭示本發明的具體實施例。前面關於本發明特 定具體實施例的說明僅供闡述與解釋之用。該等具體實施 例的選擇與說明係為充分解釋本發明的原理及其實際應用 ，從而讓熟習本技術的人士可充分運用本發明。無意包攬 無遺、或將本發明限於所揭示的刻板形式。熟習具有本發 明優點之技術的人士便可對本發明進行各種修改，而不致 脫離本文所述之新穎概念。於其它實例中，並未詳細闡述 或說明眾所熟知的結構與裝置，以避免混淆本發明的態樣 。舉例來說，本發明各具體實施例中均會出現的去耦電容 器（包含板上型去耦電容器、晶片上型去耦電容器、或是板 上型去耦電容器及晶片上型去耦電容器兩者兼具）便未必 予以畫出於每個附圖之中予以闡述。本發明之獨佔權利係 由申請專利範圍來定義’而非僅係前面的闡述部份。 再者整篇說明書中（包含申請專利範圍在内），除非文 中要求，否則「包括」一詞或是其變化詞語應被理解為涵 篕所述的元件或元件群，而非排除任何其它的元件或元件 群。「包含」一詞或是其變化詞語也應被理解為涵蓋所述的 几件或元件群，而非排除任何其它的元件或元件群。不含 一種...構件用以（means for)」以及「一種…步驟用以（step for)j的申請專利範圍應視為不符35 U s c第U2款第6 段中。 【圖式簡單說明】 現在將參考附圖來說明本發明附圖中例示本發明的各 種不範具體實施例。於所有說明中，相同的符號名稱表示 -38- /V.,、 丄JZ48p4 相同的元件。 圖1為一差動式驅動器。 圖2為根據本發明具體實施例以差動式驅動器作為骨幹 的輸出驅動電路。 圖3A至3F為本發明各種具體實施例的範例。 圖4A至4D根據本發明具體實施例之電路的示範設計方 式。 圖5為圖4A至4B之輸出介面設計的模擬結果。 • 圖6為已知時脈驅動電路的電路圖。 圖7為根據本發明具體實施例之時脈驅動電路的電路圖。 圖8為一根據本發明具體實施例的積體電路封裝，其中該 等差動式驅動器中未被使用的輸出係被輕合至共同的接地 平面。 圖9A至9D為根據本發明具體實施例的積體電路。 圖1〇為根據本發明具體實施例所設計的環型振盪電路。 圖11A為根據本發明具體實施例所設計的石英晶體振瘼 Φ電路。 圖11B為根據本發明具體實施例所設計的石英晶體振盪 電路》 圖12至12G為根據本發明具體實施例的差動式標準單元 範例。 圖13A為可使用於根據本發明具體實施例之輸出驅動電 路的另一示範設計中的電壓模式差動式比較器。 圖13B為本技術中已知的比較電路。 -39- 1324854 圖14為可根據本發明具體實施例來設計的高速串列匯流 排系統。 圖15為可根據本發明具體實施例來設計的高速無線通信 系統。 圖16A為根據本發明具體實施例所設計的差動式半加器 電路範例。 圖16B為本技術中已知的半加器電路。 圖17A為根據本發明具體實施例所設計的4對1差動式多 φ 工器電路範例。 圖17B為本技術中已知的4對1多工器電路。 t 圖18為圖12B之差動式NOR閘的電晶體階層設計範例示 意圖。 圖19為圖12A之差動式NAND閘的電晶體階層設計範例 不意圖。 圖20為根據本發明一態樣的ic設計過程範例的流程圖。 圖21為根據本發明具體實施例之3輸入電壓模式差動式 ® NAND單元範例的電晶體階層電路圖。 圖22為根據本發明具體實施例之3輸入電壓模式差動式 NOR單元範例的電晶體階層電路.圖。 圖23為根據本發明具體實施例之2輸入電壓模式差動式 XOR單元範例的電晶體階層電路圖。 圖24為根據本發明具體實施例之2輸入電壓模式差動式 XNOR單元範例的電晶體階層電路圖。 圖25為根據本發明具體實施例的高速電路設計法的流程 1324854 圖。 圖26A為根據本發明具體實施例所設計的除三計數器電 路範例。 圖26B為圖26A之除三計數器電路的真值表。 圖26C為圖26A之除三計數器電路的輸入等式。 圖27為本技術中已知的除三計數器電路。 圖28為根據本發明另一態樣的高速電路設計法的流程圖 圖29為根據本發明另一具體實施例的積體電路。 圖30為根據本發明又一具體實施例的積體電路。 【主要元件符號說明】 10 差動式驅動器 12a 輸入 12b 輸入 14a 輸出 14b 輸出 16 差動式接收器 20a 輸出驅動器 20b 輸出驅動器 20c 可控式輸入及輸出驅動器 20d 可控式輸入及輸出驅動器 21 晶粒 22a 輸入 22b 輸入 -41· 1324854
23a 驅動器 23b 驅動器 24a 輸出 24b 輸出 25 電容器 26 電感器 27 封裝 28 去耦電容器 29 接收器 30 差動式驅動器 31 晶片封裝 32 輸出 34 電容器 34a 電容器 35 晶粒 36a 電感器 36b 電感器 37 電阻器 38 電容器 39 電感器 44a 輸入 44b 輸入 410 第一級 412 反向器 -42- 1324^54
414 傳輸閘 416 靜電放電電路 420 第二級 422a 反向器電路 422b 反向器電路 430 第三級 432a 反向器電路 432b 反向器電路 440 去柄電容 442 電晶體 444 ESD二極體 446 輸出 448 輸出 450 ESD保護電路 60 CMOS時脈驅動積體電路 70 時脈驅動積體電路 72 輸入反向器 73 傳輸閘 74a-74j 輸出驅動器 80 接地平面 82a-82e GND接腳 84 積體電路封裝 90a 積體電路 90b 積體電路 ·43· . i 13248.54 »
90c 積體電路 90d 積體電路 94a 核心邏輯 94b 核心邏輯 94c 核心邏輯 94d 核心邏輯 95 環型振盪器 97 石英晶體振盪器 97A 石英晶體振盪器 99 電容器 101 傳輸閘 103 反向器 130 差動式比較器 130a 比較電路 130b 比較電路 130c 比較電路 140 高速串列匯流排系統 141 主裝置 142 控制器 144 傳輸器 146 接收器 150 高速無線通信裝置 151 主裝置 152 控制器 -44- Ι32Φ854 154 傳輸器 156 接收器 159 天線 160 差動式半加器電路 161 半加電路 170 差動式多工器電路 171 多工器電路 172 差動式NAND單元 173 NAND 閘 174 差動式XOR單元 175 XOR閘 176 差動式NOT單元 177 NOT閘 182 差動式NAND單元 183 NAND 閘 184 差動式NAND單元 185 NAND 閘 186 差動式NOT單元 187 NOT閘 192 NAND 閘 194 NOR閘 260 差動式除三計數器電路 262a 差動式D型正反器單元 262b 差動式D型正反器單元 -45- Ι32Φ8.54 264a 差動式NOR單元 264b 差動式NOR單元 266a 差動式NOT單元 266b 差動式NOT單元 270 除三計數器電路 272a 非差動式D型正反器單元 272b 非差動式D型正反器單元 274a 非差動式NOR單元 274b 非差動式NOR單元 276 差非動式NOT單元 300 積體電路 302 核心邏輯 304 差動式前置驅動器 306 輸出驅動器 308 積體電路 310 差動式核心邏輯 -46-

Claims (1)

1324854 .? •第094】22753號專利_請案 -- 中文申請專利範圍替換本(98年12月)/年月丨曰修」 十、申請專利範菌： I. 一種驅動器，其包括： -第-輸入及-第二輸入，用以接收一差動信號； -被耦合至該第一輸入的第一輸出，用以提供第一信 號成分作為該輸出驅動器的輪出信號；以及 一被耦合至該第二輸入的笫-铪 。 荆八07弟—輸出，用以接收該差動 信號的第二信號成分，而且盆中 _ ，、弟一輸出會被配置成 用以終止該第二信號成分。 2. 如請求項1之驅動器，盆中訪笙a 八ra第一輸出會被配置成透過— 阻抗被耦合至封裝接地。 載阻抗。 4. 如凊求項2之驅動器 5. 如凊求項2之驅動器 6·如請求項2之驅動器 7·如請求項1之驅動器 3. 如请求項2之驅動器，其中該阻抗會匹配該第一輸出之負 其中該阻抗包括一電感器。 其中該阻抗包括一電阻器。 其中該阻抗包括一電容器。 其中該第二輸出會被配置成透過— 阻抗被耦合至一電壓源。 月求項7之驅動器，其中該阻抗會匹配該 載阻抗》 询之負 10·如請求項7之驅動器 11·如明求項7之驅動器 12.如請求項1之驅動器 如月求項7之驅動器，其中該阻抗包括一電感器。 其中該阻抗包括一電阻器。 其中該阻抗包括一電容器。 其進一步包括一轉換電路，該電路 102803-981231.doc 1324854 會被耦合用以接收一單端型信號並且被配置成用以將一 單端型信號轉換成該差動信號。 13. 如請求項12之驅動器，其中該轉換電路包括： 一反向器電路’其會被配置成用以接收該單端型信號 並且提供一經反向之輸入信號；以及 一 RC延遲電路’其會被配置成用以接收該單端型信號 並且提供一經延遲之輸入信號，其中該RC延遲電路之Rc 特徵值通常會匹配該反向器電路之RC特徵值。 14. 如請求項12之驅動器，其中該轉換電路包括： 一反向器電路，其會被配置成用以接收該單端型信號 並且提供一經反向之輸入信號；以及 一傳輸閘’其會被配置成用以接收該單端型信號並且 提供一經延遲之輸入信號。 15. 如睛求項14之驅動器，其進一步包括一被麵合至該傳輸 閘之靜電放電保護電路。 16. 如請求項15之驅動器，其中該靜電放電保護電路包括一 五伏I/O容限之靜電放電保護電路。 17. 如請求項12之驅動器，其中該第一輸入包括一第一反向 器電路。 18. 如請求項17之驅動器，其中該第二輸入包括一第二反向 器電路。 · 19. 如請求項1之驅動器，其進一步包括： 一轉換器電路，其會被耦合用以接收一單端型信號並 且被配置成用以將一單端型信號轉換成一第一差動信號 102803-981231.doc -2 - 1324854 ;以及 複數個電路’該等電路會被叙入田、，* s散祸分用以處理該第一差動 信號’以便產生該差動信號。 20. 如請求項1之驅動器，苴中 _ ，、甲第一輸出會被耦合至一電容 〇〇而且其中該電容器係位於一積體電路封裝内。 21. 如請求項2〇之驅動器，i中兮 ，、甲D玄驅動态與該電容器均位於 相同之晶粒之上。 22. 如請求们之驅動器，其中該驅動器會被耦合至一晶片電 垄及BB片接地’而且其中該晶片電壓及該晶片接地會 被去輕。 23. —種積體電路，其包括： 用於實施邏輯功能之複數個電路；以及 被輕合至該等電路之複數個驅動器， 其中，該等驅動器中至少一者包括—第一輪出與一第 二輪出用於提供一差動信號， 其中該第一輪出會被耦合用以將該差動信號之第一成 分提供給該積體電路中被設計用來交換信號之接腳，以及 其中該第二輸出會被耦合用以將該差動信號之第二成 分提供給該積體電路中並非被設計用來交換信號之一或 多根接腳。 24_如請求項23之積體電路，其中該等第二輸出會彼此耦合 〇 25.如請求項23之積體電路，其中該等第二輸出會被耦合至 該積體電路中被設計用來耦合至系統接地之—或多根接 102803-981231.doc 腳。 括H人及-第二輸人用以從該等電路中接收該差 動信號。 26. 如請求項25之積體電路， s亥積體電路之封裝接地平 27. 如請求項23之積體電路， 其中該等第二輸出會被耦合至 面。 其中該等一或多個驅動器各包 28·如請求項23之積體電路，其中該等一或多個驅動器各包 括一轉換電路，其會被耦合用以從該等電路中接收一單 端型信號並且用以將該單端型信號轉換成該差動信號。 29.如明求項23之積體電路，其中該等驅動器中至少一部份 驅動器之電源係由相同之晶片電I及相同之晶片接地來 提供。 30. 如请求項23之積體電路，其中該等驅動器中至少一部份 驅動器之電源係由不同之晶片接地及不同之晶片電壓來 提供。 31. 如請求項23之積體電路，其中該等驅動器中至少一部份 驅動器之電源係由相同之晶片接地來提供，但卻會被耦 合至不同之晶片電壓。 32. 如請求項23之積體電路，其中該等驅動器中至少一部份 驅動器之電源係由相同之晶片電壓來提供，但卻會被搞 合至不同之晶片接地。 33. 如請求項29之積體電路，其進一步包括一去耦電容器， 其會被耦合至相同之晶片電壓及相同之晶片接地。 34·如請求項30之積體電路，其進一步包括： 102803-981231.doc -4- 1324854 一第一去輕電容器，其會被耦合至一第一晶片接地及 一第一晶片電壓；以及 一第二去耗電容器，其會被耦合至一第二晶片接地及 —第二晶片電壤。 35. 如請求項31之積體電路，其進一步包括： 一第一去麵電容器，其會被耗合至該晶片接地及一第 一晶片電壓；以及 一第二去耦電容器，其會被耦合至該晶片接地及一第 一晶片電壓。 36. 如請求項32之積體電路，其進一步包括： 一第一去耦電容器，其會被耦合至該晶片電壓及一第 一晶片接地；以及 —第二去耦電容器’其會被耦合至該晶片電壓及一第 —晶片接地。 37. 如請求項23之積體電路，其中該等電路會被耦合以便由 相同之晶片電壓及相同之晶片接地來提供電源。 38. 如請求項23之積體電路，其中該等電路會被耦合以便由 不同之晶片電壓及不同之晶片接地來提供電源。 39. 如請求項23之積體電路，其中該等電路會被麵合以便由 相同之晶片接地但是不同之晶片電壓來提供電原。 4〇.如請求項23之積體電路，其中該等電路會被輕合。以便由 相同之晶片電壓但是不同之晶片接地來提供電源。 41,如請求項23之積體電略，其進一 云辑電容哭， 其會被柄合至-晶片電壓及一晶片接地，其中該晶片電 102803-981231.doc 1324854 42. 43. 44. 45. 46. 47. 48. 49. 50. 51. 52. 壓與該晶片接地均會被耦合用以提供電源給該等電路。 如請求項之積體電路，其中該去輕電容器係位於和該 等電路及該等複數個驅動器相同之晶粒上。 如請求項歡㈣電路，其巾該等電路及料複數個驅 動器均位於-晶粒上，且其中該聽電容器係位於該晶 粒外面。 如請求項41之積體電路，其 被配置成用以處理差動信號 如請求項44之積體電路，其 括一或多個差動式標準單元 配置成用以處理差動信號。 如請求項45之積體電路，i a % 一差動式NAND閘。 如請求項45之積體電路，i 一差動式NOR閘。 如請求項45之積體電路 一差動式XOR閘。 如請求項45之積體電路 一差動式XNOR閘。 如請求項45之積體電路，里 一差動式NOT閘。 中該等電路中至少—部份係 中該等電路中至少—部份包 ，每個差動式標準單元均被 中該等差動式標準單元包括 中該等差動式標準單元包括 其中該等差動式標準單元包括 其中該等差動式標準單元包括 中該等差動式標準單元包括 如請求項45之積體電路，其中該等差動式標準單元包括 一差動式鎖存器》 如請求項45之積體電路，其中該等心式標準單元包括 102803-98l231.doc -6- 一差動式D型正反器。 53·如請求項45之積體電路’其中該等差動式標準單元包括 —差動式比較器。 54. 如請求項41之積體電路，其中該等電路中至少一部份係 破配置成用以處理單端型信號。 ’、 55. t請求項54之積體電路，^該等電路中至少-部份係 被配置成用以處理差動信號。 ’、 56. 種设计咼速電路之方法其包括： 電=7電路之邏輯階層電路圖轉換成第—電晶體階層 第階層電路围與互補於該第-電路之 示一电路之第二電晶艚 處該第1… 圖，其中於電晶體階層 處第-電路之郎點數與該第一電路相同 將該結合後之電晶體階層電路 = 邏輯階層電路w。 ㈣換成-差動式電路 57·如：求項％之方法’其中該第一電 二電路中均且右 | & π调即點在該第 一有—對應之互補節點。 如《月求項57之方法，其中該第一 … 間約等同於哕第—+々+ 電路中某郎點之轉換時 '第一-电路t對應互補節 -如請求項57之方法，其t該第—電;轉換時間。 長度約等同於電路中兩卽點間之線路 。 電路令兩個對應節點間之線路長度 60.如請求項57之方法，其中該 大小约等同於嗲 “電路中某節點處之電流 门於邊第二電路中對應節點處之電流大小。 102803-98J231.doc 61.如請求項56之方法， 路。
電路包括一數位邏輯電 62.如請求項56之方法 Μ.如請求項56之方法 路。 其中該第-電路包括-類比電路。 其中該第-電路包括一混合信號電 64· ~種積體電路，其包括 一去耦電容器； 一具有複數個節點之第— 、 節點之第二電路，1巾 ，以及一具有同樣數量 該第-電路L 電路之每個節點均互補於 路反相之雜1 ’“卩’點，用以產生完全和該第-電 雜讯，經由該去耦電容器 之雜訊消除。 之雜訊和反相 65·如請求項64之積體電路，其中該 換時間約等同於該第二電路中；庫中某節點之轉 。 …互補郎點之轉換時間 電路中兩節點間之 對應節點間之線路 66·如請求項64之積體電路，其中該苐一 線路長度約等同於該第二電路中兩個 長度。 67. 如請求項64之積體電路 電流大小約等同於該第 "中5亥第—電路 电俗甲杲即點處之 節點處之電流大小 電路中對應 68·如請求項64之積體電路，當盆 計時，該第-電路具有第一。和用該第二電路來設 中利用該第二電路來設計時，^作時脈速度，而當其 該第一電路具有第二最大 102803-98I23I.doc 操作時脈速度，而其中該第二最大操作時脈速度高於該 第一最大操作時脈速度。 69.如請求項64之積體電路，其中該第一電路包括一數位邏 輯電路。 7〇·如明求項64之積體電路，其中該第一電路包括一類比雷 路。 ^如研求項64之積體電路，其中該第一電路包括一混合信 號電路。 如吻求項64之積體電路，其進一步包括一去耗電容器， 其會被輕合至該積體電路之電源供應接腳及接地接腳。 73.如請求項64之積體電路，其中該等第一與第二電路包括 動式别置驅動電路，其中該差動式前置驅動電路包 括複數個電壓模式差動式邏輯閘。 .如咕求項64之積體電路，其進一步包括一輸出驅動 器用以從該等第一與第二電路中接收複數個互補 信號。 月长項74之積體電路，其中該輸出驅動器包括— Hs几輸出驅動n、— TTL輸出驅動$、_ 出驅動器、-LVPECL輸出驅動器、或是—對反^ 器。 76· 一種設計差動式高速電路之方法，其包括： 提供-個第-狀態機，其包括至少一個非差動式單元； 利用一等效差動式單元來取代該至少一個非差動式單 兀，用以產生一個第二狀態機； "早 102803-981231.doc 建構該第二狀態機電路之真值表；以及 §真值表來推導該第二狀態機電路之狀態輸入等 式。 77·如請求項76之方法，盆由兮结 去其中该第二狀態機之狀態數多過該 第—狀態機。 月求項77之方法’其中該等效差動式單元所含之節點 數至少為非差動式單元之兩倍。 79·如凊求項78之方法，装中贫蓋 一、 其中該差動式單元之節點中至少有 80. 半互補於該等節點中之至少另—半。 種被設計在半導體中之高速積體電路，其包括： 一去耦電容器； 第-複數個邏輯電路’其中會傳送第—電子信號；以及 2 一複數個邏輯電路’它們會肋合至該等第-複數 個邏輯電路，用僂 用以傳运第—電子信號，其中該第一電 §號互補於該第二電子信號，用以產生完全和該第—複 反相之雜訊，經由該去耦電容器將正相之 雜讯和反相之雜訊消除。 81·如請求項80之積體電路，其進一步包括： 作頻^介面’其會被配置成用以支援至少職之輸出操 I/請求項81之積體電路，其中該等第_與第二複數個 城輯電路包括電壓模式CM〇s電路。 83=請求項81之積體電路，其中該1/〇介面支援至少2伏之 輸出電壓。 102803-98123 l.do« 84 85. 86. 87. 88. 89. 90. 91. 92. 如請求項80之積體電路，其中該等第一複數個邏輯電路 中每一者以及該等第二複數個邏輯電路中每一者约勺括 一 CMOS電路。 如請求項80之積體電路，其中該等第一複數個邏輯電路 中每一者以及該等第二複數個邏輯電路中每一者均操作 在電壓模式之中。 ' 如請求項85之積體電路，其中該等第一複數個邏輯電路 以及該等第二複數個邏輯電路會共享一共同接地。 如請求項85之積體電路，其中該等第二複數個邏輯電路 中每一者均被配置成用以互補該等第一複數個邏輯電路 中之一對應邏輯電路。 如請求項87之積體電路，其中該等第一複數個邏輯電路 中每一者以及該等第二複數個邏輯電路中每一者包括複 數個CMOS電晶體。 如請求項85之積體電路，其中該等第二複數個邏輯電路 會被調適成用以最小化該等第一複數個邏輯電路中之雜 訊。 如請求項80之積體電路’其中該等第一與第二複數個邏 輯電路會共同構成複數個差動式邏輯單元。 如請求項85之積體電路，其中該等篦__ 守弟一複數個邏輯電路 會被配置成用以抑制該第一電子信號中之雜訊。 如請求項80之積體電路，其中該蓉笛 ..^ ± ，、τ為寻第一複數個邏輯電路 之輸出電壓之峰值至峰值笳圖介於s^ m犯固）丨於至少約0·8伏至約2V 之間。 102803-98l23l.doc •11- 93. 如請求項80之積體電路，其中該等第一複數個邏輯電路 之輸出電壓至少2V。 94. 如請求項80之積體電路，其十該等第一複數個邏輯電路 能夠產生之輸出電壓範圍至少IV。 95. 如請求項80之積體電路，其中第—與第二複數個邏輯電 路會被配置成一 TTL電路。 96. 如請求項80之積體電路，其中該等第一與第二複數個邏 輯電路會被配置成一HSTL電路》 97. 如請求項80之積體電路，其中該等第一與第二複數個邏 輯電路會被配置成一 TTL CMOS電路，其會支援至少 300MHz之操作頻率。 98. 如请求項88之積體電路，其中該等CM〇s電晶體中每一者 均會被配置成不含電流源。 99. 如请求項80之積體電路，其中該積體電路接收一第一電 子信號以及輸出一第二電子信號。 100. 如請求項99之積體電路，其進一步包括： 將一第三電子信號從該積體電路中傳送至一未被使用 之輸出中。 101. 如請求項80之積體電路，其中該等第一複數個邏輯電路 及該等第二複數個邏輯電路包括一差動式前置驅動電路 ’其中該差動式前置驅動電路包括複數個電塵模式差動 式邏輯閘。 102•如印求項80之積體電路’其進一步包括一輸出驅動 器’用以從該等第—複數個邏輯電路及該等第二複 102803-981231.doc -12- 1324854 數個邏輯電路中接收第一電子信號及第二電子信號 〇 103.如請求項102之積體電路，其中該輸出驅動器包括 一 HSTL輸出驅動器、一 TTL輸出驅動器、一 LVDS 輸出驅動器、一 LVPECL輸出驅動器、或是一對反 向器。 1〇4. —種半導體積體電路，其包括： 一核心邏輯電路；以及 一驅動電路，其會被耦合至該核心邏輯電路，其中該 驅動電路包括TTL CMOS電路以支援至少500MHz之輸出 操作頻率。 105. 如請求項104之半導體積體電路，其中該驅動電路包括至 少一差動式NAND單元。 106. 如請求項104之半導體積體電路，其中該驅動電路會被配 置成用以支援至少2V之輸出電壓。 107. 如請求項104之半導體積體電路，其中該驅動電路支援至 少800MHz之輸出操作頻率。 108. 如請求項107之半導體積體電路，其中該驅動電路包括一 差動式NAND單元。 109. 如請求項108之半導體積體電路，其中該驅動電路進一步 包括一差動式NOR單元。 110. 如請求項107之半導體積體電路，其中該驅動電路包括一 NAND閘及一 NOR閘，其中該NAND單元會輸出一第一電 子信號而該NOR閘會被調適成用以輸出一互補於該第一 102803-981231.doc -13 - 1324854 電子信號之第二電子信號。 111. 如請求項1〇4之半導體積體電路，其尹該驅動電路包括複 數個電壓模式邏輯閘。 112. 如請求項1〇4之半導體積體電路，其中該半導體積體電路 係利用0.35μιη CMOS技術來製造。 113. —種半導體積體電路，其包括： 一核心邏輯電路；以及 一驅動電路，其會被耦合至該核心邏輯電路，其中該 驅動電路包括複數個互補邏輯閘，該驅動電路會被進一 步配置成用以支援至少700MHz之輸出操作頻率以及至 少2V之峰值至峰值輸出電壓。 114. 如請求項113之半導體積體電路，其中該驅動電路進一步 包括一未被使用之輸出。 115. 如請求項11 3之半導體積體電路，其中該等互補邏輯閘中 每一者均包括複數個電晶體，其中該等電晶體中每一者 均被配置成不含電流源。 116. 如請求項^ 4之半導體積體電路’其中該驅動電路包括至 少一差動式NAND單元。 117·如請求項u 6之半導體積體電路，其中該驅動電路會被配 置成用以支援至少2V之峰值至峰值輸出電壓。 118. 如請求項115之半導體積體電路，其中該驅動電路具有至 少1 GHz之輸出操作頻率。 119. 一種積體電路，其包括： 複數個互補邏輯閘’其中該等邏輯閘中每一者均包括 102803-981231.doc 1324854 複數個電晶體，該等複數個電晶體争每一者均被配置成 不含電流源。 120. 如請求項11 9之積體電路，其中該等複數個互補邏輯閘均 會配置成用以支援至少2伏之峰值至峰值輸出電塵以及 至少600MHz之輸出操作頻率。 121. 如請求項H9之積體電路，其中該等複數個邏輯閘包括 CMOS TTL電路。 122. 如請求項120之積體電路，其係利用〇 3 μ〇ι或更大之半導 體製作技術來製作。 123. 如請求们19之積體電路，其中該積體電路接收一第一電 子信號以及輸出一第二電子信號。 124. 如請求項123之積體電路，其進一步包括： 將-第三電子信號從該積體電路中傳送至一未被使用 之輸出t。
輯間至少部份包括一差動式前置驅動電路，… =二前置驅動電路包括複數個電壓模式差動式 邏輯閘。 包括一輸出驅 中接收複數個 126·如請求項119之積體電路，其進—步 動器，用以從該等複數個互補邏輯閘 互補信號。 i27.如請求項126之積體電路，其 括一 HSTT給山 、〒该輸出驅動器包 TL輸出驅動器、一 认 L輸出驅動器、一 輸出驅動器、-LVPECL輪出驅動器、或是一對反 102803-98I231.doc •】5- 1324854 向器。 128· ~~種設計一積體電路之方法，其包括： 互連複數個電壓源模式差動式單元，用以構成一積體 電路圖案。 129.如請求項128之方法，其進一步包括： 依據該積體電路圖案於一半導體晶圓上製作該積體電 路。 130. 如請求項128之方法，其中該積體電路包括一"ο介面以 支援至少1 GHz之輸出頻率。 131. 如請求項no之方法，其中該1/〇介面支援至少2伏之輪出 電壓。 132.如請求項129之方法，其中該製作步驟進一步包括利 0.3 5 μιη CMOS技術來製作該積體電路。 133_如請求項129之方法，其中該製作步驟進—步 、 车 導體晶圓上設計複數個電晶體，其中該等電晶繼 ^ 者均被配置成不含電流源。 每一 134. —種經由一積體電路來傳送電子信號之方 其包括· 經由該積體電路中之第一組電晶體來導弓丨— · 信號；以及 —第〜邏輯 導弓卜 可抑制 第二邏輯 1亥第一高 經由該積體電路中之第二組電晶體來 信號，其中該第二組電晶體會被配置成 頻邏輯信號中之雜訊。 135·如請求項134之方法，其中該等第一組與第 每一者均會被配置成不含電流源。 乡且*^ 晶體中 102803-981231.doc -16· 1324854 136. 如請求項134之方法，其進一步包括： 進一步將該第二邏輯信號導引至一未被使用之輸出中 〇 137. 如請求項134之方法，其進一步包括： 依據該第一邏輯信號來產生一第一輸出邏輯信號，其 中該第一輸出邏輯信號具有至少500MHz之頻率。 138. 如„月求項137之方法，其中該第—輸出邏輯信號具有至少 2伏之範圍。 139. 如請求項135之方法，其進一步包括： 依據該第—邏輯信號來產生-第-輸出邏輯信號，其 中該第一輸出邏輯信號具有至少1GHz之頻率。 、 140. 如請求項139之方法，其進一步包括： 依據該第二邏輯信號來產生一第二輸出邏輯信 且將該第二輸出邏輯信號導引至一未被使用之輪γ ’、 141. 如清求項139之方法，#中該積體電路包括 NAND閘。 差動式 其中該積體電路進一步包括—差動 142·如請求項14 1之方法 式XOR閘。 其中該第一輸出邏輯信號具有至 少 143. 如請求項139之方法 1伏之電壓範圍。 其中該等第-組與第二組電晶體中 144. 如請求項134之方法 每一者均會包括電壓模式CMOS電晶體 102803-981231.doc -17·
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683833B2 (ja) * 2003-10-31 2011-05-18 株式会社半導体エネルギー研究所 機能回路及びその設計方法
US7102380B2 (en) 2004-07-07 2006-09-05 Kao Richard F C High speed integrated circuit
US7224180B2 (en) * 2004-11-18 2007-05-29 Seiko Epson Corporation Methods and systems for rise-time improvements in differential signal outputs
US7522670B2 (en) * 2005-02-03 2009-04-21 International Business Machines Corporation Digital transmission circuit and method providing selectable power consumption via single-ended or differential operation
US7365570B2 (en) * 2005-05-25 2008-04-29 Micron Technology, Inc. Pseudo-differential output driver with high immunity to noise and jitter
JP4241772B2 (ja) * 2005-07-20 2009-03-18 キヤノン株式会社 プリント回路板および差動信号伝送構造
US7953162B2 (en) * 2006-11-17 2011-05-31 Intersil Americas Inc. Use of differential pair as single-ended data paths to transport low speed data
DE102006058889B3 (de) * 2006-12-04 2008-05-21 Atmel Germany Gmbh Verfahren zur Flankenformung von Signalen und Sender-/Empfänger-Baustein für ein Bussystem
JP4946497B2 (ja) * 2007-02-20 2012-06-06 富士通株式会社 設計装置、設計方法及びプログラム
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US7733118B2 (en) * 2008-03-06 2010-06-08 Micron Technology, Inc. Devices and methods for driving a signal off an integrated circuit
EP2237419B1 (en) * 2009-03-31 2015-06-10 EqcoLogic N.V. Transceiver for single ended communication with low EMI
US8295056B2 (en) * 2009-07-22 2012-10-23 International Business Machines Corporation Silicon carrier structure and method of forming same
US8295336B2 (en) * 2010-03-16 2012-10-23 Micrel Inc. High bandwidth programmable transmission line pre-emphasis method and circuit
US8379702B2 (en) * 2010-03-16 2013-02-19 Micrel, Inc. High bandwidth programmable transmission line pre-emphasis method and circuit
US8379701B2 (en) * 2010-03-16 2013-02-19 Micrel, Inc. High bandwidth dual programmable transmission line pre-emphasis method and circuit
US9106329B2 (en) 2011-01-31 2015-08-11 Mediatek Inc. Apparatus for communicating another device
JP2013074560A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 論理回路及びデータ処理システム
CN104115086B (zh) * 2011-12-22 2017-11-07 英特尔公司 用于封装件上输入/输出架构的非线性端接
JP5910081B2 (ja) * 2011-12-28 2016-04-27 富士通株式会社 エンファシス回路
US9013425B2 (en) * 2012-02-23 2015-04-21 Cypress Semiconductor Corporation Method and apparatus for data transmission via capacitance sensing device
WO2014056201A1 (en) 2012-10-12 2014-04-17 Mediatek Inc. Layout module for printed circuit board
CN102983811B (zh) * 2012-11-23 2016-04-27 无锡中感微电子股份有限公司 一种振荡器电路
US8813016B1 (en) * 2013-01-28 2014-08-19 Taiwan Semiconductor Manufacturing Company Limited Multiple via connections using connectivity rings
US20140362482A1 (en) * 2013-06-06 2014-12-11 Media Tek Inc. Electrostatic discharge structure for enhancing robustness of charge device model and chip with the same
KR101414447B1 (ko) * 2013-07-02 2014-07-08 옵티시스 주식회사 이중 모드 디스플레이-포트 커넥터
WO2015118908A1 (ja) * 2014-02-05 2015-08-13 ソニー株式会社 送信装置、受信装置、通信処理方法およびケーブル
JP2016018628A (ja) * 2014-07-07 2016-02-01 住友電気工業株式会社 信号伝送用ケーブル
CN104135269A (zh) * 2014-07-16 2014-11-05 北京无线电测量研究所 一种高速时钟信号传输系统及方法
JP2016066946A (ja) * 2014-09-25 2016-04-28 住友電気工業株式会社 信号伝送用ケーブル
US10679120B2 (en) * 2014-11-10 2020-06-09 International Business Machines Corporation Power driven synaptic network synthesis
US9490775B2 (en) * 2014-12-19 2016-11-08 International Business Machines Corporation Implementing adaptive control for optimization of pulsed resonant drivers
EP3095703B1 (en) * 2015-05-11 2019-07-03 United Technologies Corporation Environmental cooling systems for aircraft
JP2017011613A (ja) * 2015-06-25 2017-01-12 株式会社オートネットワーク技術研究所 ケーブル装置及び通信システム
US10298010B2 (en) * 2016-03-31 2019-05-21 Qualcomm Incorporated Electrostatic discharge (ESD) isolated input/output (I/O) circuits
WO2018144866A1 (en) * 2017-02-03 2018-08-09 President And Fellows Of Harvard College Highly integrated high voltage actuator driver
CN110932714B (zh) * 2019-12-18 2023-05-16 吉林大学 一种基于sublvds的传输接口电路

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4575648A (en) * 1983-12-23 1986-03-11 At&T Bell Laboratories Complementary field effect transistor EXCLUSIVE OR logic gates
US4782300A (en) * 1986-03-03 1988-11-01 International Business Machines Corporation Differential transceiver with line integrity detection
JP3031419B2 (ja) * 1990-06-13 2000-04-10 三菱電機株式会社 半導体集積回路
US5121080A (en) * 1990-12-21 1992-06-09 Crystal Semiconductor Corporation Amplifier with controlled output impedance
US5315175A (en) * 1993-03-18 1994-05-24 Northern Telecom Limited Quasi-differential bus
US5382838A (en) * 1993-03-18 1995-01-17 Northern Telecom Limited Digital driver with class AB output stage
US5687330A (en) * 1993-06-18 1997-11-11 Digital Equipment Corporation Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver
US5479124A (en) * 1993-08-20 1995-12-26 Nexgen Microsystems Slew rate controller for high speed bus
US5541957A (en) * 1994-06-15 1996-07-30 National Semiconductor Corporation Apparatus for transmitting and/or receiving data at different data transfer rates especially in applications such as dual-rate ethernet local-area networks
JPH0818437A (ja) * 1994-01-25 1996-01-19 Texas Instr Inc <Ti> 立ち上り時間及び立ち下がり時間を一致させた論理ゲート及びその構築方法
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5714904A (en) * 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
US5585763A (en) * 1995-03-30 1996-12-17 Crystal Semiconductor Corporation Controlled impedance amplifier
US6060905A (en) * 1996-02-07 2000-05-09 International Business Machines Corporation Variable voltage, variable impedance CMOS off-chip driver and receiver interface and circuits
US5838723A (en) * 1996-03-28 1998-11-17 Micro Linear Corporation Dual 10BASE-T and 100BASE-TX transmission termination circuit
US5963047A (en) * 1996-07-23 1999-10-05 Pericom Semiconductor Corp. Noise supression using neighbor-sensing for a CMOS output buffer with a large DC current sink
KR100254317B1 (ko) * 1997-04-30 2000-09-01 윤종용 동작주기적응형데이터출력버퍼
US6275059B1 (en) * 1997-04-04 2001-08-14 University Of Florida Method for testing and diagnosing MOS transistors
US5949253A (en) * 1997-04-18 1999-09-07 Adaptec, Inc. Low voltage differential driver with multiple drive strengths
US6070211A (en) * 1997-06-11 2000-05-30 International Business Machines Corporation Driver/receiver circuitry for enhanced PCI bus with differential signaling
US6459323B2 (en) * 1997-08-14 2002-10-01 Dolphin Interconnect Solutions As Interface isolator and method for communication of differential digital signals
US6163579A (en) * 1998-03-04 2000-12-19 Analog Devices, Inc. Broadband modem transformer hybird
AU2681799A (en) * 1998-04-17 1999-11-08 Conexant Systems, Inc. Low cost line-based video compression of digital video stream data
DE19821458C1 (de) * 1998-05-13 1999-11-18 Siemens Ag Schaltungsanordnung zur Erzeugung komplementärer Signale
US6448812B1 (en) * 1998-06-11 2002-09-10 Infineon Technologies North America Corp. Pull up/pull down logic for holding a defined value during power down mode
US6433579B1 (en) * 1998-07-02 2002-08-13 Altera Corporation Programmable logic integrated circuit devices with differential signaling capabilities
US6128858A (en) * 1998-07-06 2000-10-10 Truth Hardware Corporation Window operator with locking worm drive system
US6721379B1 (en) * 1998-09-25 2004-04-13 International Business Machines Corporation DAC/Driver waveform generator with phase lock rise time control
US6100717A (en) * 1998-10-16 2000-08-08 Motorola Inc. Line driver circuit with reduced power consumption
US6678721B1 (en) * 1998-11-18 2004-01-13 Globespanvirata, Inc. System and method for establishing a point-to-multipoint DSL network
US6252419B1 (en) * 1999-01-08 2001-06-26 Altera Corporation LVDS interface incorporating phase-locked loop circuitry for use in programmable logic device
US6218858B1 (en) * 1999-01-27 2001-04-17 Xilinx, Inc. Programmable input/output circuit for FPGA for use in TTL, GTL, GTLP, LVPECL and LVDS circuits
US6211719B1 (en) * 1999-04-19 2001-04-03 Globespan Semiconductor Inc. Power control circuit for a line driver
CN1173405C (zh) * 1999-05-06 2004-10-27 松下电器产业株式会社 互补型金属氧化物半导体的半导体集成电路
EP1073232A1 (fr) * 1999-07-27 2001-01-31 Koninklijke Philips Electronics N.V. Interface bidirectionelle
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US6218872B1 (en) * 1999-12-23 2001-04-17 Orckit Communications Ltd. Line driver with output impedance synthesis
US6373277B1 (en) * 2001-02-22 2002-04-16 Sigmatel, Inc Line driver having variable impedance termination
US6624670B2 (en) * 2001-03-21 2003-09-23 Texas Instruments Incorporated High speed voltage mode differential digital output driver with edge-emphasis and pre-equalization
US6724219B1 (en) * 2001-06-15 2004-04-20 Lsi Logic Corporation Amplifier and line driver for broadband communications
JP4627928B2 (ja) * 2001-06-28 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US6552582B1 (en) * 2001-09-27 2003-04-22 Applied Micro Circuits Corporation Source follower for low voltage differential signaling
US6744276B1 (en) * 2002-01-31 2004-06-01 Grass Valley (Us), Inc. Serial digital audio data port with multiple functional configurations
US6683472B2 (en) * 2002-02-19 2004-01-27 Rambus Inc. Method and apparatus for selectably providing single-ended and differential signaling with controllable impedance and transition time
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
ITRM20030085A1 (it) * 2003-02-27 2004-08-28 Micron Technology Inc Buffer di uscita ad impedenza variabile.
US6815980B2 (en) * 2003-02-27 2004-11-09 International Business Machines Corporation Termination circuit for a differential transmission line
US6856178B1 (en) * 2003-07-31 2005-02-15 Silicon Bridge, Inc. Multi-function input/output driver
US6828833B1 (en) * 2003-09-15 2004-12-07 Phaselink Corporation Clipped complementary metal-oxide semiconductor
US7102380B2 (en) 2004-07-07 2006-09-05 Kao Richard F C High speed integrated circuit
US7208984B1 (en) * 2004-07-15 2007-04-24 Linear Technology Corporation CMOS driver with minimum shoot-through current

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