CN111682868B - 集成电路 - Google Patents

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Abstract

本发明提供一种集成电路，接收第一控制信号以及第二控制信号，包括引脚以及驱动单元。驱动单元耦接于该引脚，包括耦接于电源供应端的上拉晶体管、耦接于该上拉晶体管与该引脚之间的第一电阻、耦接于接地端的下拉晶体管、耦接于该下拉晶体管与该引脚之间的第二电阻、耦接于该引脚与该电源供应端之间的第一晶体管和耦接于该引脚与该接地端之间的第二晶体管。该上拉晶体管与该第一晶体管由该第一控制信号控制。该下拉晶体管与该第二晶体管由该第二控制信号控制。

Description

集成电路
技术领域
本发明涉及一种集成电路，且特别涉及一种集成电路的驱动单元。
背景技术
由于市场对电子系统运行速度的要求日益加深，使得电路与电路之间数据传输的速率也跟着提高。现今，电子装置具有更高的效率以及更小的体积。因此，印刷电路板(printed circuit board，PCB)的尺寸与黏着(mount)于印刷电路板上的芯片(chip)/集成电路会持续地进行微型化，而印刷电路板上电子信号的频率将会增加。例如，在双倍数据率(DDR)组件中，频率信号的上升沿以及下降沿都是读取操作以及写入操作的触发点。
由于印刷电路板技术的不断进步，由其制造的电子装置可更快速地运作以及可被更密集地设计，然而对于电子装置，电磁干扰(electromagnetic interference，EMI)问题日益增多。举例而言，在电子装置中，当内存被其控制器存取时，在内存及其控制器之间的信号路径上，具有高数据速率(data rate)的内存会诱发反射效应(reflection effect)。
因此，需要一种集成电路的驱动单元，能使印刷电路板上集成电路与互连(interconnect)线路的阻抗匹配，以降低反射效应。
发明内容
本发明提供一种集成电路。该集成电路接收第一控制信号以及第二控制信号，包括引脚以及驱动单元。该驱动单元耦接于该引脚，包括耦接于电源供应端的上拉晶体管、耦接于该上拉晶体管与该引脚之间的第一电阻、耦接于接地端的下拉晶体管、耦接于该下拉晶体管与该引脚之间的二电阻、耦接于该引脚与该电源供应端之间的第一晶体管和耦接于该引脚与该接地端之间的第二晶体管。该上拉晶体管以及第一晶体管是由该第一控制信号所控制，而该下拉晶体管以及第二晶体管是由该第二控制信号所控制。
再者，本发明提供一种集成电路。该集成电路包括多个引脚以及耦接于该等引脚的输出电路。该输出电路包括多个驱动单元。每一该驱动单元是耦接于所对应的引脚，并包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管。该第一晶体管耦接于电源供应端以及所对应的该引脚之间。该第二晶体管耦接于接地端以及所对应的该引脚之间。该第三晶体管耦接于该接地端以及所对应的该引脚之间。该第四晶体管耦接于该电源供应端以及所对应的该引脚之间。在每一该驱动单元中，当该第一晶体管导通时，该第三晶体管与该第二晶体管关断而该第四晶体管导通。当该第二晶体管导通时，该第四晶体管与该第一晶体管关断而该第三晶体管导通。
附图说明
图1为本发明一实施例所述的电子装置10的示意图；
图2为本发明一实施例所述的驱动单元140的示意图；以及
图3为本发明一实施例所述的驱动单元的输出阻抗Rout与输出信号OUT的关系图。
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
图1为本发明一实施例所述的电子装置10的示意图。如图1所示，电子装置10包括第一集成电路(或芯片)100、第二集成电路(或芯片)200以及印刷电路板400，其中第一集成电路100和第二集成电路200是安装(例如黏着)在印刷电路板400上。在电子装置10中，第一集成电路100可通过印刷电路板400的总线300与第二集成电路200进行通信。例如，第二集成电路200为内存(例如SRAM、DRAM等)，而第一集成电路100为可对第二集成电路200进行存取的控制器。总线300是由多个导轨(或线)310_0～310_n所形成，n为整数。
第一集成电路100包括控制器110、输出电路120以及多个引脚150_0至150_n。为了省略说明，第一集成电路100的其他电路将不描述于此。输出电路120包括控制电路130以及多个驱动单元140_0～140_n。控制器110提供欲被传输至第二集成电路200的数据Dout和输出配置信息INFO至输出电路120。接着，控制电路130根据数据Dout和输出配置信息INFO而提供多个第一控制信号Ctrl_PU_0～Ctrl_PU_n以及多个第二控制信号Ctrl_PD_0～Ctrl_PD_n至驱动单元140_0～140_n，以便传送数据Dout至第二集成电路200。
在一些实施例中，控制电路130是实施于控制器110中，而第一控制信号Ctrl_PU_0～Ctrl_PU_n以及第二控制信号Ctrl_PD_0～Ctrl_PD_n是由控制器110所提供。在一些实施例中，数据Dout和输出配置信息INFO是从第一集成电路100内部的其他电路(未显示)，例如内存、处理器或其他功能电路，或者从外部的装置所得到。在一些实施例中，输出配置信息INFO指示数据Dout的位数。输出电路120包括多个驱动单元140_0～140_n。
在第一集成电路100中，每一驱动单元140_0～140_n的输出端耦接于第一集成电路100中所对应的引脚150_0～150_n。例如，驱动单元140_0的输出端耦接于第一集成电路100的引脚150_0、驱动单元140_1的输出端耦接于第一集成电路100的引脚150_1，以此类推。在输出电路120中，每一驱动单元140_0～140_n具有相同的电路和结构。
在电子装置10中，第二集成电路200包括输入电路210和多个引脚230_0～230_n，而输入电路210包括多个接收单元220_0～220_n。为了省略说明，第二集成电路200的其他电路将不描述于此。每一接收单元220_0～220_n通过第二集成电路200的对应的引脚耦接于印刷电路板400的对应的导轨，以便接收该导轨所传送的一位(bit)的信号。例如，接收单元220_0通过第二集成电路200的引脚230_0而耦接于印刷电路板400的导轨310_0，以便接收来自驱动单元140_0的输出信号OUT_0。此外，接收单元220_1通过第二集成电路200的引脚230_1耦接于印刷电路板400的导轨310_1，以便接收来自驱动单元140_1的输出信号OUT_1，以此类推。在图1中，输出信号OUT_0～OUT_n分别表示数据Dout中的各位信号。接着，在接收输出信号OUT_0～OUT_n之后，输入电路210会根据所接收的输出信号OUT_0～OUT_n提供输入数据Din至第二集成电路200内的其他电路，以供后续的处理。
在电子装置10中，第一集成电路100可以是主(master)装置，而第二集成电路200可以是从(slave)装置。此外，对从第一集成电路100传送至第二集成电路200的输出信号OUT_0～OUT_n而言，当各驱动单元的输出阻抗与印刷电路板400上由导轨所形成的互联机路的阻抗匹配时，则可降低输出信号OUT_0～OUT_n的反射效应。于是，对输出信号OUT_0～OUT_n而言，可在眼图中得到较大面积的眼开口(eye opening)，因而提高电子装置10的效能。例如，当第二集成电路200为内存时，例如DDR内存，则可提高存取内存的效能。
图2为本发明一实施例所述的驱动单元140的示意图，如图2所示，驱动单元140为电压模(Voltage Mode Logic，VML)的传送器，用以经由输出节点142提供输出信号OUT至对应的引脚。驱动单元140包括第一P型金属氧化物半导体(P-type Mental-Oxide-Semiconductor，PMOS)晶体管P1、第一N型金属氧化物半导体(N-type Mental-Oxide-Semiconductor，NMOS)晶体管N1、第一电阻R1与第二电阻R2。其中，第一PMOS晶体管P1的源极耦接电源供应端VDD，第一PMOS晶体管P1的栅极耦接第一控制信号Ctrl_PU，第一PMOS晶体管P1的漏极耦接第一电阻R1的第一端。第一电阻R1的第二端耦接第二电阻R2的第一端以及输出节点142，第二电阻R2的第二端耦接第一NMOS晶体管N1的漏极。第一NMOS晶体管N1的源极耦接接地端VSS，第一NMOS晶体管N1的栅极耦接第二控制信号Ctrl_PD。
也就是说，第一PMOS晶体管P1耦接于电源供应端VDD以及第一电阻R1之间，第一PMOS晶体管P1是由第一控制信号Ctrl_PU所控制，第一PMOS晶体管P1的栅极接收来自图1的控制电路130的第一控制信号Ctrl_PU。第一电阻R1耦接于第一PMOS晶体管P1以及输出节点142之间。第二电阻R2耦接于第一NMOS晶体管N1以及输出节点142之间。此外，第一NMOS晶体管N1耦接于接地端VSS以及第二电阻R2之间，其中第一NMOS晶体管N1是由第二控制信号Ctrl_PD所控制，第一NMOS晶体管N1的栅极接收来自图1的控制电路130的第二控制信号Ctrl_PD。
在一些实施例中，第一电阻R1与第二电阻R2具有相同的阻抗。在一些实施例中，第一电阻R1与第二电阻R2为多晶硅电阻(poly resistor)。在一些实施例中，当第一电阻R1与第二电阻R2的阻抗增加时，可拉低驱动单元140的输出阻抗Rout的变异(variation)程度。在一些实施例中，在输出信号OUT的不同电压电平下，输出阻抗Rout的变异表示输出阻抗Rout的最大等效阻抗值与最小等效阻抗值之间的差值，拉低驱动单元140的输出阻抗Rout的变异程度，则是指使输出阻抗Rout的最大等效阻抗值与最小等效阻抗值之间的差值变小。
在驱动单元140中，第一PMOS晶体管P1可以是上拉(pull-up)晶体管，而第一NMOS晶体管N1可以是下拉(pull-down)晶体管。此外，第一PMOS晶体管P1与第一NMOS晶体管N1不会同时导通。例如，当第一控制信号Ctrl_PU控制第一PMOS晶体管P1导通时，第二控制信号Ctrl_PD会控制第二NMOS晶体管N1关断。于是，驱动单元140可提供具有高电压电平的输出信号OUT至对应的引脚。反之，当第二控制信号Ctrl_PD控制第二NMOS晶体管N1导通时，第一控制信号Ctrl_PU控制第一PMOS晶体管P1关断。于是，驱动单元140可提供具有低电压电平的输出信号OUT至对应的引脚。
驱动单元140还包括第二PMOS晶体管P2、第二NMOS晶体管N2、第一反相器INV1和第二反相器INV2。其中，第一反相器INV1的输入端接收第一控制信号Ctrl_PU，第一反相器INV1的输出端耦接第二NMOS晶体管N2的栅极以向第二NMOS晶体管N2的栅极提供第三控制信号Ctrl_PUB。第二反相器INV2的输入端接收第二控制信号Ctrl_PD，第二反相器INV2的输出端耦接第二PMOS晶体管P2的栅极以向第二PMOS晶体管P2的栅极提供第四控制信号Ctrl_PDB。第二NMOS晶体管N2的源极耦接电源供应端VDD，第二NMOS晶体管N2的栅极耦接第一反相器INV1的输出端第二NMOS晶体管N2的栅极耦接第一反相器INV1的输出端以接收第三控制信号Ctrl_PUB。第二PMOS晶体管P2的源极耦接接地端VSS，第二PMOS晶体管P2的栅极耦接第二反相器INV2的输出端以接收第四控制信号Ctrl_PDB，第二PMOS晶体管P2的漏极耦接输出节点142。
也就是说，第一反相器INV1接收第一控制信号Ctrl_PU并提供第三控制信号Ctrl_PUB至第二NMOS晶体管N2的栅极。第二NMOS晶体管N2耦接于电源供应端VDD以及输出节点142之间，其中第二NMOS晶体管N2由第三控制信号Ctrl_PUB所控制。此外，第三控制信号Ctrl_PUB是第一控制信号Ctrl_PU的反相信号。第二反相器INV2接收第二控制信号Ctrl_PD并提供第四控制信号Ctrl_PDB至第二PMOS晶体管P2的栅极。第二PMOS晶体管P2耦接于接地端VSS以及输出节点142之间，其中第二PMOS晶体管P2由第四控制信号Ctrl_PDB所控制。此外，第四控制信号Ctrl_PDB是第二控制信号Ctrl_PD的反相信号。
在一些实施例中，第三控制信号Ctrl_PUB以及第四控制信号Ctrl_PDB直接由图1所示的控制电路130所提供，因此驱动单元140也可以不包括第一反相器INV1和第二反相器INV2。
值得注意的是，在输出节点142以及第二NMOS晶体管N2之间并无额外的电阻存在。在输出节点142以及第二PMOS晶体管P2之间并无额外的电阻存在。
在驱动单元140中，第二PMOS晶体管P2与第二NMOS晶体管N2不会同时导通。此外，第二NMOS晶体管N2与第一PMOS晶体管P1同时导通，以及第二PMOS晶体管P2与第一NMOS晶体管N1同时导通。当第一控制信号Ctrl_PU控制第一PMOS晶体管P1导通而第三控制信号Ctrl_PUB控制第二NMOS晶体管N2导通时，第二控制信号Ctrl_PD控制第一NMOS晶体管N1关断且第四控制信号Ctrl_PDB控制第二PMOS晶体管P2关断。如先前所描述，第三控制信号Ctrl_PUB是第一控制信号Ctrl_PU的反相信号。因此，当第一控制信号Ctrl_PU控制第一PMOS晶体管P1导通时，第三控制信号Ctrl_PUB同时控制第二NMOS晶体管N2导通。于是，串联的第一PMOS晶体管P1与第一电阻R1会并联于第二NMOS晶体管N2。换句话说，第二NMOS晶体管N2、串联的第一PMOS晶体管P1与第一电阻R1并联在电源供应端VDD以及输出节点142之间。藉由将第二NMOS晶体管N2提供的等效阻抗R_mos与由串联的第一PMOS晶体管P1与第一电阻R1所提供的等效阻抗R_mos+res并联，可拉低驱动单元140的输出阻抗Rout的变异。
此外，当第二控制信号Ctrl_PD控制第一NMOS晶体管N1导通而第四控制信号Ctrl_PDB控制第二PMOS晶体管P2导通时，第一控制信号Ctrl_PU控制第一PMOS晶体管P1关断且第三控制信号Ctrl_PUB控制第二NMOS晶体管N2关断。如先前所描述，第四控制信号Ctrl_PDB是第二控制信号Ctrl_PD的反相信号。因此，当第二控制信号Ctrl_PD控制第一NMOS晶体管N1导通时，第四控制信号Ctrl_PDB同时控制第二PMOS晶体管P2导通。于是，串联的第一NMOS晶体管N1与第二电阻R2会并联于第二PMOS晶体管P2。换句话说，第二PMOS晶体管P2以及串联的第一NMOS晶体管N1与第二电阻R2并联在接地端VSS以及输出节点142之间。藉由将第二PMOS晶体管P2所提供的等效阻抗R_mos与由串联的第一NMOS晶体管N1与第二电阻R2所提供的等效阻抗R_mos+res并联，可拉低驱动单元140的输出阻抗Rout的变异。
在第一控制信号Ctrl_PU和第二控制信号Ctrl_PD的控制下，驱动单元140通过图1所示的印刷电路板400上对应的导轨而将数据Dout的1位(bit)数据提供至第二集成电路200。在一些实施例中，第一PMOS晶体管P1是由多个PMOS晶体管并联形成，而第一NMOS晶体管N1是由多个NMOS晶体管并联形成。此外，在一些实施例中，多个驱动单元140是耦接至同一引脚，即该引脚可以由多个驱动单元140共享。
在一些实施例中，当第一PMOS晶体管P1由低电压电平的第一控制信号Ctrl_PU控制导通且第一NMOS晶体管N1与第二PMOS晶体管P2关断时，由高电压电平的第三控制信号Ctrl_PUB导通的第二NMOS晶体管N2相当于是耦接成二极管形式的晶体管(diode-connected transistor)，且该第二NMOS晶体管N2的等效二极管的阳极耦接输出节点142，该等效二极管的阴极耦接电源供应端VDD。相似地，当第一NMOS晶体管N1由高电压电平的第二控制信号Ctrl_PD导通且第一PMOS晶体管P1与第二NMOS晶体管N2关断时，由低电压电平的第四控制信号Ctrl_PDB导通的第二PMOS晶体管P2相当于是耦接成二极管形式的晶体管，且该第二PMOS晶体管P2的等效二极管的阳极耦接接地端VSS，阴极耦接输出节点142。
图3为本发明一实施例所述的图2中的驱动单元140的输出阻抗Rout与输出信号OUT的关系图。在一些实施例中，曲线21表示对应于串联的第一PMOS晶体管P1与第一电阻R1的等效阻抗R_mos+res的输出阻抗Rout随着输出信号OUT的电压的改变，而曲线23表示对应于第二NMOS晶体管N2的等效阻抗R_mos的输出阻抗Rout随着输出信号OUT的电压的改变。在一些实施例中，曲线21表示对应于串联的第一NMOS晶体管N1与第二电阻R2的等效阻抗R_mos+res的输出阻抗Rout随着输出信号OUT的电压的改变，而曲线23是表示对应于第二PMOS晶体管P2的等效阻抗R_mos的输出阻抗Rout随着输出信号OUT的电压的改变。曲线25表示对应于曲线21所显示的等效阻抗R_mos+res与曲线23所显示的等效阻抗R_mos的并联等效阻抗的改变。如图3所示，当输出信号OUT的电压增加时，曲线21显示的对应于等效阻抗R_mos+res的输出阻抗Rout增加，而曲线23显示的对应于等效阻抗R_mos的输出阻抗Rout减少。因此，藉由将等效阻抗R_mos+res与等效阻抗R_mos并联，可降低驱动单元140的输出阻抗Rout的变异。例如，使曲线21的变异ΔRout2降低至曲线25的变异ΔRout1。
再者，相较于仅使用等效阻抗R_mos+res的传统驱动单元，驱动单元140可使用具有较小阻抗的第一电阻R1与第二电阻R2，以便降低驱动单元140的布局面积。此外，适当地选择第一电阻R1与第二电阻R2，也可降低输出阻抗Rout的变异并减小驱动单元140的面积。
虽然本发明已以优选实施例发明如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (9)

1.一种集成电路，接收第一控制信号以及第二控制信号，包括：
引脚；以及
驱动单元，耦接于该引脚，包括：
上拉晶体管，耦接于该驱动单元的电源供应端；
第一电阻，耦接于该上拉晶体管以及该引脚之间；
下拉晶体管，耦接于该驱动单元的接地端；
第二电阻，耦接于该下拉晶体管以及该引脚之间；
第一晶体管，耦接于该引脚以及该电源供应端之间；以及
第二晶体管，耦接于该引脚以及该接地端之间，
其中该上拉晶体管以及该第一晶体管由该第一控制信号所控制，而该下拉晶体管以及该第二晶体管由该第二控制信号所控制；
其中，该上拉晶体管为P型晶体管，该下拉晶体管为N型晶体管，该第一晶体管为N型晶体管，该第二晶体管为P型晶体管。
2.如权利要求1所述的集成电路，其中当该第一控制信号控制该上拉晶体管以及该第一晶体管导通时，该第二控制信号控制该下拉晶体管以及该第二晶体管关断，以及当该第二控制信号控制该下拉晶体管以及该第二晶体管导通时，该第一控制信号控制该上拉晶体管以及该第一晶体管关断。
3.如权利要求1所述的集成电路，其中该第一电阻与该第二电阻的阻抗相同。
4.如权利要求1所述的集成电路，其中该第一电阻与该第二电阻为多晶硅电阻。
5.如权利要求1所述的集成电路，其中，
该上拉晶体管的栅极接收该第一控制信号，该第一晶体管的栅极接收该第一控制信号的反相信号；
该下拉晶体管的栅极接收该第二控制信号，该第二晶体管的栅极接收该第二控制信号的反相信号。
6.一种集成电路，包括：
多个引脚；以及
输出电路，耦接于该多个该引脚，包括：
多个驱动单元，其中每一该驱动单元耦接于对应的该引脚，并包括：
第一晶体管，耦接于电源供应端以及所对应的该引脚之间；
第二晶体管，耦接于接地端以及所对应的该引脚之间；
第三晶体管，耦接于该接地端以及所对应的该引脚之间；以及
第四晶体管，耦接于该电源供应端以及所对应的该引脚之间，
其中在每一该驱动单元中，当该第一晶体管导通时，该第三晶体管与该第二晶体管关断而该第四晶体管导通，以及当该第二晶体管导通时，该第四晶体管与该第一晶体管关断而该第三晶体管导通；
其中，该第一晶体管为P型晶体管，该第二晶体管为N型晶体管，该第三晶体管为P型晶体管，该第四晶体管为N型晶体管。
7. 如权利要求6所述的集成电路，其中每一该驱动单元还包括：
第一电阻，耦接于该第一晶体管以及所对应的该引脚之间；以及
第二电阻，耦接于该第二晶体管以及所对应的该引脚之间。
8.如权利要求7所述的集成电路，其中该第一电阻与该第二电阻的阻抗相同。
9.如权利要求7所述的集成电路，其中该第一电阻与该第二电阻为多晶硅电阻。
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