CN101924069A - 一种高速高密度三维电阻变换存储结构的制备方法 - Google Patents

Abstract

本发明涉及一种高速高密度三维电阻变换存储结构的制备方法，采用低温等离子体活化键合，将已制备外围电路或电极的衬底晶圆与已制备二极管结构层和缺陷层的晶圆键合，利用不高于400℃的低温退火增强键合强度，同时将具有二极管结构层的薄膜转移到衬底晶圆上。随后在转移后的晶圆上进行刻蚀、薄膜沉积和化学机械抛光等工艺得到所需的二极管单元、加热电极、电阻转换存储单元及上电极等。本发明中二极管结构层薄膜的转移可以重复实施，从而可集成得到多层1D1R结构存储单元，多层结构中的垂直互连可以有效减少互连线的RC延迟，因此本发明制备三维电阻变换存储结构的方法可以适用于高密度、高速存储芯片设计。

Description

一种高速高密度三维电阻变换存储结构的制备方法

技术领域

本发明属于半导体技术领域，涉及一种电阻变换存储芯片结构的制备方法，尤其涉及一种高速高密度三维电阻变换存储结构的制备工艺。

背景技术

随着集成电路(Integrated Circuits，IC)的发展，芯片互联造成的延迟影响越来越严重，在Intel 32nm芯片中已有9层铜布线，辅助以低k中间介质层来降低RC延迟。当特征尺寸进一步缩小，三维集成电路(three dimensionalintegrated circuit，3D-IC)将替代平面型IC来继续Moore定律，进一步提高芯片功能，提高集成度，降低互连引入的RC延迟。

而目前业界认为存储器是3D-IC最主要的应用领域之一。众所周知，电阻变换存储器，如相变存储器(PCRAM)因为其高密度、低成本和高性能等优势将成为下一代主流的通用存储器，将全面地取代目前Flash以及部分磁盘和DRAM的应用，如果通过三维立体堆叠工艺实现3D电阻变换存储器，那么存储密度将得到成倍的增长，同时可以不增加芯片面积，垂直结构的互连也可以有效降低RC延迟，提高芯片工作速度。

在PCRAM发展过程中，最先被采用的选通器件是场效应晶体管，场效应晶体管与存储单元之间形成1T1R结构，T代表晶体管，R代表电阻。1T1R结构的主要问题在于器件密度，因为场效应晶体管相对于存储单元具有较大的尺寸，故1T1R结构的PCRAM存储密度主要受制于场效应晶体管的尺寸。近些年提出了新的1D1R结构(D代表二级管，R代表电阻)，即采用二极管来取代原来的场效应晶体管，二极管的采用弥补了场效应晶体管面积过大的缺点，使得PCRAM的密度大幅提升。由于三维立体PCRAM将是高密度PCRAM发展的重要方向，1D1R的存储结构自然成为首选。不过3D电阻变换存储芯片面临一些挑战，例如常用相变材料(如GeSbTe)在高温下不稳定，且容易挥发，因此，3D电阻变换存储架构实现过程中，工艺温度将是最大的限制，最大限度的降低工艺温度，可以有效保证相变材料的稳定性。在pn结单晶硅转移方面，已有方法包括化学腐蚀自停止减薄技术，背面减薄技术，注氢剥离技术等。申请号为200810204987.3，名称为实现三维立体结构相变存储芯片的工艺方法的中国专利就揭示了一种化学腐蚀自停止减薄技术，该技术一般会采用绝缘体上硅(SOI)衬底，成本高是它主要的缺点，另一个缺点就是腐蚀减薄方法所用时间较长，不符合大规模生产要求。背面减薄技术缺点主要在于薄膜均匀性的控制较难，同时耗时较长。注氢剥离技术相比前面两个技术而言，优点是：转移薄膜厚度均匀性好，实现工艺时间短。难点在于薄膜转移温度较高，本发明即采用一种低温剥离技术来降低pn结单晶硅薄膜转移的温度，降低整体工艺热预算。低温剥离技术将使用硼氢共注入方法，可以在300℃以下实现单晶硅薄膜转移(Xiaobo Ma，Weili Liu，Chao Chen，etal，Semiconductor Science and Technology，21(2006)，959)，该研究工作为低温3D电阻变换存储器制备提供了部分技术基础。

发明内容

本发明主要解决的技术问题在于提供一种高速高密度三维电阻变换存储结构的制备方法，采用低温等离子体活化键合和薄膜转移技术，实现高速高密度三维立体结构的存储器芯片。

为了解决上述技术问题，本发明采用如下技术方案：

一种高速高密度三维电阻变换存储结构的制备方法，包括以下步骤：

A、首先在第一晶圆上制备二极管结构层；

B、对已有二极管结构层的第一晶圆进行离子注入引入缺陷层，使缺陷层位于所述二极管结构层的下方，引入缺陷层时先采用离子源包括硼离子、氦离子、铝离子、硅离子、锗离子、氮离子、磷离子其中一种或几种进行离子注入，再进行氢离子注入；

C、将已制备外围电路或电极的晶圆与已制备好缺陷层的第一晶圆键合，得到键合片；

D、对所述键合片进行在80～400℃下的低温退火，加强键合强度同时使键合片在缺陷层处剥离，完成二极管结构层的转移；

E、对转移后的二极管结构层进行表面化学机械抛光，随后制备二极管单元结构；

F、在所述二极管单元结构上制备加热电极；

G、在所述加热电极上沉积存储材料，再采用光刻和刻蚀工艺对所述存储材料进行图形化；

H、在图形化的存储材料上制备上电极，然后制备位线并完成上电极与位线互连，形成单层1D1R电阻变换存储单元；

I、对步骤H获得的结构表面进行化学机械抛光；

J、重复A-I步骤，获得多层1D1R电阻变换存储单元。

本发明的有益效果在于：本发明中采用低温等离子体键合和硼氢共注入技术，可以在不高于300℃的退火条件下实现二极管结构层(如pn结单晶硅薄膜)的转移，并且可得到较强的键合强度，从而可以经受后续CMP等工艺。该工艺方法可以避免硅片上已有电路结构或布线受到高温退火的影响而失效，因此该低温薄膜转移技术可以真正有效的实现电阻变换存储单元的多层低温集成，所得到的垂直互连结构又可以提高芯片工作速度，所以本发明可以制备得到高速高密度3D电阻变换存储结构芯片。

附图说明

图1是一种三维双层1D1R电阻变换存储单元结构示意图。

其中10a、10b和10c为不同工艺步骤中制备的绝缘介质层，可以为氧化硅，

11a和11b为两次等离子体活化键合的界面，

12a和12b为不同层的二极管单元结构，

13a和13b为二极管单元结构上的加热电极，

14a和14b为不同层的存储材料，

15a和15b为不同层的上电极，

16a和16b为字线/位线，

17为底电极，一般可以为钨或其它导电材料。

图2是三维双层1D1R电阻变换存储芯片制备工艺流程图。

其中20为底电极，一般可以为钨或其它导电材料，

21a和21b为两次等离子体活化键合的界面，

22a和22b为不同层的二极管单元结构，

23a和23b为二极管单元结构上的加热电极，

24a和24b为不同层的存储材料，

25a和25b为不同工艺步骤中制备的绝缘介质层，可以为氧化硅，

26a和26b为不同层的上电极，

27a为第一层1D1R单元位线，同时也是第二层1D1R单元的字线。

27b为第二层1D1R单元位线，同时也是第三层1D1R单元的字线。

具体实施方式

下面结合附图，进一步说明本发明的具体实施方式。

本发明揭示了一种二极管低温转移技术，结合该技术和等离子体低温键合技术，可以实现三维立体结构的存储芯片，有效提高存储密度。同时，该方法制备的高速高密度三维电阻变换存储结构利用垂直互连方式和字线/位线共用架构，可以有效提高存储器工作速度。该制备方法具体包括以下步骤：

A、首先在第一晶圆上制备二极管结构层。

所述二极管结构层可以为pn结二极管结构、p-i-n型二极管结构或肖特基二极管结构。所述二极管结构层采用离子注入法、扩散法、外延生长法中的一种或几种方法制备，例如：采用离子注入或扩散法依次形成pn结，或离子注入结合外延方法形成pn结或p-i-n结构；整体二极管结构层厚度应在2微米以内，掺杂浓度可以根据二极管性能参数进行调节。作为一种优选方案，还可先生长SiGe层后再在其上制备所述二极管结构层，例如，先外延一层薄p型SiGe层(厚度可以是在20-200nm)，然后再外延单晶硅层，利用离子注入制备pn结，其中SiGe层中Ge组分应低于0.15，以保证上层外延硅薄膜晶体质量。第一晶圆可以是硅晶圆、锗晶圆、SiC、或者其它半导体单晶材料。

B、对已有二极管结构层的第一晶圆进行离子注入引入缺陷层，使缺陷层位于所述二极管结构层的下方，引入缺陷层时先采用离子源包括硼离子、氦离子、铝离子、硅离子、锗离子、氮离子、磷离子其中一种或几种进行离子注入，再进行氢离子注入。

其中，优选硼氢离子共注入，即先进行硼离子注入，再进行氢离子注入，注入的离子能量需根据二极管结构层厚度或SiGe层深度进行调节，使硼与氢离子注入后浓度峰值分布在二极管结构层之下或位于SiGe层；硼离子剂量为1×10¹¹cm^-2～1×10¹⁷cm^-2，氢离子剂量为1×10¹⁵cm^-2～1×10¹⁷cm^-2。硼预注入可形成损伤层，氢离子注入能量的选择类似于硼离子注入能量选择，最终使硼氢离子浓度峰值出现在相近的深度范围，最大程度提高氢聚集和形成缺陷、裂纹的效率，同时，硼原子在退火激活前也可以有效的吸附氢，多方面作用最终有效降低最终剥离的温度。其中SiGe层作为缺陷引入层，可以有效聚集后续注入的氢离子，从而降低薄膜转移温度。

作为优选方案，步骤B之后，对已制备好缺陷层的第一晶圆低温退火，温度可以在50～200℃，保持约0.5～2小时。此时低温退火可以促进注氢层中氢分子聚集，更进一步降低键合后二极管结构层转移的温度，该工艺过程中需要严格控制温度，避免第一晶圆表面粗糙度的提高。

C、将已制备外围电路或电极的晶圆与已制备好缺陷层的第一晶圆键合，得到键合片。外围电路可以是场效应晶体管结构，也可以只是包括底电极和字线的晶圆。其中，采用等离子体活化键合技术进行键合，键合前对两片晶圆的表面清洗，然后进行等离子体活化处理，然后室温下面对面键合。所用等离子体为氮等离子体、氩等离子体、氢和氦的混合气等离子体，活化气压为0.2～0.8mbar，功率为50～100W，时间5～60s，键合压力为5～20N。

作为优选方案，在步骤C之前，在已制备好缺陷层的第一晶圆表面室温沉积一层超薄的导电层作为键合层，厚度在5～100nm。一方面可以有效提高底电极与上层二极管结构层的键合效果，另一方面可以有效降低与底电极间的接触电阻。

D、对所述键合片进行在80～400℃下的低温退火，加强键合强度，其中可以是温度先低再高分段进行，直至使键合片在缺陷层处剥离。

例如，退火工艺可以是：先在惰性气体保护下，在80～120℃(优选100℃)退火约1小时，匀速升温至180～220℃(优选200℃)后保持约1小时，再缓慢升温至250～400℃(优选250～300℃)，保持约15分钟后使键合片在缺陷层处剥离，完成二极管结构层的转移，随后匀速降温至室温；或是：在惰性气体保护下，在80～120℃(优选100℃)退火约1小时，匀速缓慢升温至200～250℃后，保持一段时间直至键合片在缺陷层处剥离。

在退火过程中，等离子体活化键合后的界面产物(包括氢气分子，水分子等)可以从界面介质层(如SiO₂，Si₃N₄，TEOS等)有效扩散出去，避免生成界面气泡，同时有效提高低温键合强度，此时键合强度即可使顶层pn结经受CMP工艺。

E、对转移后的二极管结构层进行表面化学机械抛光(CMP)，随后利用图形化光刻、刻蚀等技术，形成分立的二极管单元结构。CMP抛光参数可以根据转移后二极管结构层厚度、硼氢共注入能量进行调节，有效去除顶层损伤。

F、在所述二极管单元结构上制备小电极作为加热电极。在pn结二极管单元结构上制备垂直小电极，可以有效提高对相变材料的加热效率，可以降低对pn结二极管电流密度的要求。

G、在所述加热电极上沉积存储材料，再采用光刻和刻蚀工艺对所述存储材料进行图形化；所述存储材料为电阻变换存储材料，包括相变材料、NiO材料等。

H、在图形化的存储材料上制备上电极，然后制备位线并完成上电极与位线互连，形成单层垂直结构的1D1R电阻变换存储单元。

作为本发明的优选方案，还包括步骤I，对步骤H获得的结构表面进行化学机械抛光，通过重复A-I步骤，获得多层垂直结构的1D1R电阻变换存储单元。

图1为一种双层垂直结构的1D1R电阻变换存储单元结构，其中10a、10b和10c为不同工艺步骤中制备的绝缘介质层，可以为氧化硅，11a和11b为两次等离子体活化键合的界面，12a和12b为不同层的二极管单元结构，13a和13b为二极管单元结构上的加热电极，14a和14b为不同层的存储材料，15a和15b为不同层的上电极，16a和16b为字线/位线，17为底电极，一般可以为钨或其它导电材料。

由于该工艺的退火条件均在400℃以内，优选情况下不高于300℃，第二层二极管结构的转移时，可以保证下层1D1R单元中相变材料不受明显影响。多层电阻变换垂直结构中，不同层间可以共用字线/位线，有效减少三维电阻变换存储结构中金属互连层数，从而有效提高工艺集成度。每一层的1D1R结构可以制备为阵列结构，从而有效提高存储密度。

以下是本发明的几个优选的实施例：

实施例1

结合图2加以详细说明：

1.首先在衬底硅晶圆上进行pn结二极管结构的制备，如图2中(1)所示，具体有两种方案：

a)在硅片上可以直接进行p型和n型离子注入掺杂，形成pn结。p型区域在下，n型区域在上；也可先进行单晶硅外延，再进行离子注入掺杂、快速退火形成pn结；或者在硅晶圆上进行外延pn结生长，先进行p型Si外延，再进行n⁺型Si外延；或者在硅晶圆上先进行SiGe外延，再进行p型Si外延，最后为n⁺型Si外延。

b)在硅片上首先外延100nm Si_0.85Ge_0.15，再外延单晶硅层，随后对外延的单晶硅进行离子注入掺杂、快速退火，形成pn结。其中SiGe层作为缺陷引入层。

2.对已经制备好pn结的晶圆进行硼氢离子共注入，具体包括：首先进行硼预注入形成损伤层，硼离子剂量可以选择1×10¹¹cm^-2、1×10¹²cm^-2，1×10¹³cm^-2，1×10¹⁴cm^-2，注入能量根据pn结层整体厚度进行调节，也可根据SiGe层深度进行调节，使硼注入后的浓度峰值或损伤层出现在pn结以下或SiGe层；再进行氢离子注入，氢离子剂量为1×10¹⁷cm^-2、8×10¹⁶cm^-2、6×10¹⁶cm^-2、2×10¹⁶cm^-2。注入能量的选择类似于硼离子注入能量选择，最终使硼氢浓度峰值位置基本一致。

3.如图2中(2)所示，经过硼氢离子注入后会在pn结下形成一层缺陷层，随后该晶圆与已制备好底电极20(一般可以为钨或其它导电材料)的晶圆进行等离子体活化键合，键合前会进行化学清洗、氮等离子体活化，氮等离子体活化条件是：气压0.4毫巴，等离子体功率为100W，高纯氮气流量为2000sccm。活化后进行去离子水冲洗6秒，兆声水清洗6秒后甩干，再将两片在室温下面对面键合，在背面中心处施加压力15N，时间10秒。最后得到图2中(3)所示的键合片。

4.如图2中(4)所示，键合后样品先在高纯氮气气氛下，100℃退火1小时，匀速缓慢升温至200℃后保持1小时，再300℃下退火15分钟，键合片在注氢缺陷层处剥离，完成pn结单晶硅的转移。剥离出的硅片经抛光后可重复利用。

5.转移后的pn结表面粗糙度约1-10nm，并存在一定的缺陷层，所以必须进行CMP处理降低表面粗糙度，提高晶体质量，如图2中(5)所示。

6.此时可以利用CMOS工艺中的光刻、刻蚀、薄膜沉积、互连等技术完成第一层1D1R结构相变存储单元制备，其中包括了二极管单元结构22a、加热电极23a和上电极26a制备，相变存储材料24a由Ge、Sb、Te、Si中的两种或多种组成。最终利用每个相变存储材料24a上的上电极26a与位线27a完成互连。

7.对上层位线27a最终表面进行CMP工艺，提高表面平整度，原理类似于形成大马士革结构，此时的位线27a刚好可以作为第二层1D1R结构底部的字线，结果如图2中(6)所示。

8.重复2-7步骤，如图2中(7)所示，可以完成第二层1D1R结构，整体工艺可以控制在300℃以内，可以有效的进行3D电阻变换存储架构的制备。

其中，21a和21b为两次等离子体活化键合的界面，22b为第二层的二极管单元结构，23b为第二层二极管单元结构上的加热电极，24b为第二层的存储材料，25a和25b为不同工艺步骤中制备的绝缘介质层，可以为氧化硅，26b为第二层的上电极，27b为第二层1D1R单元位线，同时也可作为第三层1D1R单元的字线。

实施例2

不同键合界面的3D电阻变换存储结构工艺制备方案：

在实施例1中，键合界面包括具有pn结的晶圆和衬底外围电路晶圆，而键合界面硅与底电极欧姆接触将影响到最终电学性能，因此本实施例将采用以下方法提高欧姆接触性能：

1)对与pn结获得方法类似于实施例1，再进行硼氢共注入，获得缺陷层；

2)在具有pn结的晶圆表面进行RCA清洗(湿式化学清洗技术)，然后室温沉积一层超薄导电层，如金属硅化物、钛或氮化钛等，厚度在5-100nm，最终需要保证晶圆表面局部粗糙度满足晶圆键合要求。

3)对完成导电层沉积后的晶圆进行表面清洗和等离子体活化处理，再与衬底外围电路键合，退火完成pn结转移。

4)重复实施例1中步骤5-8，实现3D电阻变换存储芯片架构。

实施例3

低于300℃完成pn结转移，实现3D电阻变换存储架构制备工艺方法：

实施例1的步骤2中，完成在具有pn结的晶圆上硼氢共注入后，为了进一步降低键合时pn结层转移的温度，可以在键合前对晶圆进行低温退火。该步骤必须是在不影响表面粗糙度的前提下实现。低温退火工艺可以使缺陷层内的氢原子发生迁移、聚集，最终降低键合后的晶圆热处理预算。本实施例可以采用以下步骤：

a.同实施例1中步骤1-2，再对硼氢注入后的晶圆进行RCA清洗，降低表面沾污。

b.对清洗后的晶圆进行低温退火，退火工艺包括：室温匀速升温至100-150℃，保持1-2小时；然后缓慢降温至室温后取出。温度区间的选择依赖于硼氢离子注入工艺的稳定性，此时对晶圆表面粗糙度进行原子力显微镜检测，若晶圆粗糙度不符合晶圆键合要求，则需要调节硼氢注入剂量或降低退火温度。满足晶圆键合要求，可以继续下一步工艺。

c.同实施例1中步骤3。

d.实施例1的步骤4，键合后样品先在高纯氮气气氛下，100℃退火1小时，匀速缓慢升温至200-250℃后，直至键合片在注氢缺陷层处剥离，完成pn结单晶硅的转移。

e.同实施例1中的步骤5-7。

f.重复本实施例3步骤a-e，可以在低于300℃以内实现3D电阻变换存储架构结构。

实施例4

低温肖特基二极管转移技术制备3D电阻变换存储芯片工艺：

在晶圆键合前，因为不涉及到底层电路布线或者电阻变换存储材料，所以衬底晶圆上制备肖特基二极管结构不拘泥于温度限制，本实施例揭示了一种肖特基二极管低温转移技术，结合该技术和等离子体低温键合技术，可以实现三维立体结构的电阻变换存储芯片，有效提高存储密度。详细步骤如下：

(a)在衬底晶圆上进行肖特基二极管的制备，具体则是在硅、锗或其它半导体晶圆上，利用离子注入形成n掺杂，掺杂浓度则根据选择不同金属进行调整。随后进行金属材料薄膜沉积，再进行相应退火处理；

(b)对完成肖特基结构衬底进行硼氢离子注入，形成缺陷层；

(c)形成缺陷层后，该晶圆与已经完成外围电路的衬底晶圆进行等离子体活化键合；

(d)退火处理完成肖特基二极管的转移，表面CMP工艺降低粗糙度；

(e)进行光刻、刻蚀等，得到独立的肖特基二极管单元，随后再进行加热电极制备、电阻变换存储材料沉积、光刻、上电极制备，得到第一层1D1R结构存储单元，再进行CMP工艺提高平整度；

(f)以得到的1D1R做为衬底外围电路，其上层位线可以作为第二层1D1R结构的字线，重复(a)-(e)，即可获得第二层1D1R结构。

(g)上述(a)-(f)步骤可重复，制备出多层1D1R结构的三维电阻变换存储芯片结构。

这里本发明的描述和应用时说明性的，并非将本发明的范围限制在上述实施例中。这里所披露实施例的变形和参数改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神和本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及其它元件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露实施例进行其他变形和改变。

Claims (11)

1.一种高速高密度三维电阻变换存储结构的制备方法，其特征在于，包括以下步骤：

A、首先在第一晶圆上制备二极管结构层；

B、对已有二极管结构层的第一晶圆进行离子注入引入缺陷层，使缺陷层位于所述二极管结构层的下方，引入缺陷层时先采用离子源包括硼离子、氦离子、铝离子、硅离子、锗离子、氮离子、磷离子其中一种或几种进行离子注入，再进行氢离子注入；

C、将已制备外围电路或电极的晶圆与已制备好缺陷层的第一晶圆键合，得到键合片；

D、对所述键合片进行在80～400℃下的低温退火，加强键合强度同时使键合片在缺陷层处剥离，完成二极管结构层的转移；

E、对转移后的二极管结构层进行表面化学机械抛光，随后制备二极管单元结构；

F、在所述二极管单元结构上制备加热电极；

G、在所述加热电极上沉积存储材料，再采用光刻和刻蚀工艺对所述存储材料进行图形化；

H、在图形化的存储材料上制备上电极，然后制备位线并完成上电极与位线互连，形成单层1D1R电阻变换存储单元；

I、对步骤H获得的结构表面进行化学机械抛光；

J、重复A-I步骤，获得多层1D1R电阻变换存储单元。

2.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤A中所述二极管结构层为pn结二极管结构、p-i-n型二极管结构或肖特基二极管结构。

3.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤A中所述二极管结构层采用离子注入法、扩散法、外延生长法中的一种或几种方法制备。

4.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤A中，先外延生长S iGe层后再在其上制备所述二极管结构层。

5.根据权利要求1或4所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤B中引入缺陷层时，先进行硼离子注入，再进行氢离子注入，注入的离子能量需根据二极管结构层厚度或SiGe层深度进行调节，使硼与氢离子注入后浓度峰值分布在二极管结构层之下或位于SiGe层；硼离子剂量为1×10¹¹cm^-2～1×10¹⁷cm^-2，氢离子剂量为1×10¹⁵cm^-2～1×10¹⁷cm^-2。

6.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤B之后，对已制备好缺陷层的第一晶圆低温退火，温度在50～200℃。

7.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤C之前，在已制备好缺陷层的第一晶圆表面沉积一层导电层。

8.根据权利要求7所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：所述导电层的厚度在5-100nm。

9.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤C采用等离子体活化键合技术进行键合，键合前对两片晶圆的表面清洗，然后进行等离子体活化处理，所用等离子体为氮等离子体、氩等离子体或氢和氦的混合气等离子体。

10.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤D的低温退火时，先在惰性气体保护下，80～120℃退火约1小时，匀速升温至180～220℃后保持约1小时，再缓慢升温至250～300℃，使键合片在缺陷层处剥离，完成二极管结构层的转移，随后匀速降温至室温。

11.根据权利要求1所述一种高速高密度三维电阻变换存储结构的制备方法，其特征在于：步骤D的低温退火时，先在惰性气体保护下，80～120℃退火约1小时，匀速升温至200～250℃后保持直至键合片在缺陷层处剥离，完成二极管结构层的转移，随后匀速降温至室温。

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