CN113782672A - 制造相变化记忆体的方法与相变化记忆体组件 - Google Patents

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Abstract

本发明揭露一种制造相变化记忆体的方法与相变化记忆体组件。制造相变化记忆体的方法包含以下操作：形成第一晶圆，其中第一晶圆包含绝缘体上半导体结构；形成一记忆体材料层于绝缘体上半导体结构上；形成第一金属材料层于记忆体材料层上，以形成第一半导体组件。本发明具有制程简单、低成本的优势，并可降低制造成本及提升制造良率。

Description

制造相变化记忆体的方法与相变化记忆体组件
技术领域
本发明是关于一种记忆体组件及其制造方法，特别是关于一种制造相变化记忆体的方法与相变化记忆体组件。
背景技术
电子产品(例如手机、平板电脑以及数字相机)常具有储存数据的记忆体元件。已知记忆体元件可透过记忆体单元上的储存节点储存信息。其中，相变化记忆体可利用记忆体元件的电阻状态(例如高阻值与低阻值)来储存信息。记忆体元件可具有一可在不同相态(例如晶相与非晶相)之间转换的材料。不同相态使得记忆体单元具有不同电阻值的电阻状态，以用于表示储存数据的不同数值。
传统的技术在制造相变化记忆体的制程中需精确的对准机制，此导致制程繁复与难以控制，相对提升相变化记忆体的制造成本。并且，传统的技术是在一个具有例如CMOS元件的晶圆上直接形成字符线金属层、相变化材料层、位线金属层等，但此种制程会因相变化材料层的结晶化制程中的高温而容易对CMOS元件的特性造成影响。因此，业界亟需一种新颖且有效率的制程以制备相变化记忆体。
发明内容
本发明的目的在于提供一种制造相变化记忆体的方法与相变化记忆体组件，可解决传统技术的一或多个缺陷。
根据本发明的各种实施方式，本发明提供一种制造相变化记忆体的方法，其包含以下操作：
形成第一晶圆，其中所述第一晶圆包含绝缘体上半导体结构；
形成记忆体材料层于所述绝缘体上半导体结构上；
形成第一金属材料层于所述记忆体材料层上，以形成第一半导体组件。
根据本发明的某些实施方式，其中形成所述第一晶圆的操作包含：
形成绝缘层于衬底上；
形成半导体层于所述绝缘层上以形成所述绝缘体上半导体结构；
在所述半导体层上进行N型与P型半导体掺杂以形成选择器。
根据本发明的某些实施方式，所述制造相变化记忆体的方法还包含以下操作：
形成记忆体阵列于所述第一半导体组件中，所述记忆体阵列包含形成于所述记忆体材料层中的多个记忆体单元、形成于所述绝缘体上半导体结构中的多个选择器单元、以及形成于所述第一金属材料层中的多个第一金属区。
根据本发明的某些实施方式，所述制造相变化记忆体的方法还包含以下操作：
形成第二半导体组件，其中所述第二半导体组件包含第二晶圆，所述第二晶圆中包含第一接触区以及第二接触区；
倒装所述第一半导体组件，并接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面。
根据本发明的某些实施方式，于所述接合的操作之后，还包含以下操作：
去除所述衬底，并暴露出所述绝缘层。
根据本发明的某些实施方式，其中去除所述衬底的操作包含：
对所述第一半导体组件的第二表面进行研磨、化学机械抛光和/或蚀刻，并停止于所述绝缘层以暴露出所述绝缘层。
根据本发明的某些实施方式，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一金属区与所述第二半导体组件的所述第一接触区对准并连接。
根据本发明的某些实施方式，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成第一接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第一接触通孔与所述第二半导体组件的所述第二接触区连接。
根据本发明的某些实施方式，在进行倒装所述第一半导体组件的操作之前还包含以下操作：
形成第一连接通道于包含所述记忆体阵列的所述第一半导体组件中，其中所述第一连接通道包含电性隔离的第一连接区以及第二连接区，其中所述第一连接区通过第一连接通孔与所述第一金属区连接。
根据本发明的某些实施方式，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一连接区和所述第二连接区与所述第二半导体组件的所述第一接触区和所述第二接触区分别对应对准并连接。
根据本发明的某些实施方式，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成第二接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第二接触通孔经由所述第二连接区与所述第二半导体组件的所述第二接触区连接。
根据本发明的某些实施方式，在进行倒装所述第一半导体组件的操作之前还包含以下操作：
形成第二连接通道于包含所述记忆体阵列的所述第一半导体组件中，其中所述第二连接通道包含通过第二连接通孔与所述第一金属区连接的第三连接区；
形成具有第一厚度的第一氧化物层于所述第一半导体组件的所述第三连接区之上；
形成具有第二厚度的第二氧化物层于所述第二半导体组件的所述第一接触区和所述第二接触区之上。
根据本发明的某些实施方式，所述第一氧化物层与所述第二氧化物层的材料相同。
根据本发明的某些实施方式，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一氧化物层与所述第二半导体组件的所述第二氧化物层对准。
根据本发明的某些实施方式，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成多个第三接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层包含多个第二金属区，所述多个第二金属区包含电性隔离的第一部分和第二部分；其中，所述多个第二金属区的所述第一部分与所述多个选择器单元连接，并通过第一部分的所述第三接触通孔与所述第二半导体组件的所述第二接触区连接；所述多个第二金属区的所述第二部分通过第二部分的所述第三接触通孔与所述第二连接通道的所述第三连接区连接，并通过第三部分的所述第三接触通孔与所述第二半导体组件的所述第一接触区连接。
根据本发明的某些实施方式，所述记忆体材料层为相变化记忆体材料层。
根据本发明的某些实施方式，所述记忆体材料层为非挥发性记忆体材料层，其包含一个或多个电压控制电阻、记忆电阻和电阻随机存取记忆体材料。
根据本发明的各种实施方式，本发明另提供一种相变化记忆体组件，其包含：
第一半导体组件，其包含：
第一晶圆，其中所述第一晶圆包含绝缘体上半导体结构；
选择器，形成于所述绝缘体上半导体结构中；
记忆体材料层，形成于所述选择器上；
第一金属材料层，形成于所述记忆体材料层上。
根据本发明的某些实施方式，所述第一半导体组件中还包含记忆体阵列，其包含：
多个记忆体单元，形成于所述记忆体材料层中；
多个选择器单元，形成于所述绝缘体上半导体结构中；以及
多个第一金属区，形成于所述第一金属材料层中。
根据本发明的某些实施方式，所述第一晶圆包含：
绝缘层，形成于可被去除的衬底上；
其中，是通过于所述绝缘层上形成半导体层以形成所述绝缘体上半导体结构，且是通过在所述半导体层上进行N型与P型半导体掺杂以形成选择器。
根据本发明的某些实施方式，所述相变化记忆体组件还包含：
第二半导体组件，其包含：
第二晶圆，所述第二晶圆中包含第一接触区以及第二接触区；
其中，所述第一半导体组件是倒装于所述第二半导体组件之上，且所述第一半导体组件的第一表面与所述第二半导体组件的第一表面接合。
根据本发明的某些实施方式，其中所述第一半导体组件的所述第一金属区是与所述第二半导体组件的所述第一接触区对准并连接。
根据本发明的某些实施方式，所述第一半导体组件还包含：
第一接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第一接触通孔与所述第二半导体组件的所述第二接触区连接。
根据本发明的某些实施方式，所述第一半导体组件还包含：
第一连接通道，形成于所述第一半导体组件中，所述第一连接通道包含电性隔离的第一连接区以及第二连接区，其中所述第一连接区通过第一连接通孔与所述第一金属区连接；
其中，所述第一半导体组件的所述第一连接区和所述第二连接区与所述第二半导体组件的所述第一接触区和所述第二接触区分别对应对准并连接。
根据本发明的某些实施方式，所述第一半导体组件还包含：
第二接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第二接触通孔经由所述第二连接区与所述第二半导体组件的所述第二接触区连接。
根据本发明的某些实施方式，所述第一半导体组件还包含：
第二连接通道，形成于所述第一半导体组件中，所述第二连接通道包含第三连接区，其中所述第三连接区通过第二连接通孔与所述第一金属区连接；
第一氧化物层，形成于所述第一半导体组件的所述第三连接区之上；
第二氧化物层，形成于所述第二半导体组件的所述第一接触区和所述第二接触区之上；
其中，所述第一半导体组件的所述第一氧化物层与所述第二半导体组件的所述第二氧化物层对准并接合。
根据本发明的某些实施方式，所述第一氧化物层与所述第二氧化物层的材料相同。
根据本发明的某些实施方式，所述第一半导体组件还包含：
多个第三接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，所述第二金属材料层包含多个第二金属区，所述多个第二金属区包含电性隔离的第一部分和第二部分；其中，所述多个第二金属区的所述第一部分与所述多个选择器单元连接，并通过第一部分的所述第三接触通孔与所述第二半导体组件的所述第二接触区连接；所述多个第二金属区的所述第二部分通过第二部分的所述第三接触通孔与所述第二连接通道的所述第三连接区连接，并通过第三部分的所述第三接触通孔与所述第二半导体组件的所述第一接触区连接。
根据本发明的某些实施方式，所述记忆体材料层为相变化记忆体材料层。
根据本发明的某些实施方式，所述记忆体材料层为非挥发性记忆体材料层，其包含一个或多个电压控制电阻、记忆电阻和电阻随机存取记忆体材料。
根据本发明的某些实施方式，所述第一金属材料层为用于形成位线的金属材料层；所述第二金属材料层为用于形成字符线的金属材料层。
本发明通过利用绝缘体上半导体结构形成传统的P-N二极管作为选择器，以及通过采用氧化物-氧化物熔融接合或氧化物-金属混合接合的层转移技术，可容易地将两个晶圆对准和接合在一起，并可实现低缺陷密度、低泄漏且无附加风险。
附图说明
当结合附图阅读时，从以下详细描述中可以更好地理解本揭露的各个方面。应注意，依据工业中的标准实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1为根据本发明的各种实施方式绘示的制造相变化记忆体的方法的流程示意图；
图2为根据本发明的方法制造的相变化记忆体组件的结构示意图；
图3A～3D为根据本发明的一实施方式绘示的制造相变化记忆体的方法形成第一半导体组件的各个阶段的侧视图；
图4为根据本发明的一实施方式绘示的制造相变化记忆体的方法形成第二半导体组件的侧视图；
图5A～5C为根据本发明的一实施方式绘示的制造相变化记忆体的方法中第一半导体组件与第二半导体组件在接合时的各个阶段的侧视图；
图6为根据本发明的另一实施方式绘示的制造相变化记忆体的方法形成的另一第一半导体组件的侧视图；
图7A～7B为根据本发明的另一实施方式绘示的制造相变化记忆体的方法中另一第一半导体组件与第二半导体组件在接合时的各个阶段的侧视图；
图8为根据本发明的又一实施方式绘示的制造相变化记忆体的方法形成的又一第一半导体组件的侧视图；
图9为根据本发明的又一实施方式绘示的制造相变化记忆体的方法形成的另一第二半导体组件的侧视图；
图10A～10C为根据本发明的又一实施方式绘示的制造相变化记忆体的方法中又一第一半导体组件与另一第二半导体组件在接合时的各个阶段的侧视图；
图11为根据本发明的再一实施方式绘示的制造相变化记忆体的方法制造的另一相变化记忆体组件的结构示意图；
图12为传统技术制造的相变化记忆体组件的结构示意图。
具体实施方式
以下的揭示内容提供许多不同的实施例或范例，以展示本揭示案的不同特征。以下将揭示本揭示案各部件及其排列方式的特定范例，用以简化本揭示案叙述。当然，这些特定范例并非用于限定本揭示案。例如，若是本揭示案以下的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本揭示案说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如“在……之下”、“下方”、“下部”、“上方”、“上部”、“于……之上”及诸如此类用语。除了附图所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。
图1为根据本发明的各种实施方式绘示的制造相变化记忆体的方法200的流程图。如图1所示，在一实施方式中，方法200可至少包含操作S201、操作S202、及操作S203。在另一实施方式中，方法200还可包含操作S204。在其他实施方式中，方法200还可进一步包含操作S205及操作S206。
图2为根据本发明的方法制造的相变化记忆体组件的结构示意图。如图2所示，在一实施方式中，所述相变化记忆体组件100例如可包含一第一半导体组件10。所述第一半导体组件10可包含一第一晶圆(图中未示)、一半导体层13、一记忆体材料层14以及一第一金属材料层15。其中，所述第一晶圆包含一绝缘体上半导体(semiconductor-on-insulator，SOI)结构。在一实施例中，所述第一晶圆例如可包含一绝缘层12，所述绝缘层12例如可形成于一可被去除的衬底上，而所述半导体层13可形成于所述绝缘层12上以形成所述SOI结构。在一些实施例中，所述SOI结构还可通过例如掺杂等适合的方式在所述半导体层13上形成选择器13A，所述选择器13A例如可包括多个选择器单元131A，所述选择器单元131A例如为P-N二极管。
在本发明的一些实施方式中，所述第一半导体组件10中还可包含一记忆体阵列MA。所述记忆体阵列MA例如可包含形成于所述记忆体材料层14中的多个记忆体单元141、形成于所述SOI结构中的多个选择器单元131A、以及形成于所述第一金属材料层15中的多个第一金属区151。
在本发明的一些实施方式中，所述相变化记忆体组件100还可包含一第二半导体组件20。所述第二半导体组件20可包含一第二晶圆21，所述第二晶圆21中可包含第一接触区211以及第二接触区212。其中，所述第一半导体组件10是倒装于所述第二半导体组件20之上，且所述第一半导体组件10的第一表面101与所述第二半导体组件20的第一表面201接合(bonding)。
在本发明的一些实施方式中，如图2所示，所述第一半导体组件10的所述第一金属区151例如可与所述第二半导体组件20的所述第一接触区211对准并连接。
在本发明的另一些实施方式中，所述第一半导体组件10还可包含一接触通孔16以及一第二金属材料层17。其中，所述接触通孔16是形成于所述绝缘层12中。所述第二金属材料层17是形成于所述绝缘层12中，其中所述第二金属材料层17与所述多个选择器单元131A连接，并通过所述接触通孔16与所述第二半导体组件20A的所述第二接触区212连接。
以下将结合图1～11，详细说明本发明的制造相变化记忆体的方法及根据所述方法制造的相变化记忆体组件的结构。
请参照图1，在方法200的操作S201中，形成一第一晶圆，其中所述第一晶圆包含一绝缘体上半导体(semiconductor-on-insulator，SOI)结构。其中，所述第一晶圆例如可为硅晶圆。图3A与3B为本发明一实施例的实现操作S201的详细步骤。如图3A与3B所示，在本发明的一实施例中，形成所述第一晶圆10A的操作例如可包含：形成一绝缘层12于一衬底11上；在所述绝缘层12上形成一半导体层13以形成所述绝缘体上半导体(SOI)结构。然后在所述半导体层13上可进行N型与P型半导体掺杂以形成选择器13A，例如P-N二极管。其中，所述绝缘层12例如可为埋置式氧化物(buried oxide，BOX)层等。所述衬底11例如可为硅或玻璃衬底。当然，亦可使用其他衬底材料，这些并不作为对本发明的限制。
请继续参照图1，在方法200的操作S202中，形成一记忆体材料层于所述SOI结构上。图3C为本发明一实施例的实现操作S202的详细步骤。如图3C所示，在本发明的一实施例中，可利用例如物理气相沉积、化学气相沉积、原子层沉积等任何适合的方式，在所述选择器13A上沉积一记忆体材料层14。所述记忆体材料层14例如可为一相变化材料(PhaseChange Materials，PCM)GST(锗锑碲)层，其可用以在后续制程中进一步形成记忆体单元。当然，可以理解的是，在其他实施例中，所述记忆体材料层14也可以为其他非挥发性记忆体(Non-Volatile Memory，NVM)材料层，这些并不作为对本发明的限制。
请继续参照图1，在方法200的操作S203中，形成一第一金属材料层于所述记忆体材料层上，以形成一第一半导体组件。图3C为本发明一实施例的实现操作S203的详细步骤。如图3C所示，在本发明的一实施例中，可利用例如物理气相沉积、化学气相沉积、原子层沉积等任何适合的方式，沉积一第一金属材料层15于所述记忆体材料层14上，以形成一第一半导体组件10B。
在操作S203之后，方法200还可以包含一或多个操作，将在以下详述之。
请继续参照图1，在方法200的操作S203之后，还可以包含操作S204。在操作S204中，形成一记忆体阵列于所述第一半导体组件10B中，所述记忆体阵列包含形成于所述记忆体材料层中14的多个记忆体单元141、形成于所述SOI结构中的多个选择器单元131A、以及形成于所述第一金属材料层15中的多个第一金属区151。图3D为本发明一实施例的实现操作S204的详细步骤。如图3D所示，在本发明的一实施例中，可利用例如图案化等任何适合的方式，对所述第一半导体组件10B的第一表面101C进行图案化，以于所述记忆体材料层14中形成多个记忆体单元141、与于所述SOI结构中形成多个选择器单元131A、以及于所述第一金属材料层15中形成多个第一金属区151，这些记忆体单元141、选择器单元131A、以及第一金属区151形成了一记忆体阵列MA，通过所述记忆体阵列MA即可存储数据。通过步骤S205，可形成包含记忆体阵列MA的第一半导体组件10C。
请继续参照图1，在方法200的操作S204之后，还可以进一步包含操作S205和操作S206。
在操作S205中，形成一第二半导体组件，其中所述第二半导体组件包含第二晶圆，所述第二晶圆中包含第一接触区以及第二接触区。图4为本发明一实施例的实现操作S205的详细步骤。如图4所示，在本发明的一实施例中，可在一制程中形成一第二半导体组件20A，其中所述第二半导体组件20A可包含第二晶圆21，所述第二晶圆21中包含有第一接触区211以及第二接触区212，并具有第一表面201A。在本发明的一实施方式中，所述第二半导体组件20A例如可为FEOL(Front end of line，前段制程)CMOS和BEOL(Back end of line，后段制程)，例如有三层金属层的M3的块状硅晶圆工艺中制造得到的第二晶圆21。但可以理解的是，在其他实施例中，所述第二半导体组件20A也可以为其他制程中得到的包含有第二晶圆21的结构，这些并不作为对本发明的限制。
在操作S206中，倒装所述第一半导体组件，并接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面。图5A为本发明一实施例的实现操作S206的详细步骤。如图5A所示，在本发明的一实施例中，例如可将如图4中所形成的第一半导体组件10C倒装于所述第二半导体组件20A之上，并使得所述第一半导体组件10C的第一表面101C与所述第二半导体组件20A的第一表面201A接合(bonding)。其中，接合所述第一半导体组件10C的第一表面101C与所述第二半导体组件20A的第一表面201A的操作还可包含：使所述第一半导体组件10C的所述第一金属区151与所述第二半导体组件20A的所述第一接触区211对准并连接。
于操作206之后，方法200还可以进一步包含以下操作(图1中未示)：
于所述接合的操作之后，如图5B所示，还可以进一步包含操作：去除所述第一半导体组件10C的所述衬底11，并暴露出所述绝缘层12。在本发明的一些实施方式中，去除所述衬底11的操作例如可包含：对所述第一半导体组件10C的第二表面102C进行研磨、化学机械抛光和/或蚀刻等工艺，并停止于所述绝缘层12以暴露出所述绝缘层。
于所述去除所述衬底11，并暴露出所述绝缘层12的操作之后，如图5C所示，还可以进一步包含以下操作：形成一第一接触通孔161于所述绝缘层12中；形成一第二金属材料层17于所述绝缘层12中，其中所述第二金属材料层17与所述多个选择器单元131A连接，并通过所述第一接触通孔161与所述第二半导体组件20A的所述第二接触区212连接。在本发明的一些实施例中，所述第一接触通孔161可通过例如蚀刻等适合的方式形成通孔，并在通孔中填充有导电材料形成。
如图5C所示，经过上述多个操作之后形成了本发明的一种相变化记忆体，其可通过包含第一晶圆的第一半导体组件10C和包含第二晶圆的第二半导体组件20A相互对准并接合在一起形成。本发明的此种制造方法相较于传统技术而言，对准更为容易。在本发明的一些实施方式中，所述第一金属材料层15例如可用于形成位线，所述第二金属材料层17例如可用于形成字符线。
在本发明的一些实施方式中，所述第一半导体组件10C与所述第二半导体组件20A可为相同制造厂商制造得到，也可为不同制造厂商制造得到。在经过不同的制程得到不同的所述第一半导体组件10C与所述第二半导体组件20A之后，可通过本发明的接合方法实现不同半导体组件的层转移，从而可有效地避免在制造所述第一半导体组件10C的过程中由于形成相变化层的结晶化过程中的高温而导致第二半导体组件20A的第二晶圆中所具有的例如CMOS等半导体元件的特性受影响。
在本发明的一些实施方式中，在进行倒装所述第一半导体组件的操作之前还可以进一步包含如图6所示的操作：形成一连接通道18(即第一连接通道)于包含记忆体阵列MA的第一半导体组件10C(如图3D所示)中。其中，所述连接通道18可包含电性隔离(例如可间隔设置)的第一连接区182A和第二连接区182B，其中所述第一连接区182A可通过连接通孔181与所述第一金属区151连接。在本发明的一实施例中，可通过蚀刻等适合的方式形成所述连接通孔181，所述连接通孔181中可填充有导电材料。所述第一连接区182A和所述第二连接区182B可通过利用图案化和沉积等工艺形成一导电材料层182的方式形成。经过如图6所示的操作，可形成具有连接通道18(即第一连接通道)的第一半导体组件10D。
在方法200的操作S206中，可将如图6所形成的第一半导体组件10D倒装于所述第二半导体组件20A之上并进行接合，如图7A所示。其中，在操作S207中，接合所述第一半导体组件10D的第一表面101D与所述第二半导体组件20A的第一表面201A的操作还可包含：使所述第一半导体组件10D的所述第一连接区182A和所述第二连接区182B与所述第二半导体组件20A的所述第一接触区211和所述第二接触区212分别对应对准并连接。
于操作S206之后，还可以进一步包含去除衬底的操作。例如，如图7B所示，可去除所述第一半导体组件10D中的衬底11，以暴露出绝缘层12。
并且，请继续参照图7B，于去除所述衬底11，并暴露出所述绝缘层12的操作之后，还可进一步包含以下操作：形成一第二接触通孔162于所述绝缘层12中；形成一第二金属材料层17于所述绝缘层12中，其中所述第二金属材料层17与所述多个选择器131A连接，并通过所述第二接触通孔162经由所述第二连接区182B与所述第二半导体组件20A的所述第二接触区212连接。
本发明通过采用如图7B所示的结构进行对准和接合，可以使得对准和接合更为容易。
在本发明的一些实施方式中，在方法200中，在进行操作S206之前，即在倒装所述第一半导体组件的操作之前还包含以下操作：如图8所示，形成一连接通道18(即第二连接通道)于包含记忆体阵列MA的第一半导体组件10D(如图6所示)中，其中所述连接通道18包含第三连接区182C，所述第三连接区182C通过连接通孔181与所述第一金属区151连接；如图8所示，形成具有一第一厚度H1的一第一氧化物层19于所述第三连接区182C之上；如图9所示，形成具有一第二厚度H2的一第二氧化物层22于所述第二半导体组件20A(如图4所示)的所述第一接触区211和所述第二接触区212之上。如图8所示，经上述操作之后，形成具有连接通道18和第一氧化物层19的第一半导体组件10E。如图9所示，经上述操作之后，形成具有第二氧化物层22的第二半导体组件20B。
在方法200的操作S206中，可将如图8所形成的第一半导体组件10E倒装于如图9所形成的第二半导体组件20B之上并进行接合，如图10A所示。其中，在操作S207中，接合所述第一半导体组件10E的第一表面101E与所述第二半导体组件20B的第一表面201B的操作还可包含：使所述第一半导体组件10E的所述第一氧化物层19与所述第二半导体组件20B的所述第二氧化物层22对准。
于操作S206之后，还可以进一步包含去除衬底的操作。例如，如图10B所示，可去除所述第一半导体组件10E中的衬底11，以暴露出绝缘层12。
并且，请参照图10C，于去除所述衬底11，并暴露出所述绝缘层12的操作之后，还可进一步包含以下操作：形成多个第三接触通孔163于所述绝缘层12中，例如可包括第一部分的第三接触通孔1631、第二部分的第三接触通孔1632及第三部分的第三接触通孔1633；形成一第二金属材料层17于所述绝缘层12中。其中，所述第二金属材料层17可包含多个第二金属区，所述多个第二金属区包含电性隔离的第一部分171和第二部分172。所述多个第二金属区的第一部分171与所述选择器13A连接，并通过第一部分的第三接触通孔1631与所述第二半导体组件20B的所述第二接触区212连接；所述多个第二金属区的第二部分172通过第二部分的第三接触通孔1632与所述连接通道18(即第二连接通道)的第三连接区182C连接，并通过第三部分的第三接触通孔1633与所述第二半导体组件20B的所述第一接触区211连接。
在本发明的一些实施方式中，所述第一氧化物层19与所述第二氧化物层22的材料相同。如此，本发明通过采用如图10C所示的结构进行对准和接合，可以使得所述第一半导体组件10E与所述第二半导体组件20B的对准和接合更为容易。
如图11所示，在本发明的一些实施方式中，所述记忆体材料层可为非挥发性记忆体材料层14A，其可包含一个或多个电压控制电阻、记忆电阻和电阻随机存取记忆体材料。
如图12所示，其示出了采用传统技术制造的相变化记忆体组件100’的结构。其中，在传统技术中，例如是直接在第二半导体组件20’的晶圆21’的表面201’上直接形成例如第二金属材料层(即字符线金属材料层)17、选择器13、记忆体材料层14以及第一金属材料层(即位线金属材料层)15等。其中，所述晶圆21’中的第一接触区211’和第二接触区212’需要分别与所述第一金属材料层15和所述第二金属材料层17连接，例如，传统技术中所述第一接触区211’是经由第一连接部分213’和通孔16’与所述第一金属材料层15连接，所述第二接触区212’是经由第二连接部分214’与所述第二金属材料层17连接。而在连接过程中，通常存在对准困难的问题。
而与图12所示的传统技术相比，根据本发明的实施方式，本发明在相变化记忆体的制程中，通过将包含第一晶圆的第一半导体组件和包含第二晶圆的第二半导体组件分别独立制造，然后再进行对准和接合，可使得第一半导体组件与第二半导体组件之间不需要精确的对准，具有制程简单、低成本的优势，可降低制造成本及提升制造良率。并且，可以有效避免例如第一半导体组件中的第一晶圆在结晶化过程中的高温对第二半导体组件中的半导体元件(例如CMOS元件)的特性造成影响。
并且，本发明通过利用绝缘体上半导体结构形成传统的P-N二极管作为选择器，以及通过采用氧化物-氧化物熔融接合或氧化物-金属混合接合的层转移技术，可容易地将两个晶圆对准和接合在一起，并可实现低缺陷密度、低泄漏且无附加风险。
本发明还通过在第一半导体组件中设置连接通道的方式，可增大接触区的对准面积，如此，不须使用繁复的对准机制即可容易地实现两个组件之间的对准和接合。
本发明还通过在第一半导体组件和第二半导体组件中分别增加氧化层的方式，使得两个组件之间的对准和接合更为容易。
以上概略说明了本揭示案数个实施例的特征，使所属技术领域内具有通常知识者对于本揭示案可更为容易理解。任何所属技术领域内具有通常知识者应了解到本揭示案可轻易作为其他结构或制程的变更或设计基础，以进行相同于本揭示案实施例的目的及/或获得相同的优点。任何所属技术领域内具有通常知识者亦可理解与上述等同的结构并未脱离本揭示案的精神及保护范围内，且可在不脱离本揭示案的精神及范围内，可作更动、替代与修改。

Claims (31)

1.一种制造相变化记忆体的方法，其特征在于，包含以下操作：
形成第一晶圆，其中所述第一晶圆包含绝缘体上半导体结构；
形成记忆体材料层于所述绝缘体上半导体结构上；
形成第一金属材料层于所述记忆体材料层上，以形成第一半导体组件。
2.根据权利要求1所述的制造相变化记忆体的方法，其特征在于，其中形成所述第一晶圆的操作包含：
形成绝缘层于衬底上；
形成半导体层于所述绝缘层上以形成所述绝缘体上半导体结构；
在所述半导体层上进行N型与P型半导体掺杂以形成选择器。
3.根据权利要求2所述的制造相变化记忆体的方法，其特征在于，还包含以下操作：
形成记忆体阵列于所述第一半导体组件中，所述记忆体阵列包含形成于所述记忆体材料层中的多个记忆体单元、形成于所述绝缘体上半导体结构中的多个选择器单元、以及形成于所述第一金属材料层中的多个第一金属区。
4.根据权利要求3所述的制造相变化记忆体的方法，其特征在于，还包含以下操作：
形成第二半导体组件，其中所述第二半导体组件包含第二晶圆，所述第二晶圆中包含第一接触区以及第二接触区；
倒装所述第一半导体组件，并接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面。
5.根据权利要求4所述的制造相变化记忆体的方法，其特征在于，于所述接合的操作之后，还包含以下操作：
去除所述衬底，并暴露出所述绝缘层。
6.根据权利要求5所述的制造相变化记忆体的方法，其特征在于，其中去除所述衬底的操作包含：
对所述第一半导体组件的第二表面进行研磨、化学机械抛光和/或蚀刻，并停止于所述绝缘层以暴露出所述绝缘层。
7.根据权利要求5或6所述的制造相变化记忆体的方法，其特征在于，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一金属区与所述第二半导体组件的所述第一接触区对准并连接。
8.根据权利要求7所述的制造相变化记忆体的方法，其特征在于，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成第一接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第一接触通孔与所述第二半导体组件的所述第二接触区连接。
9.根据权利要求5或6所述的制造相变化记忆体的方法，其特征在于，在进行倒装所述第一半导体组件的操作之前还包含以下操作：
形成第一连接通道于包含所述记忆体阵列的所述第一半导体组件中，其中所述第一连接通道包含电性隔离的第一连接区以及第二连接区，其中所述第一连接区通过第一连接通孔与所述第一金属区连接。
10.根据权利要求9所述的制造相变化记忆体的方法，其特征在于，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一连接区和所述第二连接区与所述第二半导体组件的所述第一接触区和所述第二接触区分别对应对准并连接。
11.根据权利要求10所述的制造相变化记忆体的方法，其特征在于，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成第二接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第二接触通孔经由所述第二连接区与所述第二半导体组件的所述第二接触区连接。
12.根据权利要求5或6所述的制造相变化记忆体的方法，其特征在于，在进行倒装所述第一半导体组件的操作之前还包含以下操作：
形成第二连接通道于包含所述记忆体阵列的所述第一半导体组件中，其中所述第二连接通道包含通过第二连接通孔与所述第一金属区连接的第三连接区；
形成具有第一厚度的第一氧化物层于所述第一半导体组件的所述第三连接区之上；
形成具有第二厚度的第二氧化物层于所述第二半导体组件的所述第一接触区和所述第二接触区之上。
13.根据权利要求12所述的制造相变化记忆体的方法，其特征在于，所述第一氧化物层与所述第二氧化物层的材料相同。
14.根据权利要求12所述的制造相变化记忆体的方法，其特征在于，其中接合所述第一半导体组件的第一表面与所述第二半导体组件的第一表面的操作还包含：
使所述第一半导体组件的所述第一氧化物层与所述第二半导体组件的所述第二氧化物层对准。
15.根据权利要求13所述的制造相变化记忆体的方法，其特征在于，于所述去除所述衬底，并暴露出所述绝缘层的操作之后，还包含以下操作：
形成多个第三接触通孔于所述绝缘层中；
形成第二金属材料层于所述绝缘层中，其中所述第二金属材料层包含多个第二金属区，所述多个第二金属区包含电性隔离的第一部分和第二部分；其中，所述多个第二金属区的所述第一部分与所述多个选择器单元连接，并通过第一部分的所述第三接触通孔与所述第二半导体组件的所述第二接触区连接；所述多个第二金属区的所述第二部分通过第二部分的所述第三接触通孔与所述第二连接通道的所述第三连接区连接，并通过第三部分的所述第三接触通孔与所述第二半导体组件的所述第一接触区连接。
16.根据权利要求1所述的制造相变化记忆体的方法，其特征在于，所述记忆体材料层为相变化记忆体材料层。
17.根据权利要求1所述的制造相变化记忆体的方法，其特征在于，所述记忆体材料层为非挥发性记忆体材料层，其包含一个或多个电压控制电阻、记忆电阻和电阻随机存取记忆体材料。
18.一种相变化记忆体组件，其特征在于，包含：
第一半导体组件，其包含：
第一晶圆，其中所述第一晶圆包含绝缘体上半导体结构；
选择器，形成于所述绝缘体上半导体结构中；
记忆体材料层，形成于所述选择器上；
第一金属材料层，形成于所述记忆体材料层上。
19.根据权利要求18所述的相变化记忆体组件，其特征在于，所述第一半导体组件中还包含记忆体阵列，其包含：
多个记忆体单元，形成于所述记忆体材料层中；
多个选择器单元，形成于所述绝缘体上半导体结构中；以及
多个第一金属区，形成于所述第一金属材料层中。
20.根据权利要求19所述的相变化记忆体组件，其特征在于，所述第一晶圆包含：
绝缘层，形成于可被去除的衬底上；
其中，是通过于所述绝缘层上形成半导体层以形成所述绝缘体上半导体结构，且是通过在所述半导体层上进行N型与P型半导体掺杂以形成选择器。
21.根据权利要求20所述的相变化记忆体组件，其特征在于，还包含：
第二半导体组件，其包含：
第二晶圆，所述第二晶圆中包含第一接触区以及第二接触区；
其中，所述第一半导体组件是倒装于所述第二半导体组件之上，且所述第一半导体组件的第一表面与所述第二半导体组件的第一表面接合。
22.根据权利要求21所述的相变化记忆体组件，其特征在于，其中所述第一半导体组件的所述第一金属区是与所述第二半导体组件的所述第一接触区对准并连接。
23.根据权利要求22所述的相变化记忆体组件，其特征在于，所述第一半导体组件还包含：
第一接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第一接触通孔与所述第二半导体组件的所述第二接触区连接。
24.根据权利要求21所述的相变化记忆体组件，其特征在于，所述第一半导体组件还包含：
第一连接通道，形成于所述第一半导体组件中，所述第一连接通道包含间隔设置的第一连接区以及第二连接区，其中所述第一连接区通过第一连接通孔与所述第一金属区连接；
其中，所述第一半导体组件的所述第一连接区和所述第二连接区与所述第二半导体组件的所述第一接触区和所述第二接触区分别对应对准并连接。
25.根据权利要求24所述的相变化记忆体组件，其特征在于，所述第一半导体组件还包含：
第二接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，其中所述第二金属材料层与所述多个选择器单元连接，并通过所述第二接触通孔经由所述第二连接区与所述第二半导体组件的所述第二接触区连接。
26.根据权利要求21所述的相变化记忆体组件，其特征在于，所述第一半导体组件还包含：
第二连接通道，形成于所述第一半导体组件中，所述第二连接通道包含第三连接区，其中所述第三连接区通过第二连接通孔与所述第一金属区连接；
第一氧化物层，形成于所述第一半导体组件的所述第三连接区之上；
第二氧化物层，形成于所述第二半导体组件的所述第一接触区和所述第二接触区之上；
其中，所述第一半导体组件的所述第一氧化物层与所述第二半导体组件的所述第二氧化物层对准并接合。
27.根据权利要求26所述的相变化记忆体组件，其特征在于，所述第一氧化物层与所述第二氧化物层的材料相同。
28.根据权利要求26所述的相变化记忆体组件，其特征在于，所述第一半导体组件还包含：
多个第三接触通孔，形成于所述绝缘层中；
第二金属材料层，形成于所述绝缘层中，所述第二金属材料层包含多个第二金属区，所述多个第二金属区包含电性隔离的第一部分和第二部分；其中，所述多个第二金属区的所述第一部分与所述多个选择器单元连接，并通过第一部分的所述第三接触通孔与所述第二半导体组件的所述第二接触区连接；所述多个第二金属区的所述第二部分通过第二部分的所述第三接触通孔与所述第二连接通道的所述第三连接区连接，并通过第三部分的所述第三接触通孔与所述第二半导体组件的所述第一接触区连接。
29.根据权利要求18所述的相变化记忆体组件，其特征在于，所述记忆体材料层为相变化记忆体材料层。
30.根据权利要求18所述的相变化记忆体组件，其特征在于，所述记忆体材料层为非挥发性记忆体材料层，其包含一个或多个电压控制电阻、记忆电阻和电阻随机存取记忆体材料。
31.根据权利要求23或25或27所述的相变化记忆体组件，其特征在于，所述第一金属材料层为用于形成位线的金属材料层；所述第二金属材料层为用于形成字符线的金属材料层。
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