CN107611131A - 3d nand闪存结构中晶圆的叠合连接工艺 - Google Patents
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Abstract
本发明提供了一种3D NAND闪存结构中晶圆连接的叠合连接工艺，包括以下步骤：提供两个晶圆结构；进行预处理，具体为对所述两个晶圆结构的叠合连接面进行预处理以粗糙化所述叠合连接面；将所述两个晶圆结构的叠合连接面叠合并将所述两个晶圆结构连接为一体结构。通过对叠合连接面进行等离子体处理，获得相对粗糙的叠合连接表面，以增加叠合连接后的界面键合力；采用离子注入对叠合连接面进行离子掺杂，减小叠合连接表面之间导电介质的接触电阻；通过对叠合连接后的一体结构进行退火处理，加速界面处的原子扩散，从而增加叠合连接后的界面键合力；通过本发明上述工艺，能够增强多个叠合晶圆连接界面的键合力，进而提高3D NAND闪存结构的产品性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能够增强3D NAND闪存结构中晶圆连接时键合力，同时降低导电介质接触电阻的晶圆的叠合连接工艺。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。
然而随着3D NAND闪存中O/N(Oxide/Nitride)堆叠结构的层叠数目越来越多，使得在三维存储器中形成通刻蚀沟道的难度越来越大，目前常规的沟道刻蚀工艺中可以支持小于73对N/O(Nitride/Oxide)层叠数目，虽然也有支持大于73对N/O(Nitride/Oxide)层叠数目的沟道刻蚀工艺，但是这种工艺的成本非常昂贵，严重制约了3D NAND闪存技术的发展。不仅如此，同样基于上面的原因，在沟道底部中进行的硅的外延生长及之前的预处理、硅外延层的离子注入和离子注入掺杂形成硼硅酸盐玻璃层(BSG)等等工艺步骤，也同样随着N/O(Nitride/Oxide)层叠数目的不断增加而变得越来越困难，进而导致很多问题，比如沟道关键尺寸(CH CD)难以控制而出现弯曲形貌(Bowing Profile)、未清洗干净沟道底部界面引起的硅外延层的不均匀和空位、刻蚀沟道侧壁堆叠结构时的刻蚀不足等等。不仅如此，由于沟道侧壁堆叠结构ONOP的制备工艺中会产生大量的热，而这些热量会严重影响硼硅酸盐玻璃层(BSG)以及硅外延层的离子注入效果。以上这些问题都会影响沟道的制备以及最终3D NAND闪存的性能。
为了解决上述问题，经常采用将相同或者不同的多个晶圆叠合连接在一起，具体的，如图1a-c，现有技术中3D NAND闪存结构的晶圆叠合连接工艺中主要包括了以下步骤：
S1：参见图1a，提供两个连接晶圆1；
S2：参见图1b，平坦化所述两个连接晶圆1的表面以获得连接面2；
S3：参见图1c，将所述两个连接晶圆1的连接面2叠合连接以形成一体结3；
S4：对叠合连接后的所述一体结构进行退火，形成原子扩散层4，以提高界面的键合力。
然而上述工艺种，平坦化后的连接面2非常光滑，使得连接面在相互靠近结合的过程中受到很大的阻力，同时还会降低叠合连接后界面的键合力，从而影响叠合连接的效果，并最终影响3D NAND闪存结构的产品性能。
因此，如何提高叠合连接过程中的键合力和连接效果，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种3D NAND闪存结构中晶圆连接的叠合连接工艺，能够实现增强多个叠合晶圆连接界面键合力的效果，从而提高3D NAND闪存结构的产品性能。
为了实现上述目的，本发明提出了一种3D NAND闪存结构中晶圆连接的叠合连接工艺，包括以下步骤：
提供两个晶圆结构；
进行预处理，具体为对所述两个晶圆结构的叠合连接面进行预处理以粗糙化所述叠合连接面；
将所述两个晶圆结构的叠合连接面叠合并将所述两个晶圆结构连接为一体结构。
进一步的，所述预处理步骤，包括对所述两个晶圆结构的叠合连接面进行等离子体处理。
进一步的，所述预处理步骤，还包括采用离子注入对所述两个晶圆结构的叠合连接面进行离子掺杂，同时可以根据实际接触电阻的需要调整离子注入的角度(1-60°)、能量(10KeV-50MeV)、掺杂计量(1×1013-1×1020原子/cm2)。
进一步的，所述叠合连接工艺，还包括对所述一体结构进行退火处理步骤。
进一步的，所述叠合连接工艺，还包括所述预处理步骤前，对所述两个晶圆结构的用于叠合连接的表面进行平坦化处理的步骤，以获得所述叠合连接面。
进一步的，所述平坦化步骤采用化学机械研磨工艺(CMP)。
进一步的，所述叠合连接面为金属面。
本发明还提供一种3D NAND闪存结构，其是由前述的晶圆的叠合连接工艺制备得到。
与现有技术相比，本发明的有益效果主要体现在：
第一，通过对叠合连接面进行等离子体处理，从而获得相对粗糙的叠合连接表面，以增加叠合连接后的界面键合力；
第二，采用离子注入对叠合连接面进行离子掺杂，能够减小叠合连接表面之间的接触电阻；
第三，通过对叠合连接后的一体结构进行退火处理，能够加速界面处的原子扩散，从而增加叠合连接后的界面键合力；
第三，通过本发明上述工艺，能够增强多个叠合晶圆连接界面的键合力，从而提高3D NAND闪存结构的产品性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-c为现有技术中3D NAND闪存结构中多个晶圆叠合连接的工艺流程图；
图2a-d为本发明中3D NAND闪存结构中多个晶圆叠合连接的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2a-d，在本实施例中，提出了一种3D NAND闪存结构中晶圆连接的叠合连接工艺，包括以下步骤：
S100：提供两个晶圆结构；
S200：对所述两个晶圆结构的表面进行平坦化处理；
S300：进行预处理，具体为对所述两个晶圆结构的叠合连接面进行预处理；
S400：将所述两个晶圆结构的叠合连接面叠合并将所述两个晶圆结构连接为一体结构。
S500：对所述一体结构进行退火处理。
具体的，请参考图2a，在步骤S100中，提供具有用于叠合连接的表面110的两个晶圆结构100。
请参考图2b，在步骤S200中，采用化学机械研磨工艺(CMP)，对所述两个晶圆结构的表面110进行平坦化处理，以获得叠合连接面120；
请参考图2c，在步骤S300中，所述预处理步骤，首先进行步骤S310，采用等离子体对所述两个晶圆结构100的叠合连接面120进行等离子体处理，以粗糙化所述叠合连接面120，从而增加后续叠合连接后结合界面的键合力；随后进行步骤S320，采用离子注入工艺对所述两个晶圆结构100的叠合连接面120进行离子掺杂，以减小叠合连接时两个所述叠合连接面120的接触电阻；图2c中箭头表示等离子体处理和离子注入的一个角度，同时可以根据实际接触电阻的需要调整离子注入的角度(1-60°)、能量(10KeV-50MeV)、掺杂计量(1×1013-1×1020原子/cm2)。
请参考图2d，在步骤S400中，将所述两个晶圆结构100的叠合连接面120叠合，并将所述两个晶圆结构100连接为一体结构200。
在步骤S500中(未图示)，对所述一体结构200进行退火处理步骤，从而加速结合界面的原子扩散速度，形成原子扩散层130，以增加结合界面的键合力。
在前述工艺中，所述两个晶圆结构100的所述叠合连接面120优选为金属面(MetalInterface)，当然，也可以是半导体面(Semiconductor Interface)。
综上，通过对叠合连接面进行等离子体处理，从而获得相对粗糙的叠合连接表面，以增加叠合连接后的界面键合力；采用离子注入对叠合连接面进行离子掺杂，能够减小叠合连接表面之间的接触电阻；通过对叠合连接后的一体结构进行退火处理，能够加速界面处的原子扩散，从而增加叠合连接后的界面键合力；通过本发明上述工艺，能够增强多个叠合晶圆连接界面的键合力，从而可以提高3D NAND闪存结构的产品性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：包括以下步骤：
提供两个晶圆结构；
进行预处理，具体为对所述两个晶圆结构的叠合连接面进行预处理以粗糙化所述叠合连接面；
将所述两个晶圆结构的叠合连接面叠合并将所述两个晶圆结构连接为一体结构。
2.根据权利要求1所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
所述预处理步骤，包括对所述两个晶圆结构的叠合连接面进行等离子体处理。
3.根据权利要求2所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
进一步的，所述预处理步骤，还包括采用离子注入对所述两个晶圆结构的叠合连接面进行离子掺杂。
4.根据权利要求3所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
根据实际接触电阻的需要调整离子注入的角度在1-60°之间、能量在
10KeV-50MeV之间、掺杂计量在1×1013-1×1020原子/cm2之间。
5.根据权利要求1-4任意一项所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
所述叠合连接工艺，还包括对所述一体结构进行退火处理步骤。
6.根据权利要求1-4任意一项所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
所述叠合连接工艺，还包括所述预处理步骤前，对所述两个晶圆结构的用于叠合连接的表面进行平坦化处理的步骤，以获得所述叠合连接面。
7.根据权利要求6所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
所述平坦化步骤采用化学机械研磨工艺(CMP)。
8.根据权利要求1-4任意一项所述的一种3D NAND闪存结构中晶圆连接的叠合连接工艺，其特征在于：
所述叠合连接面为金属面或者半导体面。
9.一种3D NAND闪存结构，其特征在于：其是由权利要求1-8中任意一项所述的3D NAND闪存结构中晶圆连接的叠合连接工艺制备得到。
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| CN101821846A (zh) * | 2007-08-28 | 2010-09-01 | 康宁股份有限公司 | 利用热处理在剥离工艺中再利用半导体晶片 |
| CN101924069A (zh) * | 2010-05-13 | 2010-12-22 | 中国科学院上海微系统与信息技术研究所 | 一种高速高密度三维电阻变换存储结构的制备方法 |
| CN102543828A (zh) * | 2011-11-02 | 2012-07-04 | 上海华力微电子有限公司 | 一种soi硅片的制备方法 |
| CN104979312A (zh) * | 2014-04-14 | 2015-10-14 | 中国科学院苏州纳米技术与纳米仿生研究所 | 半导体结构及其制备方法 |
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| CN101821846A (zh) * | 2007-08-28 | 2010-09-01 | 康宁股份有限公司 | 利用热处理在剥离工艺中再利用半导体晶片 |
| CN101924069A (zh) * | 2010-05-13 | 2010-12-22 | 中国科学院上海微系统与信息技术研究所 | 一种高速高密度三维电阻变换存储结构的制备方法 |
| CN102543828A (zh) * | 2011-11-02 | 2012-07-04 | 上海华力微电子有限公司 | 一种soi硅片的制备方法 |
| CN104979312A (zh) * | 2014-04-14 | 2015-10-14 | 中国科学院苏州纳米技术与纳米仿生研究所 | 半导体结构及其制备方法 |
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