CN101821846A - 利用热处理在剥离工艺中再利用半导体晶片 - Google Patents

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K·P·加德卡里
M·A·斯托克
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Abstract

用于在绝缘体上半导体(SOI)制造工艺中再利用半导体供体晶片的方法和装置提供：(a)对供体半导体晶片的第一注入表面进行离子注入工艺处理，以产生供体半导体晶片的第一剥离层；(b)将第一剥离层的第一注入表面接合至第一绝缘体衬底；(c)从供体半导体晶片分离出第一剥离层，从而使供体半导体晶片的第一解理面暴露，该第一解理面具有第一损伤厚度；以及(d)使供体半导体晶片的第一解理面经受一个或多个升高温度达一定时间，以将第一损伤厚度减薄至足以产生第二注入表面的水平。

Description

利用热处理在剥离工艺中再利用半导体晶片
相关申请的交叉引用
本申请要求2007年8月28日提交的美国临时专利申请No.60/966,439的权益，该申请的全部内容通过引用结合于此。
技术领域
本发明涉及使用制造绝缘体上半导体(SOI)结构的改进工艺来制造绝缘体上半导体(SOI)结构。
背景技术
迄今为止，最常用于绝缘体上半导体结构的半导体材料是硅。这种结构在文献中被称为绝缘体上硅结构，并使用缩写“SOI”。SOI技术对于高性能薄膜晶体管、太阳能电池以及诸如有源矩阵显示器之类的显示器正在变得越来越重要。SOI结构可包括绝缘材料上的基本为单晶硅的薄层(一般厚度为0.1-0.3微米，但在某些情况下有5微米那么厚)。用于在多晶硅上形成TFT的现有技术工艺水平导致硅厚度处于约50nm量级。对多晶硅TFT中的硅的性能的诸多限制因素中的一个是硅结构中晶粒边界的存在。
为便于表示，以下讨论将时常根据SOI结构进行。参考这种特定类型的SOI结构是为了便于对本发明的解释，而不打算且不应被解释为以任何方式限制本发明的范围。本文使用的缩写SOI泛指绝缘体上半导体结构，包括但不限于绝缘体上硅结构。类似地，缩写SiOG一般指玻璃上半导体结构，包括但不限于玻璃上硅结构。术语SiOG还旨在包括玻璃陶瓷上半导体结构，包括但不限于玻璃陶瓷上硅结构。缩写SOI包括SiOG结构。
获得SOI结构晶片的多种方式包括在晶格匹配的衬底上外延生长硅(Si)。一种替代工艺包括将单晶硅晶片接合到其上已生长了SiO2氧化物层的另一硅晶片，接着将上晶片抛光或向下蚀刻至例如0.05至0.3微米的单晶硅层。其它方法包括离子注入法，其中注入氢或氧离子，以在氧离子注入的情况下在硅晶片中形成Si在上的掩埋氧化物层，或在氢离子注入的情况下分离(剥离)薄Si层以接合至具有氧化物层的另一Si晶片。
就成本和/或接合强度和耐久度而言，前两种方法未能得到令人满意的结构。涉及氢离子注入的后一种方法已经引起注意，而且已被认为优于前面的方法，因为所需的注入能量小于氧离子注入所需的注入能量的50％，而且所需剂量低两个数量级。
美国专利No.5,374,564公开了使用热处理在衬底上获得单晶硅膜的工艺。具有平坦表面的硅晶片进行以下步骤的工艺处理：(i)通过离子轰击硅晶片的表面来注入从而产生微气泡层，该层限定硅晶片的下区和构成薄硅膜的上区；(ii)用刚性材料层(诸如绝缘氧化物材料)接触硅晶片的平坦表面；以及(iii)在高于执行离子轰击的温度下热处理硅晶片和绝缘材料的组件的第三阶段。第三阶段采用足以将硅薄膜和绝缘材料接合到一起的温度，以在微气泡中产生压力效果，并致使硅薄膜和硅晶片的剩余物质之间分离。(由于该高温步骤，该工艺在较低成本玻璃或玻璃陶瓷衬底下不可行。)
美国专利No.7,176,528公开了制造SiOG结构的工艺。该工艺包括以下步骤：(i)将硅晶片表面暴露给氢离子注入以产生接合表面；(ii)使该晶片的接合表面与玻璃衬底接触；(iii)对晶片和玻璃衬底施加压力、温度以及电压以便于它们之间的接合；以及(iv)将该结构冷却至常温以便于玻璃衬底和薄硅层从硅晶片分离。
在SOI工艺中，在将硅(或其他半导体材料)的第一薄层从供体半导体晶片去除之后(可能仅去除约1微米)，约95％或更多的供体半导体晶片可能仍可用于其他用途。对供体半导体晶片的再利用对制造SOI结构、尤其是大面积SOI结构具有较显著的影响。供体半导体晶片再利用——它可能是影响工艺成本的主要因素——限定了给定供体半导体晶片在制造SOI结构的多道接合工艺期间可使用多少次。当利用横向设置在给定玻璃衬底上的分离的半导体层结构制造大面积SOI时(所谓的平铺(tiling))，再利用因素甚至更重要。对于此类工艺，期望尽可能多次地再利用给定的供体半导体晶片。
为了再利用目的，必须使供体半导体晶片的接合表面返回至相对无损状态。通常，这通过将因剥离(分离)而受损的供体半导体晶片的一定厚度去除来实现。这可通过诸如化学机械抛光(CMP)之类的标准抛光技术来实现。然而，抛光是昂贵的。此外，抛光会导致表面下损伤、材料去除不均匀、以及材料大量损耗。抛光工艺和伴随的预抛光和后抛光清洁工艺非常有侵蚀性，经常导致晶片过早碎裂。
诸如CMP之类的常规抛光工艺不能均匀地去除供体半导体晶片的表面上的材料。圆半导体晶片表面不均匀性(标准偏差/平均去除厚度)的现有技术水平通常为所去除材料厚度的5-10％。随着更多的半导体材料被去除，厚度变化相应地更糟糕。CMP工艺的另一问题是，当抛光矩形SOI结构(即具有尖角的结构)时，它呈现出特别糟糕的结果。实际上，相比于SOI结构中心处的表面不均匀度，其弯角处的上述表面不均匀度被放大。当表面几何形状(例如，如果为矩阵则为靠近转角处)超过再利用功能限制时，通过抛光实现的供体半导体晶片的多次再利用将导致给定晶片的再利用周期寿命的过早结束。
由于常规抛光技术的不均匀性，如果例如需要从供体半导体晶片的接合表面去除0.150微米的实际损伤，则为了确定该损伤层已从整个表面上完全去除，至少需要去除1.0微米厚度。因此为了确定所有损伤已去除，去除了超过实际损伤厚度的五倍。这是极度浪费的，而且具有严重的消极成本影响。
再者，抛光工艺在供体半导体晶片的接合表面上引入了侵蚀性的灰浆(化学试剂和研磨微粒)。这些化学试剂和微粒在其干燥和永久附着在接合表面之前必须从接合表面去除。这是非常昂贵的过程，而且显著增加了总的抛光工艺成本。
发明内容
根据本发明的一个或多个实施例，用于在绝缘体上半导体(SOI)制造工艺中再利用半导体供体晶片的方法和装置提供：(a)对供体半导体晶片的第一注入表面进行离子注入工艺处理，以产生供体半导体晶片的第一剥离层；(b)将第一剥离层的第一注入表面接合至第一绝缘体衬底；(c)从供体半导体晶片分离第一剥离层，从而使供体半导体晶片的第一解理面暴露，该第一解理面具有第一损伤厚度；以及(d)使供体半导体晶片的第一解理面经受一个或多个升高温度达一定时间，以将第一损伤厚度降低至足以产生第二注入表面的水平。
这些方法和装置可进一步包括重复步骤(a)-(d)，以产生用于更多SOI结构的更多剥离层。这一个或多个升高的温度可包括在约700℃到约1200℃的范围内的至少一个温度，其中约1000-1100℃为优选。退火时间可以在约1到约8小时之间，诸如约4小时(例如在1000℃下)。
使供体半导体晶片的第一解理面经受一个或多个升高温度达一定时间的步骤可在诸如氩气之类的惰性气体或其他合适的惰性气体的气氛中进行。或者，该气氛可以是诸如包括氢气(或其他还原气体)或惰性气体和还原气体的混合物之类的还原气氛。
当结合附图对本发明进行描述时，对本领域普通技术人员而言其它方面、特征、优点等将变得显而易见。
附图说明
为说明本发明的多个方面，在附图中示出了当前优选的形式，然而应当理解本发明不限于所示的这些精确设置和设备。
图1是示出根据本发明的一个或多个实施例的SOG器件的结构的简化侧视图；
图2是示出根据本发明的一个或多个实施例的用于形成图1的多个SOG器件的供体半导体晶片的再利用的简化图；
图3-6是示出利用本发明的工艺来制造图1的SOG器件而形成的中间结构的简化示意图；
图7是示出刚剥离出一薄层以形成图5的结构之后的供体半导体晶片的侧视图；
图8是示出用于调节供体半导体晶片的接合表面以为后续的接合和剥离工序制备接合表面的热处理工艺的示意图；以及
图9-10分别是示出工艺半导体晶片预热处理和后热处理的接合表面的表面粗糙度特性的图解。
具体实施方式
参照其中相同的附图标记表示相同要素的附图，在图1中示出了根据本发明的一个或多个实施例的SOI结构(具体而言是SOG结构)100。该SOG结构100包括诸如玻璃或玻璃陶瓷衬底102之类的绝缘体衬底以及半导体层104。该SOG结构100可应用于显示器，包括有机发光二极管(OLED)显示器和液晶显示器(LCD)、集成电路、光伏器件、薄膜晶体管应用等。
层104的半导体材料可以是基本单晶材料的形式。使用术语“基本”来描述层104是为了考虑半导体材料一般包含固有或人为添加的至少某些内部或表面缺陷，诸如晶格缺陷或一些晶粒边界。术语“基本”还反映了某些掺杂剂可能使半导体材料的晶体结构发生畸变或以其它方式发生影响。
为了进行讨论，假定半导体层104由硅形成。然而，应当理解的是，该半导体材料可以是硅基半导体或任一其它类型的半导体，诸如III-V、II-IV、II-IV-V族等等半导体。这些材料的示例包括：硅(Si)、掺锗硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP以及InP。
参照图2，期望在制造工艺中形成许多此类SOG结构100，用于不同的产品，或用于需要多个SOG结构的集成器件。在任一种情况下，制造多个SOG结构100的一种方法是在剥离层122接合至玻璃衬底102的工艺期间，从供体半导体晶片120解理(或剥离)半导体材料的薄剥离层122。在从供体半导体晶片120去除半导体材料的第一剥离层122之后，供体半导体晶片120的大部分(可能95％或更多)仍可用于其他用途。对供体半导体晶片120的再利用对制造大量SOI结构100、尤其是大面积SOI结构具有较显著的影响。如本文中稍后更详细讨论的那样，必须将供体半导体晶片120的接合表面121(或解理面)返回至相对无损的状态，以便后续接合工艺。用于处理解理面121和使其准备好接合的特定技术对制造SOG结构100的总成本有重要影响。这些技术将在本文中稍后进行描述。
现参照图3-6，这些图示出了为制造SOG结构100而形成的中间结构。首先参照图3，通过诸如抛光、清洁等等手段制备了供体半导体晶片120的注入表面121，以产生适于接合至玻璃或玻璃-陶瓷衬底102的相对平坦和均匀的注入表面121。为讨论目的，半导体晶片120可以是基本单晶的半导体晶片，但如上所述，可采用任何其它合适的半导体材料。
通过使注入表面121进行一次或多次离子注入工艺处理以在供体半导体晶片120的注入表面121之下产生弱化区域从而产生剥离层122。虽然本发明的各个实施方式不限于形成剥离层122的任何特定方法，但一种适合的方法是，对供体半导体晶片120的注入表面121进行氢离子注入工艺，以至少开始在供体半导体晶片120中形成剥离层122。可使用常规技术来调节注入能量，以实现剥离层122的一般厚度，诸如约300-500nm之间的厚度。作为实例，可采用氢离子注入，但是也可采用其它离子或多种离子，如硼+氢、氦+氢、或有关剥离的文献中已知的其它离子之类。再者，在不背离本发明精神和范围的情况下，可采用适合于形成供体层122的任意其它已知技术或下文中所开发的技术。
供体半导体晶片120可被处理以降低例如注入表面121上的氢离子浓度。例如，供体半导体晶片120可被清洗和清洁，而且剥离层122的注入供体表面121可进行温和氧化处理。氧化处理可包括氧等离子体中的处理、臭氧处理、过氧化氢处理、过氧化氢和氨处理、过氧化氢和酸处理或这些工艺的组合。预期在这些处理期间，以氢封端的表面基团氧化成羟基，羟基又使硅晶片的表面亲水。对于氧等离子体，可在室温下执行该处理，而对于氨水或酸处理，可在25-150℃之间的温度下执行该处理。
参照图4-5，玻璃衬底102可利用电解工艺接合至剥离层122。美国专利No.7,176,528中描述了合适的电解接合工艺，该专利的全部内容通过引用结合于此。以下讨论了该工艺的多个部分。在接合工艺中，可执行对玻璃衬底102(以及剥离层122——如果还未剥离)的适当的表面清洁。之后，使该中间结构直接或间接接触以获得图4中示意性示出的配置。在接触之前或之后，在温差梯度下加热包括供体半导体晶片120、剥离层122以及玻璃衬底102的结构。可将玻璃衬底102加热至高于施主半导体晶片120和剥离层122的温度。作为示例，玻璃衬底102与供体半导体晶片120(以及剥离层122)之间的温差至少为1℃，但该温差可高达约100至约150℃。具有与施主半导体晶片120匹配(例如与硅匹配)热膨胀系数(CTE)的玻璃需要该温差，因为它促进了稍后剥离层122因为热应力从半导体晶片120的分离。
一旦玻璃衬底102与供体半导体晶片120之间的温差稳定，则对中间组件施加机械压力。压力范围可在约1至50psi之间。施加例如高于约100psi的压力可能导致玻璃衬底102碎裂。
可将玻璃衬底102和供体半导体晶片120置于玻璃衬底102的应变点的约+/-150℃的温度下。
接着，在中间组件上施加电压，例如其中供体半导体晶片120处于正电极处，而玻璃衬底102处于负电极处。该中间组件被保持在上述条件下一段时间(例如约1小时或更少)，移除电压，并允许中间组件冷却至室温。
参照图5，在冷却之前、期间和/或之后，供体半导体晶片120和玻璃衬底102被分离——如果它们未完全分离则可能包括某些剥离，以获得具有相对薄的剥离层122的玻璃衬底102，该剥离层122由与其接合的供体半导体层120的半导体材料形成。可通过剥离层122的由于热应力引起的断裂来实现分离。或者或此外，可使用诸如水射流切割之类的机械应力或化学蚀刻来便于分离。
供体半导体晶片120与玻璃衬底102的分离通过对注入区施加应力来实现，诸如通过加热和/或冷却工艺来实现。注意，加热和/或冷却工艺的特性可建立为玻璃衬底102的应变点的函数。虽然本发明不受任何具体操作理论限制，但认为当供体半导体晶片120和玻璃衬底102各自的温度在冷却期间正在下降或已经下降时，具有相对低应变点的玻璃衬底102可便于分离。同样，认为当供体半导体晶片120和玻璃衬底102各自的温度在加热期间正在升高或已经升高时，具有相对高应变点的玻璃衬底102可便于分离。因此，根据本发明的一个或多个方面，分离供体半导体晶片120和玻璃衬底102可包括以下之一：冷却供体半导体晶片120和玻璃衬底102，以使在它们各自的温度在下降时发生分离；加热供体半导体晶片120和玻璃衬底102，以使在它们各自的温度在上升时发生分离；以及在冷却或加热期间，当供体半导体晶片120和玻璃衬底102各自的温度既没有显著升高又没有显著下降时(例如处于某些稳定状态或保持状况)，实现它们的分离。
参照图6，刚分离之后的剥离层122的解理面123会呈现过大的表面粗糙度、过大的硅层厚度以及硅层的注入损伤(例如由于无定形硅层的形成)。在某些情况下，无定形硅层的厚度可为约50-150nm量级。此外，取决于注入能量和注入时间，剥离层122的厚度可为约300-500nm量级。半导体层104的最终厚度应当在约10-250nm之间。因此，解理面123进行后处理，该后处理可包括对解理面123进行抛光、蚀刻或其他处理，如示出材料去除的箭头所示。该后处理旨在去除剥离层122的材料124，从而剩下半导体层104。
参照图7，供体半导体晶片120的解理面121A还会呈现过大的表面粗糙度和注入损伤——损伤区的厚度可以是200nm或更厚。根据本发明的一个或多个方面，使供体半导体晶片120的解理面121A经受一个或多个升高的温度达一定时间(退火)，以将损伤还原至足以产生适于制造另一SOG结构100的另一注入表面121(图3)的水平。可构想产生剥离层122、将剥离层122接合至衬底102、分离剥离层122以及后续的热处理——用于修复供体半导体晶片120的表面121A——的步骤可重复多次，以利用供体半导体晶片120(图2)的相当大部分，从而降低制造成本。
用于产生适于接合的表面结构且去除损伤层的常规抛光需要去除过量材料，以确保所有损伤已被去除。使用根据本发明的热复原工艺具有另一优势。当使用热处理来减少或消除损伤层时，可使用非常浅的抛光深度(比如10nm)来制备表面结构以使其适于接合工艺。简单的无破坏性测试可用于确定全部表面结构是否已经充分去除，从而实现最优材料去除工艺的简单展开。例如，可对经退火表面进行附加接触抛光或适压抛光以去除任何剩余的粗糙斑点。与标准抛光中去除约1000nm材料相比，该接触抛光工艺包括去除诸如约10-100nm之间的少量材料。将浅抛光工艺与热复原过程耦合还实现单独通过热处理或化学处理不能去除的未剥离斑点的去除。
参照图8，为完成热处理(退火)工艺，供体半导体晶片120可被置入温度室150。然后可使解理面121A经受一个或多个升高温度达一定时间，以将损伤减少(即减少其损伤区的厚度)至足以实现另一注入表面121的水平。升高的温度可包括在约700℃到约1200℃的范围内的至少一个温度。优选温度约为1000-1100℃。应用热处理的持续时间可在约1到约8小时之间，其中优选为约4小时。室150内的气氛可以是惰性气体气氛或还原气氛。该惰性气氛可包括氩气或另一合适的惰性气体。当采用还原气氛时，该气氛可包括氢气，或可以是氩气(或其他惰性气体)加上氢气。
在一个实验中，100mm直径和100微米厚度的硅供体晶片以8×1016离子/cm2的剂量和100KeV的注入能量进行氢离子注入。硅供体晶片然后在氧等离子体中进行处理，以氧化其表面基团。100mm直径的EAGLE
Figure GPA00001094697500091
玻璃晶片：(i)利用Fischer scientific Contrad 70清洁剂在超声浴中清洗15分钟；(ii)利用蒸馏水在超声浴中清洗15分钟；(iii)在10％硝酸中清洗；以及(iv)在蒸馏水中清洗。硅供体晶片和玻璃晶片在清洁室内环境中利用蒸馏水在旋转清洗器-干燥器中清洗。硅供体晶片和玻璃晶片被置于Suss Microtech接合器中。玻璃晶片被放置在负电极上，而硅供体晶片被放置在正电极上，其中硅供体晶片通过隔离件与玻璃晶片保持分离。硅供体晶片被加热至525℃，而玻璃晶片在氮气气氛中被加热至575℃。然后使这些晶片相互接触。在晶片表面上施加1750伏电压20分钟。然后将这些晶片冷却至室温。这些晶片容易地分离。将牢固附连的薄硅膜(约500nm)接合至玻璃衬底。参照图9，经由TEM检查硅供体晶片120。受损表面121A呈现约200nm的厚度。
参照图10，将硅供体晶片在1000℃下在氩气气氛中热处理四小时。然后经由TEM检查硅供体晶片120的表面121，而其结果是损伤已基本复原。对硅供体晶片120再次进行氢离子注入，并重复硅膜转移工艺。其结果是产生牢固接合至玻璃衬底的另一薄硅膜(约500nm)。此外，可执行接触抛光以降低表面粗糙度。热处理工艺减少和/或消除了硅供体晶片120中的损伤，而接触抛光降低表面粗糙度。
根据MEMC电子材料公司(MEMC Electronic Materials Inc.)的J.L.Vasal等人的论文“用于在CZ晶片中实现极低能源转换效率的新颖方法(ANovel Method For Achieving Very Low Cops In CZ Wafers)”(出版状态未知)，对硅晶片按顺序加热以去除损伤和改善表面结构可利用第一氢气气氛以及第二氩气气氛来实现——以产生更平整的表面结构。根据本发明的一个或多个其他方面，氢离子注入工艺可能将现有的氢留在受损表面121A上从而非还原气氛(例如仅有氩)中的热处理可实现良好的表面结构而无需单独的氢气气氛步骤。
现在将描述玻璃衬底102预接合和后接合的某些结构细节。首先参照玻璃衬底102的预接合结构方面，玻璃衬底102可由氧化物玻璃或氧化物玻璃-陶瓷形成。虽然不需要，但本文所描述的实施例可包括呈现出低于约1,000℃的应变点的氧化物玻璃或玻璃-陶瓷。如玻璃制造领域中常见地，应变点是玻璃或玻璃-陶瓷具有1014.6泊(1013.6Pa.s)的粘度的温度。在氧化物玻璃和氧化物玻璃-陶瓷之间，玻璃具有更容易制造的优点，从而使它们更广泛可用和更便宜。
作为示例，玻璃衬底102可由包含碱土离子的玻璃衬底形成，诸如由康宁公司玻璃组分NO.1737(CORNING INCORPORATED GLASSCOMPOSITION NO.1737)或康宁公司玻璃组分NO.EAGLE(CORNING INCORPORATED GLASS COMPOSITION NO.EAGLE
Figure GPA00001094697500102
)组成的衬底。这些玻璃材料例如在液晶显示器制造中具有特定用途。
该玻璃衬底可具有约0.1mm到约10mm范围内的厚度，诸如约0.5mm到约3mm范围内的厚度。对于某些SOG结构，需要厚度大于或等于约1微米的绝缘层，例如用于避免当具有硅/氧化硅/硅构造的标准SOG结构在高频下工作时会产生的寄生电容效应。过去，这样的厚度难以实现。根据本发明，通过简单地使用厚度大于或等于约1微米的玻璃衬底102，容易实现绝缘层厚度大于1微米的SOG结构。玻璃衬底102的厚度下限可以是约1微米。
一般而言，玻璃衬底102应当足够厚，以支持半导体层104通过接合工艺步骤，以及对SOG结构所执行的用于制造TFT 100的后续处理。虽然玻璃衬底102的厚度不存在理论上限，但超过支持功能所需或最终TFT结构100所需的厚度可能是不利的，因为玻璃衬底102的厚度越大，形成TFT
100的至少某些工艺步骤越难以实现。
氧化物玻璃或氧化物玻璃-陶瓷衬底102可基于二氧化硅。因此，SiO2在氧化物玻璃或氧化物玻璃-陶瓷中的摩尔百分比可能大于30％摩尔百分比，且可能大于40％摩尔百分比。在玻璃-陶瓷的情况下，晶相可以是富铝红柱石、堇青石、钙长石、尖晶石或本领域已知的玻璃-陶瓷的其它晶相。非二氧化硅基的玻璃和玻璃-陶瓷可在本发明的一个或多个实施例的实施中使用，但一般更为不利，因为它们成本更高和/或性能特性低劣。同样，对某些应用而言，例如对于使用采用非二氧化硅基的半导体材料的SOG结构的TFT而言，可能需要非氧化物基的玻璃衬底——例如非氧化物玻璃，但由于它们成本较高而无优势。如以下将更详细讨论的那样，在一个或多个实施例中，玻璃或玻璃-陶瓷衬底102被设计成与其接合的层104的一种或多种半导体材料(例如硅、锗等)的热膨胀系数(CTE)匹配。该CTE匹配确保分解过程的加热周期期间所需的机械性质。
对于例如显示应用的某些应用而言，玻璃或玻璃-陶瓷102在可见光、近UV和或IR波长范围中透明，例如玻璃或玻璃-陶瓷102在350nm到2微米波长范围中为透明。
虽然玻璃衬底102由单层玻璃或玻璃-陶瓷层构成，但在需要时还可使用层叠结构。当使用层叠结构时，最接近半导体层104的叠层的层可具有本文中针对由单种玻璃或玻璃-陶瓷组成的玻璃衬底102所讨论的性质。离半导体层104更远的层也可具有那些性质，但可能具有驰豫(relaxed)性质，因为它们不与半导体层104直接相互作用。在后一种情况下，当对玻璃衬底102指定的性质不再满足时，玻璃衬底102被认为已经结束。
现在转到玻璃衬底102的后处理方面和特性，参照图5，应用电压电势使玻璃衬底102中的碱或碱土离子离开半导体/玻璃界面而进一步进入玻璃衬底102。更具体地，玻璃衬底102的正离子，包括基本上所有的改性剂正离子从半导体/玻璃界面的较高电压电位迁移开，从而形成：(1)玻璃衬底102中的毗邻半导体/玻璃界面的浓度减小的正离子层112；以及(2)玻璃衬底102中的毗邻浓度减小的正离子层112的浓度增大的正离子层112。这实现了多种功能：(i)无碱或无碱土离子的界面(或层)112在玻璃衬底102中产生；(ii)碱或碱土离子增强界面(或层)112在玻璃衬底102中产生；(iii)氧化物层116在剥离层122与玻璃衬底102之间产生；以及(iv)玻璃衬底102变得非常活性，并通过在相对低温下加热而牢固地接合至剥离层122。
在图5中所示的示例中，电解工艺所得的中间结构按顺序包括：体玻璃衬底118(在玻璃衬底102中)；碱或碱土离子增强层114(在玻璃衬底102中)；碱或碱土离子减少层112(在玻璃衬底102中)；氧化物层116；以及剥离层122。因此，电解过程将剥离层122与玻璃衬底102之间的界面变成包括层112(为正离子耗尽区)和层114(为正离子增强区)的“界面区”。该界面区还可包括在正离子耗尽层112的远端边缘附近的一个或多个正离子堆积区。
该正离子增强层114具有增大的氧浓度且具有一厚度。该厚度可根据在玻璃衬底102之上的基准表面(未示出)处的氧的基准浓度来定义。该基准表面基本平行于玻璃衬底102与剥离层120之间的接合表面，并与该接合表面分开一段距离。利用该基准表面，正离子增强层114的厚度通常将满足以下关系：
T≤200nm，
其中T是接合表面与以下表面之间的距离：(i)基本平行于接合表面的表面，以及(ii)离接合表面最远且满足以下关系的表面：
CO(x)-CO/Ref≥50％，0≤x≤T，
其中CO(x)是作为离接合表面的距离x的函数的氧浓度，CO/Ref是在上述基准表面处的氧浓度，以及CO(x)和CO/Ref是原子百分比。
通常，T将显著小于200纳米，例如为约50到约100纳米量级。应当注意的是，CO/Ref通常为零，因此上述关系在多数情况下缩减为：
CO(x)≥50％，0≤x≤T.
连同正离子耗尽层112，氧化物玻璃或氧化物玻璃-陶瓷衬底102优选至少包括以所施加电场的方向移动的某些正离子，即背离接合表面并进入玻璃衬底102的层114的某些正离子。例如Li+1、Na+1和/或K+1离子之类的碱离子是适用于此用途的正离子，因为它们相比氧化物玻璃和氧化物玻璃-陶瓷中通常包含的例如碱土离子之类的其它类型的正离子而言具有较高的迁移率。然而，具有除碱离子之外的正离子的氧化物玻璃和氧化物玻璃-陶瓷，例如仅具有碱土离子的氧化物玻璃和氧化物玻璃-陶瓷可用于本发明的实施。碱和碱土离子的浓度可在宽泛范围上变化，代表性的浓度为以氧化物为基准的0.1到40％重量百分比之间。优选的碱和碱土离子浓度在碱离子的情况下为以氧化物为基准的0.1到10％重量百分比之间，而在碱土离子的情况下为以氧化物为基准的0到25％重量百分比之间。
在电解工艺中施加的电场使正离子(阳离子)进一步移入玻璃衬底102，从而形成正离子耗尽层108。当氧化物玻璃或氧化物玻璃-陶瓷包含碱离子时，因为已知此类离子会干扰半导体器件的工作，所以尤其需要形成正离子耗尽层112。例如Mg+2、Ca+2、Sr+2和/或Ba+2之类的碱土离子也会干扰半导体器件的工作，因此耗尽区也优选具有降低浓度的这些离子。
已经发现一旦正离子耗尽层112形成，则即使SOG结构100被加热至与用于电解工艺的温度相当甚至更高的温度，该正离子耗尽层112仍一直稳定。由于在升高的温度下形成，正离子耗尽层112在SOG结构的正常工作和形成温度下尤其稳定。这些因素确保在使用或进一步的器件处理期间，碱和碱土离子将不会从氧化物玻璃或氧化物玻璃-陶瓷102扩散回稍后直接涂敷玻璃衬底102或氧化物层116的任何半导体材料，这是使用电场作为电解工艺的一部分所获得的重要好处。
根据本公开内容，本领域技术人员容易确定实现期望宽度和针对所有正离子的期望降低的正离子浓度的正离子耗尽层112所需的操作参数。当存在时，正离子耗尽层112是根据本发明的一个或多个实施例制造的SOG结构的一个特征。
虽然本文已经参照特定实施例描述了本发明，但应当理解这些实施例仅仅是为了说明本发明的原理和应用。因此应当理解，可对说明性实施例作出多种修改，而且可设计其它设置，而不背离所附权利要求所限定的本发明的精神和范围。

Claims (21)

1.一种在绝缘体上半导体(SOI)制造工艺中再利用半导体供体晶片的方法，所述方法包括：
(a)对供体半导体晶片的第一注入表面进行离子注入工艺处理，以产生所述供体半导体晶片的第一剥离层；
(b)将所述第一剥离层的所述第一注入表面接合至第一绝缘体衬底；
(c)从所述供体半导体晶片分离出所述第一剥离层，从而使所述供体半导体晶片的第一解理面暴露，所述第一解理面具有第一损伤厚度；以及
(d)使所述供体半导体晶片的所述第一解理面随时间的流逝经受一个或多个升高的温度，以将所述第一损伤厚度减薄至足以产生第二注入表面的水平。
2.如权利要求1所述的方法，其特征在于，还包括重复步骤(a)-(d)，以产生用于更多SOI结构的更多剥离层。
3.如权利要求1所述的方法，其特征在于，还包括接触抛光所述供体半导体晶片的所述第一解理面，以去除约10-100nm的材料，从而减小所述第一解理面的表面粗糙度。
4.如权利要求1所述的方法，其特征在于，所述一个或多个升高的温度包括在约700℃到约1200℃的范围内的至少一个温度。
5.如权利要求4所述的方法，其特征在于，所述至少一个温度约为1000-1100℃。
6.如权利要求1所述的方法，其特征在于，所述时间在约1小时到约8小时之间。
7.如权利要求6所述的方法，其特征在于，所述时间约为4小时。
8.如权利要求1所述的方法，其特征在于，使所述供体半导体晶片的所述第一解理面随时间的流逝经受一个或多个升高的温度的步骤在惰性气氛中进行。
9.如权利要求8所述的方法，其特征在于，所述气氛包括氩气。
10.如权利要求1所述的方法，其特征在于，使所述供体半导体晶片的所述第一解理面随时间的流逝经受一个或多个升高的温度的步骤在还原气氛中进行。
11.如权利要求10所述的方法，其特征在于，所述气氛包括氢气。
12.如权利要求10所述的方法，其特征在于，所述气氛包括惰性气体和氢气的混合物。
13.如权利要求10所述的方法，其特征在于，所述惰性气体是氩气。
14.如权利要求1所述的方法，其特征在于，所述供体半导体晶片是单晶半导体晶片。
15.如权利要求14所述的方法，其特征在于，所述供体半导体晶片从以下组中选取：硅(Si)、掺锗硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP以及InP。
16.如权利要求1所述的方法，其特征在于，所述绝缘体衬底是玻璃或玻璃陶瓷衬底。
17.如权利要求16所述的方法，其特征在于，所述接合步骤包括：
加热所述玻璃衬底和所述供体半导体晶片中的至少一个；
使所述玻璃衬底与所述供体半导体晶片直接接触或通过所述剥离层间接接触；以及
在所述玻璃衬底和所述供体半导体晶片上施加电压电势以引发所述接合。
18.如权利要求17所述的方法，其特征在于，还包括保持所述接触、加热以及电压，以使：(i)氧化物层在衬底上形成于所述供体半导体晶片与所述衬底之间；以及(ii)包括基本上所有改性剂正离子的所述衬底的正离子从所述供体半导体晶片的高电压电位迁移开，从而形成：(1)所述衬底中毗邻所述供体半导体晶片的浓度减小的正离子层；以及(2)所述衬底中毗邻所述浓度减小的正离子层的浓度增大的正离子层。
19.一种玻璃上半导体(SOG)结构，包括：
玻璃或玻璃陶瓷衬底；以及
具有经电解接合至所述玻璃或玻璃陶瓷衬底的接合表面的单晶半导体层，其中，所述单晶半导体层利用以下步骤形成：
(a)使供体半导体晶片的第一解理面随时间的流逝经受一个或多个升高的温度，以将所述第一解理面的第一损伤厚度减薄至足以产生第一注入表面的水平；
(b)对所述供体半导体晶片的第一注入表面进行离子注入工艺处理，以产生所述供体半导体晶片的第一剥离层；
(c)将所述第一剥离层的所述第一注入表面接合至所述玻璃或玻璃陶瓷衬底；以及
(d)从所述供体半导体晶片分离出所述第一剥离层，从而使所述供体半导体晶片的第二解理面暴露，所述第二解理面具有第二损伤厚度。
20.如权利要求19所述的SOG，其特征在于，所述单晶半导体层从以下组中选取：硅(Si)、掺锗硅(SiGe)、碳化硅(SiC)、锗(Ge)、砷化镓(GaAs)、GaP以及InP。
21.如权利要求19所述的SOG，其特征在于：
所述玻璃或玻璃陶瓷衬底按顺序包括体材料层、浓度增大的正离子层、浓度减小的正离子层，其中，所述浓度增大的正离子层包含从所述浓度减小的正离子层迁移而来的基本上所有的改性剂正离子；以及
导电或半导电的氧化物层位于所述衬底的浓度减小的正离子层与所述单晶半导体层之间。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103872189A (zh) * 2012-12-18 2014-06-18 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN104428886A (zh) * 2012-07-03 2015-03-18 法国原子能及替代能源委员会 硅＜100＞的自支撑层的分离
CN107611131A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 3d nand闪存结构中晶圆的叠合连接工艺
CN108682623A (zh) * 2011-01-25 2018-10-19 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084284A1 (ja) 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置用の絶縁基板、半導体装置、及び、半導体装置の製造方法
WO2009084309A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置の製造方法、および当該製造方法によって作製される半導体装置
US8377825B2 (en) * 2009-10-30 2013-02-19 Corning Incorporated Semiconductor wafer re-use using chemical mechanical polishing
US8562849B2 (en) * 2009-11-30 2013-10-22 Corning Incorporated Methods and apparatus for edge chamfering of semiconductor wafers using chemical mechanical polishing
SG173283A1 (en) * 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate
KR101077261B1 (ko) 2010-08-04 2011-10-27 (주)클린솔루션 워터젯을 이용한 다결정 실리콘 잉곳의 절단 방법
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法
FR2985369B1 (fr) * 2011-12-29 2014-01-10 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
TW201546953A (zh) * 2014-04-07 2015-12-16 Gtat Corp 製備功率電子裝置的方法
KR101633631B1 (ko) 2015-08-11 2016-06-27 연세대학교 산학협력단 실크를 이용한 반도체 물질의 박리방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7052978B2 (en) * 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
KR101142138B1 (ko) * 2003-09-10 2012-05-10 신에쯔 한도타이 가부시키가이샤 적층기판의 세척방법, 기판의 접합방법 및 접합 웨이퍼의제조방법
EP1962340A3 (en) * 2004-11-09 2009-12-23 S.O.I. TEC Silicon Method for manufacturing compound material wafers
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108682623A (zh) * 2011-01-25 2018-10-19 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法
CN108682623B (zh) * 2011-01-25 2022-09-27 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法
CN104428886A (zh) * 2012-07-03 2015-03-18 法国原子能及替代能源委员会 硅＜100＞的自支撑层的分离
CN104428886B (zh) * 2012-07-03 2018-04-27 法国原子能及替代能源委员会 硅＜100＞的自支撑层的分离
CN103872189A (zh) * 2012-12-18 2014-06-18 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN103872189B (zh) * 2012-12-18 2016-09-07 比亚迪股份有限公司 垂直结构白光led芯片及其制备方法
CN107611131A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 3d nand闪存结构中晶圆的叠合连接工艺

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