CN101903992A - 用于平面独立栅或环栅晶体管的改进的制造方法 - Google Patents
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Abstract
本发明涉及用于在体半导体衬底上制造平面独立双栅FET或平面环栅FET的方法。本发明包括采用掩埋牺牲层重新填充有源半导体区中的表面凹陷，以及在通过相应的沉积和图案化准备预处理栅叠层之后，在隔离区中形成凹陷，以使凹陷沿着朝向内部衬底的深度方向延伸至允许去除掩埋牺牲层的深度水平，并且导致凹陷沿着沟道方向对栅叠层的一部分产生底切。
Description
技术领域
本发明涉及用于制造平面独立栅场效应晶体管(planarindependent-gate field effect transistor)(IDGFET)的方法以及用于制造平面环栅场效应晶体管(planar gate-all-around field effecttransistor)(GAAFET)的方法。
背景技术
在适合用于沟道长度为50nm或更小的晶体管结构的晶体管结构中，广泛地认为双栅(DG)或环栅结构是最有前途的CMOS结构。
根据导电膜的取向和相应的制造工艺，设想了不同类型的这种多栅结构，如FinFET、垂直结构或平面结构。
平面构造具有的优点是能够垂直地堆叠数个导电沟道，即保持与块状平面构造相同的布局密度，但与平面构造相比容纳更大的电流。相反地，也有可能利用高得多的布局密度在集成电路中达到相同的电流水平。
FinFET器件具有的缺点是具有较高的接入电阻(accessresistance)以及(110)鳍片表面的劣化的NMOS迁移率。并且，由于遮蔽效应，在掺杂剂注入时产生问题。也已经证明难以可靠地形成沟道长度在20nm以下的鳍片。
US 2004/026290 A1描述了用于制造包括一个或数个薄沟道的环栅MOS晶体管的工艺。在该文件中描述的工艺包括在硅衬底的有源区的周边形成从衬底表面突出的绝缘壁。随后，堆叠层对。
每对包括硅单晶层和相对于硅可选择性蚀刻的材料层。随后，在先前沉积的叠层以及绝缘壁的上方，基本上在有源区的中心条带的上方形成相对于硅可以选择性蚀刻的材料的条带。然后，在条带的两侧对叠层进行各向异性蚀刻，并由外延生长的硅来取代。然后，采用不同于该条带的材料的保护层，形成叠层的绝缘壁端部。随后，去除条带，将未被保护层保护的绝缘壁向下蚀刻至叠层的底部。
然后，去除由相对于硅可以选择性蚀刻的材料组成的那些层，在硅区的表面处形成薄氧化硅层。最后，在剩下的空腔中填充在晶体管的操作期间作为栅极的导电材料。
US 2007/026290 A1中描述的工艺是单镶嵌方法(single damasceneapproach)。这相当复杂，使得处理和所获得的器件昂贵。
因此，期望为多栅FET提供更高效率的制造工艺。
也期望提供只需要稍作修改就可以用于制造平面独立栅FET、或制造环栅FET、或同时集成单栅FET和平面独立栅或环栅FET的工艺。
发明内容
根据本发明的第一方面，提供一种用于在体半导体衬底上制造平面独立双栅(IDG)FET的方法。该方法包括：
a)为衬底提供由隔离区横向限定的有源半导体区以及在半导体层下方掩埋的牺牲层；
b)沉积第一栅电介质层和第一栅极层，并且在第一栅极层上沉积硬掩模层；
c)按照条带形状横向修整第一栅电介质层和第一栅极层，以使其沿着指向FET沟道的纵向方向的沟道方向(x)、不仅在有源半导体区中而且在隔离区的一部分上延伸；
d)制造源区和漏区；
e)在隔离区中制作凹陷，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层的横向通道(access)的深度水平，并且导致凹陷沿着沟道方向对第一栅叠层的一部分产生底切(undercut)；
f)利用蚀刻剂选择性地去除掩埋牺牲层，从而代替掩埋牺牲层而形成具有半导体隧道壁的隧道；
g)在凹陷中以及在半导体隧道壁上沉积第二电介质层和第二栅极层，从而完成栅叠层；
h)横向修整栅叠层，从而分隔开顶部栅极层和底部栅极层。
本发明的方法允许采用在技术上可以很好控制的(在这种意义上，简单的)工艺，在体半导体衬底或绝缘体上硅(SOI)半导体衬底上制造平面IDGFET。与已知的用于IDG FET的工艺技术相比，本发明的方法提供了简化处理而没有在器件参数方面作出妥协的优点。因而，与已知的制造方法相比，该方法降低了处理成本和复杂性。
与用于制造FET的体CMOS工艺相比，本发明的方法没有增加工艺复杂性。不需要附加的光刻步骤。
该方法基于特定的牺牲层(有源半导体区中的掩埋牺牲层)的使用。在随后的处理中，在隔离区中形成延伸至允许在随后的步骤中去除掩埋牺牲层的深度水平的凹陷(步骤e)。硬掩模层使得能够实现本发明的工艺中栅极结构的自对准形成。
本发明的方法允许对沟道的优化控制，以避免在多栅晶体管中产生短沟道效应。该方法可以应用于所有已知的MOS或CMOS器件，如逻辑门、类似静态随机访问存储器(SRAM)或动态RAM(DRAM)等的存储器单元、及其应用。
正如本领域的技术人员通常所使用的那样，术语“有源半导体区”指由诸如浅沟隔离(STI)的隔离区横向限定、并且用于放置集成电路的电路元件的半导体衬底的衬底区，术语电路元件例如包括晶体管及其它元件。
注意，在定义本发明的第一方面的方法时使用字母对步骤排序并不意味着给定的顺序是可以采用的唯一顺序。
本发明的第二方面与本发明的第一方面的方法密切相关，涉及用于在体半导体衬底上制造平面环栅(GAA)FET的方法。本发明的第二方面的方法包括：
a)为衬底提供由隔离区横向限定的有源半导体区、在半导体层下方掩埋的牺牲层、以及表面牺牲层；
b)沉积硬掩模层；
c)按照条带形状图案化硬掩模层，以使硬掩模层沿着指向FET沟道的纵向方向的沟道方向(x)、不仅在有源半导体区中而且在隔离区的一部分上延伸；
D)制造源区和漏区；
e)在隔离区中制作凹陷，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层的横向通道的深度水平，并且导致凹陷沿着沟道方向对硬掩模层的一部分产生底切；
f)去除掩埋牺牲层和表面牺牲层，从而代替掩埋牺牲层和表面牺牲层而形成具有半导体隧道壁的隧道；
g)在凹陷中以及在半导体隧道壁上沉积包括电介质层和栅极层的栅叠层，从而完成栅叠层；以及
h)修整栅叠层。
第二方面的方法包含与本发明的第一方面的方法相同的处理概念，该处理概念包括在有源半导体区中用于引入牺牲层的第一凹陷形成、在凹陷中有源和栅极区周围的图案化、以及在隔离区中的第二凹陷形成以去除位于栅极线区交叉位置(gate line area intersection)下方的电介质层。在有源半导体区中使用两个牺牲层方面存在着很小的工艺区别。
在后者的处理期间，除了掩埋牺牲层之外，使用表面牺牲层以允许在整个沟道周围沉积栅叠层。本发明的第一方面和第二方面的方法之间的区别是由于在本发明的第二方面的方法中目的是制造GAAFET，而不是本发明的第一方面的方法中的IDGFET。
然而，从上述的工艺描述中清楚的是本发明的第二方面的方法也采用通过硬掩模层实现栅极结构的自对准形成、在隔离区中延伸至比掩埋牺牲层的深度更深的深度水平的凹陷的形成，从而允许在步骤f)中去除掩埋牺牲层和表面牺牲层，用于随后沉积在隔离区的层级上方具有栅极线的栅叠层。
因此，本发明的第二方面的方法的优点与针对本发明的第一方面的方法所述的那些优点相对应。
在下文描述本发明的第一方面和第二方面的方法的实施例时，将阐明本发明的进一步的优点。除非明示地限制为本发明的第一方面或第二方面的方法，实施例可以用于两个方面的方法。并且，在下文中说明的实施例的附加特征可以彼此组合以形成附加的实施例，除非某些实施例明示地描述为形成彼此的替代物。
在一个实施例中，通过在有源半导体区中形成表面凹陷以及采用牺牲层重填充表面凹陷，执行提供衬底，牺牲层然后优选地在外延沉积工艺中由半导体材料掩埋。
为了在去除牺牲层的工艺中获得相对于其它材料的相邻层的良好选择性，已经证明层组合是适当的，其中半导体衬底的材料和覆盖掩埋牺牲层的半导体材料是硅Si，而掩埋牺牲层的材料是硅锗SiGe，例如锗为30％的硅锗，即Si0.7Ge0.3。在本发明的第二方面的方法中，表面牺牲层的材料也优选地是硅锗。材料组合的优点是它完全基于在已有的前端技术中广泛使用的材料。该材料选择允许通过结蚀刻然后Si外延在步骤d)中制造源区和漏区。采用这些操作，掩埋牺牲层(SiGe薄膜)可以按照自对准模式相对于栅极设置。
在本发明的两方面的方法的一个实施例中，硬掩模层由还用于在形成横向间隔物之后沉积预金属电介质(pre-metal dielectric)的电介质材料组成，并且其中在整个处理中保留硬掩模层，然后硬掩模层嵌入到预金属电介质中。该实施例进一步简化了处理。
本发明的第一方面的方法的IDGFET处理中的顶部栅极层和底部栅极层的隔开优选地包括在修整栅叠层(步骤h)时执行过蚀刻。在一个实施例中，通过利用栅极图案化(修整)工艺c)中的先前的光刻限定进行回蚀刻(etchback)，执行修整。
适当地，在本发明的两个方面的方法的相应的实施例中，在图案化的栅叠层的侧壁上制造横向间隔物。应当在修整栅叠层之后执行横向间隔物的制造。
在一个实施例中，采用各向同性蚀刻工艺来执行本发明的第一方面的方法的步骤e)中在隔离区中的凹陷形成。因而，该隔离区暴露至适于各向同性蚀刻工艺的蚀刻剂。在另一个实施例中，采用浅沟隔离(STI)技术形成隔离区。例如，隔离区由SiO2形成。
然而，隔离材料的组合也是可能的。例如，叠层的STI隔离可以适当地包括沟槽底部的第一氧化硅层、第一氧化硅层上的中间氮化硅层、以及氮化硅层的顶部上的第二二氧化硅层。这种层状的结构对于在相邻的衬底区中的应力产生具有有利的性能。在该实施例中，通过各向异性和随后的各向同性蚀刻工艺的结合，以对STI去除的最佳控制来执行凹陷形成。
在本发明的第二方面的方法中，在一个实施例中提供衬底包括在有源半导体区中形成表面凹陷以及采用牺牲层重填充凹陷，牺牲层由半导体层和表面牺牲层掩埋。
表面牺牲层的使用要求在去除表面牺牲层之后提供硬掩模层的支撑。在一个实施例中，这可以在隔离区中凹陷的形成时利用以下步骤实现：将隔离区暴露于适合于主要但不完全各向同性的蚀刻工艺的蚀刻剂，从而导致在形成凹陷的工艺的最后，隔离区的绝缘材料的柱状物保留在硬掩模层的侧边缘处。
该实施例优选地与前述的处理相结合，使用还用于沉积预金属电介质的电介质材料的硬掩模层。仅仅在栅极具有最小横向延伸的区域抑制STI蚀刻，该横向延伸与从晶体管的源区指向漏区的横向方向相垂直。
本发明的进一步的优点是本发明的两个方面的方法可以容易地与在不同于该有源半导体区的第二有源半导体区中(同时)制造平面体FET相结合，其中制造IDGFET或GAAFET。为了实现与平面体FET的同时制造，除了以下项之外，还在第二有源半导体区中执行本发明的第一方面的方法的方法步骤(权利要求1)：
-在没有牺牲层的情形下，提供用于平面体FET的(第二)有源区；
在第二有源半导体区中不应用本发明的第一或第二方面的方法中的步骤e)和f)。
在一个实施例中，按照适合于在第二有源半导体区中制造平面体FET的方式，附加地执行本发明的第一方面的方法的步骤d)。
因此，平面IDGFET或平面GAAFET与标准的体FET的共同集成与本发明的基本处理方案匹配良好。
进一步可能的是通过将本发明的第一方面和第二方面的方法相结合，结合IDGFET的制造和GAAFET的制造。为此，同时执行本发明的第一方面和第二方面的方法的相应步骤a)至h)。这表明首先同时执行本发明的第一方面和第二方面的方法的相应的步骤a，随后同时执行两种方法的相应的步骤b，等等。在从属权利要求中还限定了本发明的实施例。
附图说明
参照下文描述的实施例将清楚和阐明本发明的这些和其它方面。在附图中
图1和2示出了平面GAAFET和平面IDGFET的示意性三维图示；
图3至20示出了平面IDGFET在其制造的不同阶段期间的截面图；
图21至42示出了平面GAAFET在其制造的不同阶段期间的截面图。
具体实施方式
图1和2示出了平面GAAFET和平面IDGFET的示意性三维图示。图1和2所示的结构表示FAAFET和IDGFET的一般特征，这些是本领域已知的。
图1中的GAAFET 100具有在源区(未示出)和漏区(未示出)之间延伸的沟道层102。沟道层由电介质层104和导电栅极层106围绕。图2中的IDGFET 200具有在源区(未示出)和漏区(未示出)之间延伸的沟道层202。沟道层202由电介质层204围绕。沟道层的两个主表面202.1和202.2面对相应的栅极层206和208。沟道的侧壁面对绝缘层210。
图3至20示出了平面IDGFET在其制造的不同阶段期间的截面图。附图成对分组。附图中的每一对表示相应的处理阶段。奇数编号的附图示出了与沟道的纵向方向平行的面的IDGFET的截面图，即与流经IDGFET的沟道层的电流方向平行的面。该方向称为x方向。偶数编号的附图示出了与流经沟道层的电流的方向相垂直的面的截面图。该方向称为y方向。x方向和y方向是横向方向，彼此垂直。与横向的x方向和y方向相垂直的z方向从上衬底表面指向下衬底表面。在上衬底表面上执行处理。
参照图3和4，通过限定有源区域304(在本文中也称作有源区304)，处理硅衬底302。按照例如浅沟隔离(STI)的已知工艺，通过制造浅沟以及采用绝缘材料填充浅沟，限定有源区304。获得的STI区以参考标记306示出。随后，在有源区中形成凹陷(未示出)以及采用牺牲层308填充凹陷，随后采用半导体材料填充满，在本实施例中半导体材料适当地为硅层310。用于牺牲层310的适当的材料是SiGe。填充适当地由外延来执行。
随后，为了到达图5和6所示的处理阶段，沉积叠层312并对其结构化。叠层312包括电介质层314，该电介质层沉积在包括外延硅层310和STI306的衬底表面上，随后沉积栅极层316和硬掩模层318。栅极层316适当地由TiN和多晶硅组成。然而，其它材料可以用作适当的栅极材料。
通过蚀刻对叠层312结构化，或换言之进行修整，在整个有源区304上方以及在浅沟隔离306的一部分上方留下沿着x方向延伸的条带形状的叠层。在y方向上，该叠层在有源区304的中间覆盖小部分。
随后，为了到达图7和8所示的下一个中间处理阶段，执行源/漏蚀刻，随后在有源半导体区304中进行硅外延。在未被叠层304覆盖的有源半导体区304的那些部分中，源/漏蚀刻侵蚀外延的硅层310和下面的牺牲SiGe层308。随后，采用外延硅层320填充蚀刻的区域。
并且，在STI隔离306中形成凹陷322。凹陷322从有源半导体区的表面延伸到刚好至牺牲层308下方。接着，如图9和10所示，通过蚀刻去除牺牲SiGe层308。
随后，如图11和12所示，在前面的蚀刻步骤中留下的凹陷区322和空腔323中沉积第二叠层324。该叠层还覆盖第一栅叠层312。第二叠层由第二电介质层326和第二栅极层328组成，第二电介质层326和第二栅极层328由TiN和多晶硅组成。电介质层326覆盖通过先前的蚀刻步骤暴露的空腔面。
随后，为了到达图13和14所示的中间处理阶段，将TiN连同多晶硅层328向下蚀刻至电介质层326。在该步骤中，执行过蚀刻，将形成上部栅极层的TiN连同多晶硅层316与在将制造的IDGFET中形成下部栅极层的TiN连同多晶硅层328隔开。并且。在未被第一叠层312覆盖的表面部分中去除电介质层326。
然后，进行源/漏延伸注入(未示出)，随后形成绝缘的侧壁间隔物330以及形成用于源接触和漏接触的金属硅化物层332和334(图15和16)。
然后，采用预金属电介质336覆盖该结构。通过光刻和蚀刻对预金属电介质336进行结构化，用于形成底部栅极接触开口338，其侧壁被中间绝缘间隔物340覆盖(图17和18)。
在图19和20所示的下一处理阶段中，通过对预金属电介质层316的光刻和蚀刻以形成接触开口342，接触顶部电极层316。并且，形成用于源极和漏极的接触开口，如图20中的接触开口344和366所示，随后是类似接触填充等的常规工艺步骤。
图21至42示出了平面GAAFET在其制造的不同阶段期间的截面图。
附图再次成对分组。附图中的每一对表示相应的处理阶段。奇数编号的附图示出了与沟道的纵向方向平行的面的GAAFET的截面图，即与流经GAAFET的沟道层的电流方向平行的面。该方向再次称为x方向。偶数编号的附图示出了与流经GAAFET的沟道层的电流的方向相垂直的面的截面图。该方向称为y方向。x方向和y方向是横向方向，彼此垂直。与横向的x方向和y方向相垂直的z方向从上衬底表面指向下衬底表面。在上衬底表面上再次执行处理。
参照图21和22，通过限定有源区404，处理硅衬底402。按照参照图3和4针对前述的实施例的IDGFET 200所描述的那样，通过制造浅沟以及采用绝缘材料填充浅沟，限定有源区404。所获得的STI区在随后的选择性蚀刻步骤中保持不变，在有源半导体区404中形成凹陷(未示出)。然后，采用外延的层序列填充凹陷，该层序列包括第一牺牲层408.1、然后是外延的硅层410和第二牺牲层408.2。用于牺牲层408.1和408.2的适当的材料是SiGe。
随后，为了到达图23和24所示的中间处理阶段，在衬底表面上沉积下文也称为假栅极层412的硬掩模层412，然后对其结构化。用于假栅极层的适当的材料是Si3N4。该结构化的假栅极层412具有在整个有源区404上和在STI区406的一部分上沿着x方向延伸的条带形状。在y方向上，该假栅极层412在有源区404的中间覆盖小部分。随后，为了到达图25和26所示的中间处理阶段，在有源半导体区中对两个牺牲层408.1和408.2和中间硅层410的层结构进行蚀刻，以形成在整个有源区304上沿着x方向延伸并且在假栅极层412下方沿着y方向延伸的条带形状的叠层。这从有源半导体区404在假栅极层和STI区406之间沿着y方向延伸的部分去除了牺牲层408.1和408.2以及中间硅层410。
采用外延硅填充有源区404中的凹陷，如图27和28所示。
然后，执行与轻微的各向同性蚀刻步骤相结合的各向异性蚀刻步骤，以去除STI区的上部。在第一子步骤中，蚀刻栅极和有源半导体区周围的隔离区，以形成凹陷。
在第二子步骤中，各向同性地去除STI材料，以提供至牺牲SiGe薄膜的通道。在一种处理选项中，通过在单独施加偏置功率的情形下采用C4F8化学物质的等离子体蚀刻，执行第一子步骤。同样通过采用C4F8化学物质的等离子体蚀刻，但采用调节后的功率偏置，执行第二子步骤。在第二处理选项中，第一子步骤和第二子步骤在使用HF化学物质的湿法工艺中相结合。在第三处理选项中，上述的等离子体处理和湿法处理选项彼此结合，例如使得通过等离子体蚀刻执行第一子步骤，通过湿法蚀刻执行第二子步骤。因而，在STI区406中形成的凹陷422按照以下的方式蚀刻：留下沿着从假栅极层412的下面向剩余的STI区406的表面沿着垂直的z轴延伸的STI材料的柱状物423。仅仅在假栅极层412的纵向端部的下方提供柱状物423，使得凹陷422包括位于柱状物423和由牺牲层408.1和408.2以及中间硅层410形成的叠层之间的空腔部分422.1和422.2。
凹陷422沿着z方向延伸至刚好位于第一牺牲层408.1下方的水平。
在随后的步骤中，选择性地蚀刻牺牲SiGe层408.1和408.2，如图31和32所示。这导致分别在先前的掩埋的表面牺牲层408.1和408.2的位置形成两个“隧道”423.1和423.2。
然后。如图33和34所示，沉积电介质材料，用于形成栅电介质层426。在隧道423.1和423.2的侧壁上，以及还在所处理的衬底的其它暴露表面区上沉积栅电介质层426。
随后，如图35和36所示，通过沉积TiN+多晶硅层组合428，完成栅叠层沉积。如前所述，也可以使用其它的金属+多晶硅组合。然后，按照两步骤的工艺对栅叠层图案化。在第一步骤中，将TiN+多晶硅层组合428图案化，向下至电介质层426。随后，从不再被TiN+多晶硅层428覆盖的所有区域选择性地蚀刻电介质层426。具体地，在STI区426的部分上以及从假栅极层412的上表面去除电介质层426。
然后，进行源/漏延伸注入(未示出)，随后形成绝缘的侧壁间隔物430以及形成用于源接触和漏接触的金属硅化物层432和434(图39和40)。
然后，采用预金属电介质436覆盖该结构。随后，通过光刻和蚀刻对预金属电介质436进行结构化，用于形成栅极接触开口438。并且，形成用于源极和漏极的接触开口，如图42中的接触开口444所示，随后的处理包括类似接触填充等的常规工艺步骤。
尽管已经在附图和前述的说明书中详细说明和描述了本发明，但这样的说明和描述认为是说明性的或示例性的，而非限制性的，本发明不限于所公开的实施例。
本领域的技术人员在实现该要求保护的发明时，通过研究附图、公开内容和所附的权利要求，可以理解和实现所公开的实施例的其它变型。
在权利要求中，词语“包括”不排除其它元件或步骤，并且不定冠词“一个”不排除多个。重要的是，在彼此不同的从属权利要求中所述的某些措施不表示不能有利地使用这些措施的组合。
权利要求中的任何参考标记不应理解为限制范围。
Claims (10)
1.一种用于在体半导体衬底上制造平面独立双栅FET的方法，所述方法包括：
a)为衬底(302)提供由隔离区(306)横向限定的有源半导体区(304)以及在半导体层(310)下方掩埋的牺牲层(308)；
b)沉积第一栅电介质层(314)和第一栅极层(316)，并且在第一栅极层上沉积硬掩模层(318)；
c)按照条带形状横向修整第一栅电介质层和第一栅极层(312，314，316)，以使其沿着指向FET沟道的纵向方向的沟道方向(x)、不仅在有源半导体区(304)中而且在隔离区(306)的一部分上延伸；
d)制造源区和漏区；
e)在隔离区(306)中制作凹陷(322)，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层(308)的横向通道的深度水平，并且导致凹陷(322)沿着沟道方向对第一栅叠层(312)的一部分产生底切；
f)利用蚀刻剂选择性地去除掩埋牺牲层(308)，从而代替掩埋牺牲层而形成具有半导体隧道壁的隧道(323)；
g)在凹陷(322)中以及在半导体隧道壁上沉积第二电介质层(326)和第二栅极层(328)，从而完成栅叠层(312)；
h)横向修整栅叠层(312)，从而分隔开顶部栅极层和底部栅极层。
2.一种用于在体半导体衬底上制造平面环栅FET的方法，所述方法包括：
a)为衬底(402)提供由隔离区(404)横向限定的有源半导体区(406)、在半导体层(410)下方掩埋的牺牲层(408.1)、以及表面牺牲层(408.2)；
b)沉积硬掩模层(412)；
c)按照条带形状图案化硬掩模层，以使硬掩模层沿着指向FET沟道的纵向方向的沟道方向(x)、不仅在有源半导体区(404)中而且在隔离区(406)的一部分上延伸；
d)制造源区和漏区；
e)在隔离区(406)中制作凹陷(322)，以使凹陷沿着指向内部衬底的深度方向延伸至为蚀刻剂提供至掩埋牺牲层(408.1)的横向通道的深度水平，并且导致凹陷沿着沟道方向对硬掩模层的一部分产生底切；
f)去除掩埋牺牲层(408.1)和表面牺牲层(408.2)，从而代替掩埋牺牲层和表面牺牲层而形成具有半导体隧道壁的隧道(423.1，423.3)；
g)在凹陷中以及在半导体隧道壁上沉积包括电介质层(426)和栅极层(428)的栅叠层，从而完成栅叠层；以及
h)修整栅叠层。
3.根据权利要求1所述的方法，其中半导体衬底(302)以及覆盖掩埋牺牲层的半导体层(310)的材料是硅，并且掩埋牺牲层(308)的材料是硅锗。
4.根据权利要求2所述的方法，其中半导体衬底(402)以及覆盖掩埋牺牲层(408.1)的半导体层(410)的材料是硅，并且掩埋牺牲层(408.1)以及表面牺牲层(408.2)的材料是硅锗。
5.根据权利要求1或2所述的方法，其中硬掩模层(318，412)由电介质材料组成，该电介质材料还用于在修整栅叠层之后沉积预金属电介质层(336)，并且在整个处理中保留硬掩模层，然后将硬掩模层嵌入到预金属电介质中。
6.根据权利要求1所述的方法，其中修整栅叠层包括执行过蚀刻以分隔开顶部栅极层和底部栅极层。
7.根据权利要求1所述的方法，其中在隔离区中形成凹陷(322)包括将隔离区暴露于适合各向同性蚀刻工艺的蚀刻剂。
8.根据权利要求2所述的方法，其中在隔离区中形成凹陷(422)包括将隔离区暴露于适合主要但不是完全的各向异性蚀刻工艺的蚀刻剂，以使在形成凹陷(422)的工艺的最后，隔离区(406)的绝缘材料的柱状物(423)保留在硬掩模层(412)的侧边缘处，所述柱状物(423)用于在去除表面牺牲层(408.2)之后支撑硬掩模层(412)。
9.根据权利要求1或2所述的方法，其中通过还在第二有源半导体区执行权利要求1中除以下项之外的方法步骤，在第二有源半导体区中同时制作平面体FET，
-不向用于平面体FET的第二有源区提供牺牲层；
-不将权利要求1或2所述的方法的步骤e)和f应用到第二有源半导体区。
10.一种在体半导体衬底上制造平面独立双栅FET和平面环栅FET的方法，包括执行权利要求1和2所述的方法。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120627 Termination date: 20131218 |