CN101901796A - 带载封装、单独的带载封装产品及其制造方法 - Google Patents

带载封装、单独的带载封装产品及其制造方法 Download PDF

Info

Publication number
CN101901796A
CN101901796A CN2010101853022A CN201010185302A CN101901796A CN 101901796 A CN101901796 A CN 101901796A CN 2010101853022 A CN2010101853022 A CN 2010101853022A CN 201010185302 A CN201010185302 A CN 201010185302A CN 101901796 A CN101901796 A CN 101901796A
Authority
CN
China
Prior art keywords
interconnection
cut
tape base
slit
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010101853022A
Other languages
English (en)
Inventor
吉野功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN101901796A publication Critical patent/CN101901796A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明涉及带载封装、单独的带载封装产品及其制造方法。带载封装包括：带基；和互连，该互连被形成在带基上并且延伸以与切割线相交。沿着互连中的每一个形成至少一个狭缝，以与切割线相交并且将互连划分为多个互连元件。

Description

带载封装、单独的带载封装产品及其制造方法
技术领域
本发明涉及带载封装、单独的带载封装产品、以及制造其的方法。
背景技术
已知TCP(带载封装)。假定TCP的类型包括所谓的COF(软膜构装)封装。TCP具有其中半导体芯片被安装在绝缘带基上的结构。因为带基的使用，能够使TCP变薄并且在诸如LCD驱动器装置的各种用途中使用。
在TCP中，多个半导体芯片被安装在一个带基上。其后沿着预定的切割线切开带基，从而获得多个单独的产品。在本申请的说明书中，切割之前的TCP被简单地称为“TCP”并且切割之后的单独的产品被称为“单独的TCP产品”。
被连接至多个半导体芯片的互连组形成在带基上。此互连组常常延伸与切割线相交。例如，测试端子常常被提供在带基上以测试半导体芯片的电气特性。在这样的情况下，互连组延伸以将测试端子连接到半导体芯片。对于单独的TCP产品来说测试端子是不必要的。因此，切割线被设置为将带基划分为提供测试端子的区域和安装半导体芯片的区域。在这样的情况下，切割线与互连组相交。
如果互连组与切割线相交，那么在切割期间常常出现缺陷。例如，如果在切割期间一个互连变形，那么在变形的互连和其它的互连当中生成短路路径。此外，如果在切割期间一个互连损坏，那么在相邻的互连当中互连的碎片常常产生短路路径。
专利文献1描述用于解决切割中的缺陷的技术。在专利文献1中，使用户区域中的导体图案或者被连接至测试端子的导体图案的切割部分的宽度比至少用作连接引线的部分中的导体图案的宽度窄并且沿着比较窄的切割部分执行按压。根据专利文献1，因为狭窄的导体图案导致在切割中减少变形量。此外，显著地减少了碎片的散射量。这能够克服切割期间的缺陷。
引用列表
专利文献1：JP-A-Heisei 8-254708
发明内容
然而，如果提供了狭窄部分，那么出现下述问题。在使用测试焊盘的封装状态中在测试步骤之前狭窄部分损坏，并且不能够适当地进行测试。
本发明提供了其中在带载封装的切割中能够防止互连之间的短路路径的产生的技术。
在本发明的一个方面，带载封装包括：带基；和互连，该互连被形成在带基上并且延伸以与切割线相交。沿着互连中的每一个形成至少一个狭缝，以与切割线相交并且将互连划分为多个互连元件。
在本发明的另一方面，带载封装单独产品包括：带基；半导体芯片，该半导体芯片被安装在带基上；以及互连，该互连形成在带基上并且延伸以与切割线相交。在带基的端部处将互连中的每一个划分为多个互连元件。
在本发明的又一方面，通过下述步骤实现带载封装的制造方法：提供带基；在带基上形成互连以与切割线相交；并且在互连中的每一个中形成至少一个狭缝。沿着互连中的每一个形成至少一个狭缝，以与切割线相交并且将互连划分为多个互连元件。
在本发明的又一方面，通过下述步骤实现带载封装的制造方法：提供带基；在带基上形成互连以与切割线相交；在互连中的每一个中形成至少一个狭缝；并且沿着切割线切割其中已经形成互连并且已经形成狭缝的带基。沿着互连中的每一个形成至少一个狭缝，以与切割线相交并且将互连划分为多个互连元件。
根据本发明，能够防止与切割线相交的部分的互连损坏并且防止不适当地进行测试。本发明提供带载封装、单独的带载封装产品、以及制造其的方法。
附图说明
结合附图，根据某些实施例的以下描述，本发明的以上和其它示例性方面、优点和特征将更加明显，其中：
图1是示出根据本发明的第一实施例的带载封装的平面图；
图2A是示出第一实施例中的带载封装的切割状态的侧面图；
图2B是第一实施例中其中互与切割线相交的相交部分的放大图；
图3是第一实施例中其中互连与切割线相交的相交部分的放大图；
图4是根据本发明的第二实施例的带载封装的部分放大图；
图5是根据本发明的第三实施例的带载封装的部分放大图；以及
图6是根据本发明的第四实施例的带载封装的部分放大图。
具体实施方式
在下文中，将会参考附图描述根据本发明的带载封装。
[第一实施例]
图1是根据本发明的第一实施例的带载封装的平面图。
根据第一实施例的带载封装包括带基2、半导体芯片1、互连组、以及测试区域3。尽管实际上将多个半导体芯片1安装在带基2上，但是图1仅示出一个半导体芯片1。
带基2由绝缘树脂材料等等制成。具体地，示例聚酰亚胺作为带基2的材料。在其上安装半导体芯片1的芯片安装区域6和测试区域3被提供在带基2上。多个测试端子31形成在带基2上的测试区域3中。多个测试端子31被提供以测试半导体芯片1的电气特性。互连组形成在带基2上。互连组包括多个互连5。多个互连5延伸以将半导体芯片1电气地连接至多个测试端子31。
在测试半导体芯片1的电学特性之后，沿着切割线4切割此带载封装。结果，从一个带载封装获得多个单独的带载封装产品。对于单独的带载封装产品来说测试区域3不是必要的。因此，设置切割线4以将测试区域3与芯片安装区域6分离。结果，多个互连5延伸以与切割线5相交。
图2A是示出切割中的带载封装的状态的侧面图。如图2A中所示，在切割中，通过使用具有下模81和上模82的金属模冲压带基2。在图2A中所示的示例中，带基2被布置在下模81的上表面上。在下模81的上表面上，形成具有被成形为对应于切割线4的边缘的开口。上模82成形为对应于切割线4。通过使用上模82按压带基2，冲压带基2。在这样的情况下，如果下模81的开口的边缘的形状与上模82的完全吻合，那么在冲压中上模82接触下模81。如果上和下模81和82相互接触，那么带基2被不充分地冲压。另外，如果上和下模81和82相互接触，那么出现模具变形等等，导致减少金属模具的寿命。为此，间隙C被提供在上模82和下模81之间。
图2B是互连5与切割线4相交的相交部分的放大图。严格地说，如上所述由于间隙C导致切割线4具有宽度。结果，从用于间隙C的互连的部分(碎片产生区域9)产生碎片。如果这些碎片粘附在互连5之间，那么出现由于短路路径导致的缺陷。
因此，在本实施例中，狭缝7形成在每个互连5中。图3是相交部分的放大图，其中互连5与根据本实施例的带载封装的切割线4相交。如图3中所示，狭缝7是矩形开口。狭缝7延伸以与切割线4相交。这些狭缝7中的每一个将互连5与切割线4相交的相交部分中的相对应的互连5划分为多个(在图3中两个)互连元件51。
多个互连元件51中的每一个的宽度“a”小于整个互连5的宽度。因此，在切割中产生的碎片能够在尺寸上变小以防止由于碎片导致的短路路径的产生。另外，因为每个互连5被划分为多个互连元件51，即使互连元件51中的一个在切割之前损坏，其它的互连元件51能够保持到半导体芯片1的电气连接。即，通过提供狭缝7，能够防止由于在切割中的碎片导致的短路的产生同时抑制切割之前的损坏。
每个互连元件51的宽度“a”优选小于两个相邻的互连5之间的间隔“b”。通过将宽度“a”设置为小于间隔“b”，即使在切割中生成碎片，在间隔“b”中的相邻的互连5之间没有产生任何短路路径。这能够进一步确保在切割中防止短路路径的产生。
接下来将会描述根据本实施例的制造带载封装和单独的带载封装产品的方法。
首先，准备带基2。接下来，用于形成互连5的导体层形成在带基2上。通过诸如光刻方法的方法图案化此导体层，从而形成互连5。这时，导体层被图案化以形成狭缝7。然后半导体芯片1被安装在带基2上。结果，获得带载封装。其后，沿着切割线4切开带基2。这时，如上所述，减少测试之前损坏互连5的可能性并且防止在切割中间隔“b”的相邻的互连当中的短路路径的产生。在切割之后，获得单独的带载封装产品。在单独的带载封装产品中的每一个中，每个互连5被成形为在一端分支成多个互连元件51。
此外，在安装半导体芯片1或者切开带基2时用户通过使用照相机等等用于定位来识别带基2的位置。狭缝7也能够用作用于定位的定位标记。
[第二实施例]
将会描述本发明的第二实施例。图4是根据第二实施例的带载封装的部分放大图。第二实施例在狭缝7的数目上不同于第一实施例。由于根据第二实施例的带载封装在其它方面与根据第一实施例的相类似，所以在此将不会详细地描述类似的方面。
如图4中所示，在本实施例中，多个(在图4中两个)狭缝7被形成在一个互连5与切割线4相交的相交部分中。
第二实施例能够提供与第一实施例相类似的功能和效果。另外，通过提供多个狭缝7，能够增加互连元件51的数目。这能够进一步减少测试之前损坏互连5的可能性。
[第三实施例]
将会描述本发明的第三实施例。图5是根据第三实施例的带载封装的部分放大图。第三实施例在狭缝7的形状方面不同于前述的实施例。由于根据第三实施例的带载封装在其它方面与根据第一和第二实施例的相类似，所以在此将不会详细地描述类似的方面。
作为切割线4，图5示出切割线4的中心41、切割线4的一端42、以及切割线4的另一端43。切割线4的一端42是切割线4的测试区域侧端部，而切割线4的另一端43是切割线4的半导体芯片侧端部。
如图5中所示，每个狭缝7被提供为越靠近半导体芯片侧越窄。通过以此种方式提供每个狭缝7，每个互连元件51变得越靠近半导体芯片侧越厚。因此，如果通过狭缝7将每个互连5划分为多个互连元件51，那么每个互连元件51变得比较狭窄。这能够防止在切割中由于碎片导致的短路路径的产生。然而，通过使互连5变窄每个互连5的强度本身变弱。另外，带基2被接合到每个互连5的接合区域变小。结果，互连5趋向于从通过互连元件51划分的部分与带基2分离。互连5常常用于在切割之后单独的带载封装产品到外部组件的电气连接。互连5与带基2的分离减少外部组件和单独的带载封装产品之间的电气连接的可靠性。
根据第三实施例，每个互连元件51越靠近半导体芯片侧越厚。这样，对于每个互连元件51，确保将每个互连元件51接合到半导体芯片侧上的带基2的接合力。即使一个互连5在每个互连元件51的一端上与基带2分离，也抑制分离的发展。这能够防止整个互连5与带基2分离并且确保外部元件和单独的带载封装产品之间的电气连接的可靠性。
在本实施例中，在切割线4的另一端43上的每个互连元件51的宽度“a”被设置为小于间隔“b”。由于此宽度，能够确保在切割中防止由于碎片导致产生短路路径。
[第四实施例]
将会描述本发明的第四实施例。图6是根据第四实施例的带载封装的部分放大图。第四实施例在狭缝7的形状方面不同于前述实施例。由于根据第四实施例的带载封装在其它方面与根据第一至第三实施例的相类似，所以将会省略除了狭缝7之外的第四实施例的描述。
如图6中所示，在本实施例中，在每一个互连5中提供切口作为狭缝7。即，狭缝7的宽度基本上为零。通过使用切割器(刀)切开每个互连5能够形成这样的狭缝7。这时，可以只有互连5或者互连5和带基2这两者被切开。通过提供切口作为每个狭缝7，能够尽可能地增加每个互连元件51的宽度“a”。这能够抑制互连5的分离的发展，与第三实施例类似。
在图6中所示的示例中，每一个互连5提供一个狭缝7。如果狭缝7的数目是一，那么每个互连元件51的宽度“a”常常大于间隔“b”。在这样的情况下，通过增加狭缝7的数目能够将每个互连元件51的宽度“a”设置为小于间隔“b”。
已经描述本发明的第一至第四实施例。然而，要注意的是，这些实施例不是相互独立的而是在不脱离本发明的范围的情况下能够适当地组合实施例。
而且，尽管在上面已经结合数个实施例描述了本发明，但是对本领域的技术人员来说显然的是，提供这些实施例仅用于示出本发明，并且不应基于这些实施例在限制的意义上解释权利要求。

Claims (10)

1.一种带载封装，包括：
带基；和
互连，所述互连形成在所述带基上并且延伸以与切割线相交，
其中沿着所述互连中的每一个形成至少一个狭缝，以与切割线相交并且将所述互连划分为多个互连元件。
2.根据权利要求1所述的带载封装，进一步包括：
半导体芯片，所述半导体芯片被安装在所述带基上；和
测试区域，在所述测试区域中测试端子被提供在所述带基上以测试所述半导体芯片的电气特性，
其中所述互连延伸以连接所述半导体芯片和所述测试端子，并且
其中所述切割线被设置为分离所述测试区域和放置所述半导体芯片的区域。
3.根据权利要求1所述的带载封装，其中为所述互连中的每一个形成所述狭缝使得所述多个互连元件中的每一个的宽度比所述互连中的相邻的两个互连之间的间隔窄。
4.根据权利要求1所述的带载封装，其中为所述互连中的每一个与所述切割线的相交部分提供多个所述狭缝。
5.根据权利要求1至4中的任何一项所述的带载封装，其中所述狭缝是矩形开口。
6.根据权利要求1至4中的任何一项所述的带载封装，其中所述狭缝的宽度是零。
7.权利要求1至4中的任何一项所述的带载封装，其中所述狭缝被形成为使得所述多个互连元件中的每一个的宽度在与所述切割线的相交方向上逐渐地变化。
8.一种单独的带载封装产品，包括：
带基；
半导体芯片，所述半导体芯片被安装在所述带基上；以及
互连，所述互连形成在所述带基上并且延伸以与切割线相交。
其中在所述带基的端部处，所述互连中的每一个被划分为多个互连元件。
9.一种带载封装的制造方法，包括：
提供带基；
在所述带基上形成互连以与切割线相交；以及
在所述互连中的每一个中形成至少一个狭缝，
其中所述形成至少一个狭缝包括：
沿着所述互连中的每一个形成至少一个狭缝，以与切割线相交并且将所述互连划分为多个互连元件。
10.一种单独的带载封装产品的制造方法，包括：
提供带基；
在所述带基上形成互连以与切割线相交；
在所述互连中的每一个中形成至少一个狭缝；以及
沿着所述切割线切割其中已经形成所述互连并且已经形成所述狭缝的所述带基，
其中所述形成至少一个狭缝包括：
沿着所述互连中的每一个形成至少一个狭缝，以与切割线相交并且将所述互连划分为多个互连元件。
CN2010101853022A 2009-05-22 2010-05-21 带载封装、单独的带载封装产品及其制造方法 Pending CN101901796A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-124539 2009-05-22
JP2009124539A JP2010272759A (ja) 2009-05-22 2009-05-22 テープキャリアパッケージ、テープキャリアパッケージ個別品、及びそれらの製造方法

Publications (1)

Publication Number Publication Date
CN101901796A true CN101901796A (zh) 2010-12-01

Family

ID=43123995

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101853022A Pending CN101901796A (zh) 2009-05-22 2010-05-21 带载封装、单独的带载封装产品及其制造方法

Country Status (3)

Country Link
US (1) US20100295045A1 (zh)
JP (1) JP2010272759A (zh)
CN (1) CN101901796A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097094A (zh) * 2021-04-29 2021-07-09 云谷（固安）科技有限公司 待切割基板、显示面板及其制备方法
WO2021223294A1 (zh) * 2020-05-08 2021-11-11 武汉华星光电半导体显示技术有限公司 覆晶薄膜

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
KR102565907B1 (ko) * 2017-12-27 2023-08-09 엘지디스플레이 주식회사 표시장치 및 전계발광 표시장치
KR102096765B1 (ko) * 2018-02-14 2020-05-27 스템코 주식회사 연성 회로 기판 및 이를 포함하는 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456334A (ja) * 1990-06-26 1992-02-24 Nec Corp Ｔａｂテープ
JPH08254708A (ja) * 1995-03-17 1996-10-01 Hitachi Ltd テープキャリアパッケージの製造方法
US20040242027A1 (en) * 2003-05-28 2004-12-02 Nec Electronics Corporation Integrated circuit device and wiring board

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56135955A (en) * 1980-03-28 1981-10-23 Hitachi Ltd Film carrier
JPH1041359A (ja) * 1996-07-25 1998-02-13 Hitachi Cable Ltd 半導体装置用テープキャリア
ITMI20011965A1 (it) * 2001-09-21 2003-03-21 St Microelectronics Srl Conduttori di un contenitore del tipo no-lead di un dispositivo semiconduttore
JP3915927B2 (ja) * 2004-11-18 2007-05-16 セイコーエプソン株式会社 電子部品及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456334A (ja) * 1990-06-26 1992-02-24 Nec Corp Ｔａｂテープ
JPH08254708A (ja) * 1995-03-17 1996-10-01 Hitachi Ltd テープキャリアパッケージの製造方法
US20040242027A1 (en) * 2003-05-28 2004-12-02 Nec Electronics Corporation Integrated circuit device and wiring board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021223294A1 (zh) * 2020-05-08 2021-11-11 武汉华星光电半导体显示技术有限公司 覆晶薄膜
CN113097094A (zh) * 2021-04-29 2021-07-09 云谷（固安）科技有限公司 待切割基板、显示面板及其制备方法
CN113097094B (zh) * 2021-04-29 2022-11-25 云谷（固安）科技有限公司 待切割基板、显示面板及其制备方法

Also Published As

Publication number Publication date
US20100295045A1 (en) 2010-11-25
JP2010272759A (ja) 2010-12-02

Similar Documents

Publication Publication Date Title
TWI419241B (zh) 導線架及其製作方法及先進四方扁平無引腳封裝結構的製造方法
US7293716B1 (en) Secure digital memory card using land grid array structure
US20110049685A1 (en) Semiconductor device with electromagnetic interference shielding
US20040069988A1 (en) Bonding pad with separate bonding and probing areas
KR100487530B1 (ko) 테스트 소자 그룹이 구비된 반도체 소자
US7416964B2 (en) Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
CN104350586B (zh) 半导体装置
CN101901796A (zh) 带载封装、单独的带载封装产品及其制造方法
US10373894B2 (en) Package structure and the method to fabricate thereof
US20150076690A1 (en) Semiconductor device and method of manufacturing the same
KR950704838A (ko) 영역 어레이 상호접속칩의 tab시험(tab testing of area array interconnected chips)
CN104051392B (zh) 半导体晶片、半导体工艺和半导体封装
CN102037370A (zh) 制造和测试集成电路的方法
US7049639B2 (en) LED packaging structure
JP2008532278A (ja) 付加的な接点パッドを備える集積回路パッケージ装置、リードフレームおよび電子装置
US5286999A (en) Folded bus bar leadframe
US20060189178A1 (en) Semiconductor device package, method of manufacturing the same, and semiconductor device
CN101937850B (zh) 封装制造方法和半导体装置
US8884398B2 (en) Anti-fuse structure and programming method thereof
CN112951865B (zh) 像素结构及其制造方法、以及具有此种像素结构的显示器
US10068882B2 (en) High-frequency module
US7126230B2 (en) Semiconductor electronic device and method of manufacturing thereof
CN107958875A (zh) 半导体装置以及布线基板的设计方法
US20050263894A1 (en) Semiconductor chip with metallization levels, and a method for fomation of interconnect structrures
KR100301061B1 (ko) 씨.에스.피(ｃｓｐ)용 반도체 칩 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20101201