CN101878508A - 多个反熔丝存储器单元以及形成、编程和测试该器件的方法 - Google Patents

多个反熔丝存储器单元以及形成、编程和测试该器件的方法 Download PDF

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Abstract

描述了制造、编程和测试多层级同时可编程存储器单元的方法，所述存储器单元包括转向元件(例如二极管)和与其串联的两个、三个或更多个电介质反熔丝。所述反熔丝可以具有不同的厚度，或可以由具有不同的介电常数的电介质材料形成，或两者。选择所述反熔丝和编程电压，使得当对所述单元进行编程时，在所述存储器单元中最大的电压降在所述反熔丝中的仅一个上，而其他反熔丝允许某些漏电流。在某些实施例中，具有所述最大电压降的所述反熔丝击穿，而其他反熔丝仍旧完好。以此方式，所述反熔丝可以被单个地击穿，所以具有两个、三个或更多个反熔丝的存储器单元可以实现三种、四种或更多种唯一的数据状态中的任何一种。

Description

多个反熔丝存储器单元以及形成、编程和测试该器件的方法
该申请主张2007年9月28日提交的，题为“MULTIPLE ANTIFUSEMEMORY CELLS AND METHODS TO FORM，PROGRAM，ANDSENSE THE SAME”的美国专利申请(申请号11/864,870)的优先权(代理人案号SD-MXD-0346)，出于任何目的通过引用以其整体合并到此。
相关申请
该申请与Herner 2007年9月28日提交的题为“VERTICAL DIODEBASED MEMORY CELLS HAVING A LOWERED PROGRAMMINGVOLTAGE AND METHODS OF FORMING THE SAME”的美国专利申请(申请号为11/864,848)(代理人案号MXD-0343)，并且通过引用以其整体合并到此。
技术领域
本发明一般地涉及多个反熔丝存储器单元以及形成、编程和测试这类存储器单元的方法。
背景技术
形成具有串联的二极管和反熔丝的非易失性存储器单元是已知的，如Johnson等人的美国专利(专利号6,034,882)“Vertically StackedField Programmable Nonvolatile Memory and Method of Fabrication”和Herner等人的美国专利(专利号6,952,030)“High-densitythree-dimensional memory cell”。如果二极管是垂直朝向的，并且在晶圆衬底上堆叠这类器件的多个存储器层级，则可以形成高度密集的存储器阵列。
在Cleeves的美国专利公开(公开号20070002603)“Memory Cellwith High-K Antifuse for Reverse Bias Programming”中，以反向偏压使单个反熔丝断裂并且以正向偏压修整该单个反熔丝以定义多个状态。这类反向偏压难以通过单元中的二极管施加。这类多个状态存储器单元也难以进行高良率和高可靠性地制造和编程。
为了足够的可制造性，包括二极管和反熔丝的非易失性存储器单元可以处于两种数据状态中的一种，这里反熔丝层是或完好的或是击穿的。通过设计可以获得多于两种数据状态的二极管-反熔丝存储器单元来进一步增加器件密度并且不需要反向偏压来对单元进行编程将是有利的。
发明内容
本发明由权利要求所限定，并且在这个部分中的任何内容不应视为对那些权利要求的限制。通常，本发明涉及多个反熔丝存储器单元以及形成这类存储器单元和对其进行编程、测试的方法。
本发明的第一方面，提供了一种用于对存储器单元进行编程的方法。所述存储器单元包括转向元件、第一电介质反熔丝层和第二电介质反熔丝层。所述转向元件、第一电介质反熔丝层和第二电介质反熔丝层都被串联地布置在第一导体和第二导体之间。所述方法包括将第一编程脉冲施加在所述第一导体和所述第二导体之间，其中所述第一编程脉冲导致所述第一电介质反熔丝层的介电击穿。
本发明的第二方面，提供了一种用来对存储器阵列中的存储器单元进行编程的方法。每一存储器单元包括二极管、第一电介质反熔丝层和第二电介质反熔丝层。每一存储器单元的所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层被串联地布置在所述存储器单元的第一导体和第二导体之间。所述方法包括(1)将第一编程脉冲施加在处于第一存储器单元状态的第一多个所述存储器单元的所述第一导体和第二导体之间，其中在施加所述第一编程脉冲之后，所述第一多个存储器单元改变到第二存储器单元状态；以及(2)将第二编程脉冲施加在第二多个所述存储器单元的所述第一导体和第二导体之间，其中在施加所述第二编程脉冲之后，所述第二多个存储器单元改变到第三存储器单元状态。
本发明的第三方面，提供了一种用于对存储器阵列中的存储器单元进行编程的方法。所述存储器单元的第一存储器单元、第二存储器单元和第三存储器单元各自包括二极管、第一电介质反熔丝层和第二电介质反熔丝层。每一存储器单元的所述二极管、第一电介质反熔丝层和第二电介质反熔丝层被串联地布置在所述存储器单元的第一导体和第二导体之间。所述方法包括(1)将第一编程脉冲施加在所述第二存储器单元的所述第一导体和所述第二导体之间；以及(2)将第二编程脉冲施加在所述第三存储器单元的所述第一导体和所述第二导体之间。在施加所述第一和第二编程脉冲之后，所述第一存储器单元处于第一数据状态，所述第二存储器单元处于第二数据状态，以及所述第三存储器单元处于第三数据状态。所述第一数据状态与所述第二数据状态不同，并且所述第三数据状态与所述第一数据状态或所述第二数据状态不同。
本发明的第四方面，提供了一种用来形成非易失性存储器单元的方法。所述方法包括(1)在衬底上形成轨道状的底部导体；(2)在所述底部导体上形成轨道状的顶部导体；(3)形成垂直朝向的二极管；(4)形成第一电介质反熔丝层；以及(5)形成第二电介质反熔丝层。所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层在电气上是串联的并且被部署在所述底部导体和所述顶部导体之间。
本发明的第五方面，提供了一种用于读取非易失性存储器阵列的存储器单元的方法，所述存储器单元具有与二极管串联的至少两个反熔丝层和在所述反熔丝层之间的导电层。所述存储器单元处于至少三个电阻状态中的一个。所述方法包括(1)在所述存储器单元上施加读电压，使得产生经过所述存储器单元的读电流，以及(2)基于所述读电流，检测所述存储器单元处于所述至少三个电阻状态中的哪一个。
本发明的第六方面，提供了一种用来对存储器阵列中的存储器单元进行编程的方法。每一存储器单元包括二极管、第一电介质反熔丝层和第二电介质反熔丝层。每一存储器单元的所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层被串联地布置在所述存储器单元的第一导体和第二导体之间。所述方法包括(1)为所述存储器阵列的第一存储器单元确定所期望的存储器状态；以及(2)如果所述第一存储器单元的所述期望的存储器状态是第一存储器状态，则将第一编程脉冲施加在所述第一存储器单元的所述第一导体和所述第二导体之间。在施加所述第一编程脉冲之后，所述第一存储器单元的所述第一电介质反熔丝层被击穿，但是所述第一存储器单元的所述第二电介质反熔丝层没有被击穿。
本发明的第七方面，提供了一种在衬底上单片形成的集成电路的第一存储器层级。所述第一存储器层级包括(1)多个实质上平行的、实质上共面的底部导体；(2)在所述底部导体上的多个实质上平行的、实质上共面的顶部导体；(3)多个垂直朝向的二极管；(4)多个第一电介质反熔丝层；(5)多个第二电介质反熔丝层；以及(6)多个存储器单元，其中每一存储器单元包括所述二极管之一、所述第一电介质反熔丝层之一和所述第二电介质反熔丝层之一，它们在电气上串联地被部署和布置在所述底部导体之一和所述顶部导体之一之间。
本发明的第八方面，提供了一种单片三维存储器阵列，其包括在衬底上单片形成的第一存储器层级，所述第一存储器层级具有(1)多个实质上平行的、实质上共面的底部导体；(2)在所述底部导体上的多个实质上平行的、实质上共面的顶部导体；(3)多个垂直朝向的二极管；(4)多个第一电介质反熔丝层；(5)多个第二电介质反熔丝层；以及(6)多个存储器单元。每一存储器单元包括所述二极管之一、所述第一电介质反熔丝层之一和所述第二电介质反熔丝层之一，它们在电气上串联地被部署和布置在所述底部导体之一和所述顶部导体之一之间。每一存储器单元的所述第一电介质反熔丝层不与所述第二电介质反熔丝层接触。所述单片三维存储器阵列也包括在所述第一存储器层级上单片形成的第二存储器层级。
本发明的第九方面，提供了一种非易失性存储器单元，其包括(1)底部导体；(2)在所述底部导体上的顶部导体；(3)垂直朝向的二极管；(4)第一电介质反熔丝层；和(5)第二电介质反熔丝层。所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层在电气上串联地被部署和布置在所述底部导体和所述顶部导体之间。也提供了许多其他方面。
可以独立地使用或彼此组合使用在此所描述的本发明的方面和实施例中的每一个。
现在参照附图描述优选的方面和实施例。
附图说明
图1是根据美国专利申请(申请号11/560,283)的实施例的存储器层级的透视图。
图2是本发明的实施例的透视图。
图3是本发明的替换实施例的透视图。
图4是本发明的替换实施例的透视图。
图5是本发明的替换实施例的透视图。
图6是本发明的替换实施例的透视图。
图7是I-V曲线，其示出了本发明的第一电介质反熔丝的具有电流限制的介质击穿。
图8是示出了对于典型电介质的击穿场强vs厚度的图示。
图9是用于根据本发明的实施例的存储器单元的不同数据状态的一系列I-V曲线，这里在单个读电压VR处完成读操作。
图10是用于根据本发明的实施例的存储器单元的不同数据状态的一系列I-V曲线，这里执行两步读操作。
图11a-11d是剖面图，其示出了根据本发明的实施例的两个存储器层级的形成的阶段。
图12是本发明的替换实施例的剖面图。
图13a-13c是本发明的替换实施例的视图。图13a和13c是剖面图，而图13b是俯视图。
具体实施方式
已知类型的非易失性存储器单元包括串联的二极管和反熔丝。一种类型的反熔丝是电介质反熔丝。电介质反熔丝是由电介质材料形成的，并且被制造为初始的高电阻状态。当在反熔丝上施加读电压时，较少的或没有电流流过它。然而，当在反熔丝上施加充分大的编程电压时，反熔丝的电介质材料击穿。穿过电介质反熔丝形成低电阻断裂区域，并且在反熔丝击穿之后，在施加相同的读电压下有充分大的电流流过。包括完好的反熔丝的单元和在其中反熔丝已经击穿的单元之间的电流的这种差别可以对应于存储器单元的数据状态。
二极管是非欧姆器件，其可以用来在单元之间提供电隔离。当将二极管与反熔丝串联时，可以对一个存储器单元进行编程而不会对共享相同的位线或字线的单元无意地进行编程。可以通过串联地布置垂直朝向的二极管和反熔丝来形成高度密集的交叉点存储器阵列，所述二极管和反熔丝各自在顶部导体和底部导体的交叉处。在图1中示出了这种存储器层级，其包括底部导体200、顶部导体400以及部署在它们之间的二极管302和反熔丝118。两个、三个、四个或更多个这类存储器层级可以被堆叠在彼此上，所有都在半导体衬底上形成。在Herner2006年11月15日提交的题为“Method for Making a P-I-N DiodeCrystallized Adjacent to Silicide in Series with A Dielectric Antifuse”的美国专利申请(申请号11/560,283)中描述了这种类型的单片三维存储器阵列，在下文中'283申请由本发明的受让人所有并且通过引用合并到此。
可以通过使尺寸变小、通过垂直地堆叠器件来增加半导体器件中的器件密度，并且对于存储器，还可以通过增加每一存储器单元能够实现的数据状态的数目来增加器件密度。在Herner等人2006年3月31日提交的题为“Nonvolatile Memory Cell Comprising a Diode and aResistance-Switching Material”的美国专利公开(公开号20060250837)中已经描述了具有电阻率转换材料例如二元金属氧化物的两端器件中的多层级单元；或在Kumar等人2006年7月31日提交的题为“MethodFor Using A Memory Cell Comprising Switchable Semiconductor MemoryElement With Trimmable Resistance”的美国专利申请(申请号11/496,986)中已经描述了具有电阻率转换材料例如多晶硅的两端器件中的多层级单元，在下文中'837公开和'986申请均由本发明的受让人所有并且通过引用均合并到此。
如果多于一个反熔丝被布置与二极管串联，则可以通过连续地使反熔丝断裂来增加密度，这里每一反熔丝的击穿定义了不同的数据状态。然而，可靠地击穿一个反熔丝而不击穿被施加同一电编程脉冲的串联的其他反熔丝被认为是不实际的。
在本发明中，已经发现，通过仔细地选择并且控制反熔丝的厚度、质量和/或材料，并且通过限制在反熔丝编程期间的电流，可以形成具有多个反熔丝的存储器单元，在其中单元的导电率具有多于两个的稳态值，其可以被视为多于两个的数据状态。相信这指示了反熔丝是单独地并且顺序地击穿的。有其他的解释也是可能的。
在图2中示出了本发明的实施例。将单元部署在底部导体200和顶部导体400之间，所述底部导体和顶部导体优选的是互相垂直地延伸。在导体之间是第一导电层117、最薄的电介质反熔丝层118、第二导电层119、中等厚度的电介质反熔丝层120、第三导电层121、最厚的电介质反熔丝层122和第四导电层123。可以使用更少或更多的反熔丝层和/或导电层(例如2、3、4、5、6、7等)。与电介质反熔丝层和导电层串联的是垂直朝向的p-i-n二极管302；在这个示例中，二极管302是多晶硅二极管，其包括底部重掺杂的p型层112、中间本征层114和顶部重掺杂的n型层116。(在某些实施例中，n型层和p型层的位置可以是颠倒的)。
当第一电介质反熔丝层击穿时，穿过它形成导电断裂区域，集中电流。如果另一电介质反熔丝是紧邻的，并且没有介入导电层，则在编程期间，断裂可能继续穿过下一电介质反熔丝层。因此，对于邻接的反熔丝层(例如层118和层120或层120和层122)优选的是互相不接触。介入导电层例如层119和121趋向于扩散击穿层和完好层之间的电流。此外，以这种金属-绝缘体-金属结构将电介质反熔丝层放在导电层之间可以使击穿更均匀并且更可控。因此，优选的是将每一电介质反熔丝层夹在导电层之间。电介质的击穿电压关于厚度是非线性的，所以由导电层隔离的、两个独立厚度的电介质具有与在它们之间没有层的这两个电介质厚度的总和的电介质不同的击穿特性。这些导电层典型地所有都具有相同的材料(例如氮化钛、氮化钽)和相同的厚度(例如在大约20埃和大约100埃之间，例如大约50埃)。应明白，可以使用不同的导电率的材料类型和/或厚度。
根据本发明的方面形成的存储器单元包括串联地布置的两个或更多个电介质反熔丝层。可以有三个电介质反熔丝层(如图2的示例中所示的)、两个反熔丝层、四个反熔丝层或更多。图3中所示的实施例具有两个反熔丝。较薄的电介质反熔丝层118可以是例如15埃的HfO2，并且在底部导电层117上形成。导电层119将反熔丝层118与第二反熔丝层120隔开，所述第二反熔丝层118可以是例如30埃的HfO2。可以使用其他的反熔丝层厚度。在图3的实施例中，导电层121将电介质反熔丝120与上面的二极管302隔开。在这些各种实施例中，电介质反熔丝自己被选定为具有不同的击穿特性，并且在某些实施例中，单个地并且顺序地击穿。为了要实现的选择性击穿，单个反熔丝必须在不同的条件下击穿。在某些实施例中，电介质反熔丝层具有相同的材料，但是具有不同的厚度，如在图2中所示的示例中。在其他实施例中，电介质反熔丝层可以具有不同的电介质材料，并且具有或相同的厚度(如图4中)或不同的厚度。在图2中，所有三个电介质材料都在二极管下面。在替换实施例中，如图5中，反熔丝可以在二极管302上面，部署在二极管302和顶部导体400之间(在这个实施例中，导电阻挡层111被部署在底部导体200和二极管302之间)。替换地，如图6中，一个或多个电介质反熔丝层可以在二极管302上面，被部署在二极管302和顶部导体400之间，而一个或多个电介质反熔丝层在二极管302下面，被部署在二极管302和顶部导体200之间。在所示的实施例中，电介质反熔丝122在导电层123和125之间。
Herner等人在2005年6月8日提交的题为“Nonvolatile Memory CellOperating by Increasing Order in Polycrystalline Semiconductor Material”的美国专利公开(公开号20050226067)和Herner等人的题为“MemoryCell Comprising a Semiconductor Junction Diode Crystallized Adjacent toa Silicide”的美国专利(专利号7,176,064)，在下文中'067公开和'064专利均由本发明的受让人所有并且均通过引用合并到此。如在以上文献中和在前面合并的'283申请中所描述的，当半导体材料(例如硅、锗或锗硅)被淀积为无定形态并且使其仅与具有高晶格失配的材料(例如氮化钛和二氧化硅)接触下进行结晶时，产生的多晶硅(或多晶锗、或多晶硅-多晶锗)形成具有大数目的晶体缺陷，使它具有高电阻率。在这个高缺陷多晶硅上施加编程脉冲明显地改变了多晶硅，使它变为较低的电阻率。
然而，已经发现，当将所淀积的无定形硅在与合适的硅化层(例如硅化钛或硅化钴)接触下进行结晶时，产生的结晶的硅具有更高的质量而同时具有较少的缺陷，并且具有更低的电阻率。硅化钛或硅化钴的晶格间距与硅的非常接近，因此相信当无定形硅在与合适的硅化物层接触下在有利的晶向上进行结晶时，硅化物为硅的晶体生长提供模板，使缺陷的形成最少。和仅与具有高晶格失配的材料邻接下进行结晶的高缺陷硅不同，施加较大的电脉冲不会明显地改变与硅化物层接触下进行结晶的这个低缺陷、低电阻率硅的电阻率。
在本发明的实施例中，使用由这种低电阻率多晶半导体材料形成的二极管是有利的。因为在形成时二极管的半导体材料处于低电阻率状态，所以它不需要被转换到较低的电阻率状态。因此可以使用较低的编程电压，这是普遍有利的。对照图2的实施例，可以通过以无定形态淀积二极管的半导体材料并且由合适的形成硅化物的金属(例如钛或钴)来形成顶部导体400的底部层124，以此来形成与二极管302接触的硅化物层。当对完成的结构进行退火时，钛或钴层124与在二极管302顶部的硅反应，形成硅化物层(未示出)。当达到结晶开始的温度时，硅化物层作为模板，所以二极管302的半导体材料以较少的缺陷结晶。
编程和测试
为了使第一电介质反熔丝层击穿，而保持其他一个、两个或更多个电介质反熔丝层完好，编程条件必须仔细地控制。
在一个实施例中，存储器单元包括三个电介质反熔丝层，所有均由相同的材料形成。反熔丝材料是合适的电介质材料，例如SiO2、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。对照图2，为了确保良好的质量和均匀性，可以通过原子层淀积(ALD)来淀积电介质反熔丝层118、120和122。在图2的实施例中，电介质反熔丝层118是最薄的，电介质反熔丝层120较厚，电介质反熔丝层122更厚。在一个实施例中，假定所有三个层都是HfO2，并且可以分别具有例如大约20埃、大约30埃和大约40埃的厚度，可以由导电层117、119、121和123将所述三个层互相隔离并且将它们与下面的底部导体200和上面的二极管302隔离，所有所述导电层可以是例如大约50埃的氮化钛。无疑地，这仅是一个示例；许多其他的布置也是可能的。
电介质薄膜的特性是电击穿场强EBV，在其处电介质将断裂或击穿。这个击穿场强EBV依赖于电介质的厚度。对照图8，其示出了对于典型的电介质的EBVvs厚度，可以看出在较薄的膜厚度处，EBV较高。EBV的差别可以用来形成具有不同击穿电压的反熔丝层。电介质的其他特性可以影响反熔丝层的击穿电压。例如，介电常数或甚至淀积或生长电介质反熔丝层的方法也可以影响其击穿电压。制造具有不同击穿特性的反熔丝层的这些和任何其他方法被理解为本发明的可能的实施例。
图7是I-V曲线，其示出了图2的第一电介质反熔丝层122的击穿。当电压增加时，电流仅渐渐地增加直到电介质反熔丝层122在电压VB1处击穿。当击穿发生时，穿过电介质反熔丝层122形成导电断裂区域，并且流过它和存储器单元的电流急剧增加，接着整个所施加的电压将降在剩余的反熔丝上。这可能引起它们中的一个或多个断裂。因此，如图7所示，在开始击穿之后，典型地有外部电路将电流限制到Ix。以此方式，在开始击穿之后减小单元上的电压，使得保持较低的有限电流水平，因此剩余的反熔丝120和118仍旧完好。仔细地选择所施加的电压和电流限制，可以使一个、两个或所有三个反熔丝断裂。
对于图2的实施例，假定这个存储器单元包括最厚的反熔丝122、中等厚度的反熔丝120和薄的反熔丝118。对于这个单元的编程操作的细节如下：将第一编程脉冲施加在顶部导体400和底部导体200之间。选择脉冲的电压V1，使得在反熔丝上产生的电场强度大于最厚的反熔丝122的击穿电场强度，但是小于中等厚度的反熔丝120的击穿电场强度。编程脉冲的电压是用于如指出的具有低电阻率的二极管302的开启电压和在三个反熔丝层118、120和122中的每一个上的电压的总和。这个电压可以是在4伏和10伏之间，优选的是小于大约7伏，例如大约6.5伏。施加电流限制，使得在允许最厚的反熔丝122击穿的同时，在该击穿之后，单元上的电压降到对于剩余的反熔丝120和118是安全的水平。这个电流限制可以是在1毫安和10毫安之间，例如大约3毫安。可以使用其他的电流限制。
在厚电介质反熔丝层122击穿之后，为了击穿中等厚度的电介质反熔丝层120，将具有电压V2的第二编程脉冲施加在顶部导体400和底部导体200之间，在某些实施例中，V2低于第一编程脉冲的电压V1，例如大约6伏。再一次，如果所施加的电压是使得在两个反熔丝上的电场强度高于中等厚度的反熔丝120的击穿电场强度，但是低于最薄的反熔丝118的击穿电场强度，则中等厚度的反熔丝120将断裂而最薄的反熔丝118仍旧完好。
如在厚电介质反熔丝层122的击穿期间一样，电流是被限制的。当中等厚度的电介质反熔丝层120击穿时，经过存储器单元的电流急剧地增加，但是仅增加到限制的电流；以此方式防止薄的电介质反熔丝层118的击穿。在一个示例中，电流可以被限制到大约15毫安，虽然可以使用其他的电流限制。
为了击穿最后的薄电介质反熔丝层118，将具有电压V3的第三编程脉冲施加在顶部导体400和底部导体200之间，在某些实施例中，V3可以小于或V2或V1，例如大约5.5伏。电介质反熔丝层122和120两者允许极大的电流流过在击穿期间形成的导电断裂区域。因此最大的电压降在薄电介质反熔丝层118上，引起其击穿。由于没有剩余的反熔丝要保护，因此在对最后的电介质反熔丝层进行编程期间没必要限制电流，虽然熟练技术人员可能出于其他原因选择这样做。在一个实施例中，可以将电流限制到大约150毫安或某些其他合适的水平。
在刚才提供的示例中，当要击穿三个反熔丝时，顺序地完成击穿。第一反熔丝被击穿，保持剩余的两个完好；接着第二反熔丝被击穿，保持第三个完好；最后第三反熔丝被击穿。然而，在替换实施例中，在多层级同时可编程单元的阵列中，当存储器单元的所期望的数据状态是用于要击穿的所有反熔丝时，优选的是以单个较高幅度的脉冲在单个步骤中击穿所有反熔丝。这个方案提供了对每一单元进行较快的写操作的优势。然而，这个脉冲具有较高的电压，其具有其他的缺点，包括带宽减小。在相同的存储器阵列中，在另一单元中，要使其仅一个电介质反熔丝击穿而其他的仍旧完好，则通过较低幅度的编程脉冲使最厚的电介质反熔丝击穿而保持其他电介质反熔丝完好，如所描述的。在替换实施例中，第一编程脉冲被选择为使单元击穿反熔丝层中的两个并且保持第三个完好。也可以组合起来使用这些编程脉冲以将存储器单元的阵列编程为各种存储器状态。可以依赖于所期望的最后的状态为单个单元选定合适的脉冲。以此方式，可以以最多一个编程脉冲获得四种读状态中的任何一种。
在替换实施例中，如在此所描述的那些存储器单元阵列可以用作两态存储器单元阵列，在其中在不编程的单元中没有反熔丝被击穿，而在被编程的单元中所有的反熔丝都被击穿，所述在此所描述的那些存储器单元阵列具有与转向元件串联的两个或更多个电介质反熔丝，所述电介质反熔丝由导电层隔开。
接着图2的存储器单元可以处于四种可能的状态中的任何一种。图9示出了这些四种状态中的每一种的示例性I-V曲线。曲线A是在形成时存储器单元的I-V曲线，所有三个反熔丝都是完好的。曲线B是厚电介质反熔丝层122击穿而较薄的电介质反熔丝层120和118是完好的存储器单元的I-V曲线。曲线C是较厚的电介质反熔丝层122和120击穿并且仅薄的电介质反熔丝层118是完好的存储器单元的I-V曲线，而曲线D是所有三个电介质反熔丝层都击穿的存储器单元的I-V曲线。在被选择为低于电介质反熔丝层中的任何一个的击穿电压的读电压VR处，对于在曲线A上的单元(在其中所有反熔丝均完好的)，在顶部导体400和底部导体200之间流过的电流是IA。在同一读电压VR处，对于在曲线B上的单元(在其中仅厚的反熔丝击穿)，电流是IB。在VR处，对于在曲线C上的单元(在其中两个反熔丝层击穿并且剩余一个完好的反熔丝)，电流是IC。最后，在VR处，对于在曲线D上的单元(在其中所有三个反熔丝均击穿)，电流是ID。在同一施加的读电压VR处这些四种不同的电流IA、IB、IC、ID对应于这个存储器单元可以获得的四种不同的数据状态。
从图9中可以看出，检测到的电流随读电压而改变。然而，读电压不能太高。存储器单元必须能够在其寿命期间被多次读取而不改变状态。每一读取需要施加读电压。通常，读电压被选择为足够小以防止对存储器单元的损伤。对于具有两个或更多个反熔丝的本发明的存储器单元，当仅最后的非常薄的电介质反熔丝层仍旧完好、除此之外所有的反熔丝均已被击穿的状态被证明是相对脆弱的状态，其在多次读取之后可能被损伤或无意中被击穿。
在某些实施例中，期望改为执行两步读取。图10示出了用于具有三个反熔丝的存储器单元的I-V曲线。如图9中，曲线A是具有所有反熔丝均完好的存储器单元，曲线B是仅一个反熔丝击穿的存储器单元，曲线C是两个反熔丝击穿的存储器单元，以及曲线D是所有三个反熔丝击穿的存储器单元。将提供两步读取示例，包括示例电压和示例电流。这个示例和被选择用于电压和电流的值仅是为了清楚，并不意在限制。
电路中的检测放大器被调整为例如检测电流是高于100纳安还是低于100纳安。在第一步骤，施加2伏的第一读电压。如果检测到的电流高于100纳安，则存储器单元在或曲线C或曲线D上；即或剩余一个反熔丝，或所有三个反熔丝均已被击穿。如果检测到的电流低于100纳安，则存储器单元是在或曲线A或曲线B上；即或仅一个反熔丝已经被击穿，或所有三个反熔丝均完好。因此检测到的电流高于100纳安或低于100纳安之间的区别确定了用于存储器单元的状态的两种可能性：C或D相对A或B。这个区别可以被解释为二元信息的一个位，在此称为最高有效位(MSB)。
如果在第一读期间电流高于100纳安，则以较低的电压执行读取，例如1伏。在这个示例中，当在导体之间施加1伏电压之后，在曲线D上的存储器单元(在其中所有反熔丝均击穿)将具有高于100纳安的电流，而在曲线C上的存储器单元(在其中剩余一个完好的反熔丝)将具有低于100纳安的电流。
如果在第一读期间电流低于100纳安，则以较高的电压执行读取，例如3伏。在这个示例中，当在导体之间施加3伏电压时，在曲线B上的存储器单元(在其中一个反熔丝击穿)将具有高于100纳安的电流，而在曲线A上的存储器单元(在其中所有反熔丝均完好)将具有低于100纳安的电流。使用这个方案，处于最脆弱状态下的、具有仅剩余一个反熔丝的存储器单元从不被施加3伏的较高的读电压。应明白，在这个示例中的电压和电流仅是说明性的，并且可以选择不同的值。
因此综上所述，如果在给定的阵列中，每一存储器单元可以获得四种状态中的一种，则可以通过以下步骤来读每一单元：(a)将读电压施加在存储器单元的第一导体和第二导体之间，并且(b)在施加读电压期间检测读电流，其中读电流对应于存储器单元的数据状态。对于四种不同的数据状态，电流是不同的，使得可以检测每一唯一的数据状态。在一个实施例中，在第一读电压下的第一读操作期间的读电流用来确定MSB，并且在较低或较高的读电压下的第二读操作期间的读电流用来确定信息的第二位，在此称为最低有效位(LSB)。
将提供在单片三维存储器阵列中制造第一存储器层级的详细的示例，所述第一存储器层级是根据本发明的实施例形成的。来自前面合并的'283和'986申请、'067和'837公开、'064专利以及Herner在2007年3月27日提交的题为“Method to Form Upward Pointing P-I-N DiodesHaving Large and Uniform Current”的美国专利申请(申请号11/692,151)(其由本发明的受让人所有并且通过引用合并到此)的细节对于制造这种阵列可以是有用的，但是为了避免使本发明不清楚，并非来自这些申请的所有细节都被包括。应明白，这不是意在排除这些申请、公开和专利的教义。为了清楚，提供了许多细节，包括具体的材料、厚度、条件和处理步骤。本领域技术人员应明白，可以改变、忽略或增加这些细节而结果落入本发明的范围之内。
制造示例
对照图11a，存储器的形成开始于衬底100。这个衬底100可以是本领域中已知的任何半导体衬底，例如单晶硅、IV-IV族化合物(例如锗硅或锗硅碳)、III-V族化合物、II-VI化合物、在这类衬底上的外延层或任何其他的半导体材料。衬底可以包括在其上制造的集成电路。
在衬底100上形成绝缘层102。绝缘层102可以是氧化硅、氮化硅、Si-C-O-H膜或任何其他合适的绝缘材料。
在衬底100和绝缘体102上形成第一导体200。在绝缘层102和导电层106之间可以包括黏附层104，以帮助导电层106黏附到绝缘层102上。如果在上面的导电层106是钨，则氮化钛被优选为黏附层104。导电层106可以包括本领域中已知的任何导电材料，例如钨或其他材料，包括钽、钛、钴或其合金。
一旦已经淀积了将形成导体轨道的所有的层，则使用任何合适的掩模和刻蚀工艺来对层进行图形化并且刻蚀，以形成实质上平行、实质上共面的导体200，如图11a中以剖面所示。导体200延伸出页面外。在一个实施例中，淀积光刻胶，通过光刻对光刻胶进行图形化，并且使用标准的工艺技术来刻蚀层并且接着除去光刻胶。可以以所期望的间距形成导体200，例如130纳米到45纳米或更少。在某些实施例中，导体200的宽度和它们之间的间隙可以是大约相等的。
接下来在导体轨道200上和导体轨道200之间淀积电介质材料108。电介质材料108可以是任何已知的在电气上绝缘的材料，例如氧化硅、氮化硅或氮氧化硅。在优选的实施例中，通过高密度等离子体方法淀积的二氧化硅被用作电介质材料108。
最后，除去在导体轨道200顶部上的多余的电介质材料108，暴露由电介质材料108隔开的导体轨道200的顶部，并且留下实质上平坦的表面。产生的结构在图11a中示出。可以通过本领域中已知的任何工艺来执行电介质过填充的除去以形成平坦的表面，例如化学机械抛光(CMP)或回刻蚀。在替换实施例中，可以替换地通过大马士革方法来形成导体200。
对照图11b，接下来可选的导电层117将提供均匀的表面以在其上淀积要形成的薄电介质反熔丝层，这可以改进那个层的均匀性，所述导电层可以是例如大约50埃的氮化钛、氮化钽或任何合适的导体。例如，可以通过高温CVD方法淀积氮化钛层117，例如在大约450℃和大约550℃之间，例如大约500℃。
在导电层117上形成电介质材料的薄层118(为了简化，图11b和后续的图中省略了衬底100；假定其存在)。在某些实施例中，用于这个材料的介电常数k的值优选的在8和50之间，最优选的在大约8和大约25之间。这个层至少是5埃厚，优选的在大约10埃和大约40埃之间的厚度，例如在大约10埃和大约30埃之间的厚度，例如大约20埃。用于薄电介质反熔丝层118的优选的材料包括HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON和ZrSiAlON。在某些实施例中，可以混合两种或更多种这些材料。在一个实施例中，电介质层118是HfO2，并且通过ALD来形成非常高质量的膜。高质量的膜优选的是密集的，尽可能接近其理论密度，具有完全的覆盖而有较少的或没有针孔，并且具有低的电缺陷密度。通常，优选的是在膜质量可比拟的条件下，具有较高介电常数的材料比具有较低介电常数的材料厚。此外，也可以使用较低介电常数的材料，例如SiO2、SiNx等。
在反熔丝层118上淀积导电层119。它可以是任何合适的导电材料，并且优选的是具有与导电层117相同的材料和厚度，并且以相同的方式形成。
在导电层119上淀积中等厚度的电介质反熔丝层120。在这个示例中，中等厚度的反熔丝层120具有与薄电介质反熔丝层118相同的材料，并且以相同的方式形成，例如通过ALD。中等厚度的反熔丝层120比薄反熔丝层118厚，例如在大约20埃和大约40埃之间，例如大约30埃。
在反熔丝层120上淀积导电层121。它可以是任何合适的导电材料，并且优选的是具有与导电层117和119相同的材料和厚度，并且以相同的方式形成。
在导电层121上淀积厚电介质反熔丝层122。在这个示例中，厚反熔丝层122具有与薄电介质反熔丝层118和中等厚度的电介质反熔丝层120相同的材料，并且以相同的方式形成，例如通过ALD。厚反熔丝层122比薄反熔丝层120厚，例如小于大约80埃。在一个或多个实施例中，厚反熔丝层122可以在大约30埃和大约80埃之间，例如在大约40埃和大约60埃之间，例如大约40埃。厚电介质反熔丝层122典型地比薄电介质反熔丝层118至少厚10埃。在其他实施例中，可以颠倒电介质反熔丝的淀积顺序，即先淀积最厚的膜并且最后淀积最薄的膜。在某些实施例中，相对于厚度，用于电介质反熔丝的淀积顺序可以是任意的。
在厚反熔丝层122上淀积导电层123。它可以是任何合适的导电材料，并且优选的是具有与导电层117、119和121相同的材料和厚度，并且以相同的方式形成。在某些实施例中，可以省略这个层。
接下来淀积将被图形化成为二极管的半导体材料。半导体材料可以是硅、锗、锗硅合金或其他合适的半导体或半导体合金。为了简化，这个描述将半导体材料指定为硅，但是应明白，本领域技术人员可以替换地选择这些其他合适的材料中的任何一种。
可以通过本领域中已知的任何淀积和掺杂方法来形成底部重掺杂区域112。可以淀积硅并且接着对其进行掺杂，但是优选的是通过在硅的淀积期间使提供p型杂质原子(例如硼)的施主气体流过，以此来进行原位掺杂。在优选的实施例中，施主气体是BCl3，并且优选的是将p型区域112掺杂到大约1×1021atoms/cm3的浓度。重掺杂区域112优选的是在大约100埃和大约800埃之间的厚度，最优选的是大约200埃厚。
接下来可以通过本领域中已知的任何方法来形成本征或轻掺杂区域114。区域114优选的是硅并且具有在大约1200埃和大约4000埃之间的厚度，优选的是3000埃。通常，p型杂质例如硼趋向于促进结晶；因此在淀积时重掺杂区域112的硅可能是多晶态。然而，在淀积时本征区域114优选的是无定形态。
将刚刚淀积的半导体区域114和112连同导电层123、厚电介质反熔丝层122、导电层121、中等厚度的电介质反熔丝层120、导电层119、薄电介质反熔丝层118和导电层117一并进行图形化并且刻蚀以形成柱形物300。柱形物300应该具有与下面的导体200大约相同的间距和大约相同的宽度，使得每一柱形物300在导体200的顶部上形成。可以容忍某些未对准。
可以使用任何合适的掩模和刻蚀工艺来形成柱形物300。例如，可以淀积光刻胶，使用标准的光刻技术来将其图形化并且刻蚀，接着除去光刻胶。替换地，可以在半导体层堆叠的顶部形成某些其他材料(例如二氧化硅)的硬质掩模，在顶部具有底部抗反射涂层(BARC)，接着对其进行图形化并且刻蚀，。可以使用介电抗反射涂层(DARC)作为硬质掩模，或可以使用材料的某些其他组合。
可以有利地使用在以下文献中所描述的光刻技术来执行在根据本发明的存储器阵列的形成中使用的任何光刻步骤：Chen在2003年12月5日提交的题为“Photomask Features with Interior Nonprinting WindowUsing Alternating Phase Shifting”的美国申请(申请号10/728436)或Chen在2004年4月1日提交的题为“Photomask Features with ChromelessNonprinting Phase Shiftting Window”的美国申请(申请号10/815312)，两者均由本发明的受让人所有并且通过引用合并到此。
在半导体柱形物300上和半导体柱形物300之间淀积电介质材料108，填充在它们之间的间隙。电介质材料108可以是任何已知的在电气上绝缘的材料，例如氧化硅、氮化硅或氮氧化硅。在优选的实施例中，使用二氧化硅作为绝缘材料。
接下来除去在柱形物300的顶部的电介质材料，暴露由电介质材料108隔开的柱形物300的顶部，并且留下实质上平坦的表面。可以通过本领域中已知的任何工艺来执行这个电介质过填充物的去除，例如CMP或回刻蚀。在CMP或回刻蚀之后，执行离子注入，形成重掺杂的n型顶部区域116。n型杂质优选的是浅注入的砷，其中注入能量是例如10keV，以及剂量是大约3×1015/cm2。这个注入步骤完成了二极管302的形成。产生的结构在图11b中示出。此时，二极管302的高度是在大约1500埃和大约4000埃之间，例如在大约2000埃和大约2500埃之间。
对照图11c，淀积形成硅化物的金属层124，例如钛或钴、铬、钽、铂、镍、铌或钯。层124优选的是钛或钴；如果层124是钛，则其厚度可以在大约10埃和大约100埃之间，例如大约20埃。层124之后是氮化钛层404。层124和404两者可以是在大约20埃和大约100埃之间，例如大约50埃。接下来淀积导电材料层406，例如钨。将层406、404和124进行图形化并且刻蚀为轨道状顶部导体400，其优选地在与底部导体200垂直的方向上延伸。
接下来在导体400上和导体400之间淀积电介质材料(未示出)。电介质材料可以是任何已知的在电气上绝缘的材料，例如氧化硅、氮化硅或氮氧化硅。在优选的实施例中，使用氧化硅作为这个电介质材料。
已经描述了第一存储器层级的形成。可以在这个第一存储器层级上形成其他的存储器层级，以此形成单片三维存储器阵列。
对照图11c，注意到形成硅化物的金属层124与顶部重掺杂的区域116的硅接触。在随后的温度升高的步骤期间，金属层124将与重掺杂的n型区域116的硅的某些部分反应形成硅化物层(未示出)。这个硅化物在比使硅结晶所需的温度低的温度下形成，因此在区域112、114和116仍旧大部分是无定形态时，所述硅化物将形成。如果锗硅合金用于顶部重掺杂区域116，则锗硅化物层可以由例如锗硅化钴或锗硅化钛形成。这个锗硅化物层将类似地提供有利的结晶模板；如同在锗上形成的锗化物层一样。
在刚刚描述的示例中，图11c的二极管302朝上，其包括底部重掺杂的p型区域、中间本征区域和顶部重掺杂的n型区域。在优选的实施例中，将要在刚刚形成的第一存储器层级上单片形成的下一存储器层级与其共享导体400；即第一存储器层级的顶部导体400用作第二存储器层级的底部导体。如果以此方式共享导体，则在第二存储器层级中的二极管优选的是朝下的，其包括底部重掺杂的n型区域、中间本征区域和顶部重掺杂的p型区域。
为了形成下一存储器层级，平坦化步骤(例如通过CMP)将导体400的顶部处理为实质上平坦的表面。对照图11d，形成堆叠217，其包括三个电介质反熔丝以及顶部、底部和介入导电层，其优选的具有与第一存储器层级中的柱形物300的层117-123相同的材料、相同的厚度，并且使用相同的方法形成。
接下来形成二极管。可以通过本领域中已知的任何淀积和掺杂方法来形成底部重掺杂的区域212。可以淀积硅并且接着进行掺杂，但是优选的是通过在硅的淀积期间使提供n型杂质原子(例如磷)的施主气体流过，以此来进行原位掺杂。重掺杂区域212优选的是在大约100埃和大约800埃之间的厚度，更优选的是大约100埃到大约200埃的厚度。
要淀积的下一半导体区域优选的是未掺杂的。因为在所淀积的硅中，n型杂质例如磷展现出很强的表面活性行为，当淀积硅时n型杂质趋向于朝着表面迁移。硅的淀积在不提供杂质气体下继续进行，但是磷原子朝上迁移，寻找表面，这将无意中掺杂这个区域。如以下文献中所描述的，在所淀积的硅中的磷的表面活性行为将由于锗的添加而被抑制：Herner在2005年12月9日提交的题为“Deposited SemiconductorStructure to Minimize N-Type Dopant Diffusion and Method of Making”的美国专利申请(申请号11/298,331)，其通过引用合并到此。优选地，此时淀积包括至少10％的锗的锗硅合金层，例如大约200埃的Si0.8Ge0.2，进行未掺杂的淀积，无提供磷的杂质气体。这个薄层没有在图11d中示出。
这个薄锗硅层的使用使n型杂质到要形成的本征区域的不希望的扩散最小，因此使所述本征层的厚度最大。当二极管处于反偏电压下时，较厚的本征区域使经过二极管的漏电流最小，因此减小了功率损失。这个方法允许本征区域的厚度增加而同时不增加二极管的整个高度。如将看到的，将二极管图形化为柱形物；二极管的高度的增加将增加形成这些柱形物的刻蚀步骤和要填充它们之间的间隙的步骤的深宽比。当深宽比增加时，刻蚀和填充两者更困难。
接下来可以通过本领域中已知的任何方法来形成本征区域214。区域214优选的是硅，并且优选的具有在大约1100埃和大约3300埃之间的厚度，优选的是大约1700埃。在淀积时重掺杂区域212和本征区域214的硅优选的是无定形态。
将刚刚淀积的半导体区域214和212连同底层堆叠217一并进行图形化并且刻蚀以形成柱形物600。柱形物600应该具有与下面的导体400大约相同的间距和大约相同的宽度，使得每一柱形物600在导体400的顶部形成。可以容忍某些未对准。可以使用与用来形成第一存储器层级的柱形物300的相同的技术来对柱形物600进行图形化并且刻蚀。
在半导体柱形物600上和半导体柱形物600之间淀积电介质材料108，填充它们之间的间隙。如在第一存储器层级中的，除去柱形物600顶部的电介质材料108，暴露由电介质材料108隔开的柱形物600的顶部，并且留下实质上平坦的表面。在这个平坦化步骤之后，执行离子注入，形成重掺杂的p型顶部区域216。P型杂质优选的是浅注入的硼，其中例如注入能量是2keV，剂量是大约3×1015/cm2。这个注入步骤完成了二极管602的形成。在CMP步骤期间损失了某些厚度的硅，所以所完成的二极管602具有与二极管302可比拟的高度。
以与导体400相同的方式和相同的材料形成导体700，所述导体400被共享在第一和第二存储器层级之间。淀积形成硅化物的金属层224，之后淀积阻挡层(例如氮化钛层704)和导电材料(例如钨)层706。将层706、704和224进行图形化并且刻蚀为轨道状导体700，其优选的在与导体400实质上垂直以及与导体200实质上平行的方向上延伸。在导体700上和导体700之间淀积电介质材料108。可以在头两个存储器层级上单片形成其他的存储器层级。
优选地在已经形成所有的存储器层级之后，执行单个结晶退火以使二极管302、602和在所有其他存储器层级上的二极管结晶，例如在750℃持续大约60秒，虽然每一存储器层级可以在它形成时进行退火。通常产生的二极管是多晶的。由于这些二极管的半导体材料在与具有良好晶格匹配的硅化物层或锗硅化物层接触下进行结晶，因此二极管的半导体材料将具有低缺陷和低电阻率。
在这个示例中，在存储器层级之间共享导体；即顶部导体400用作上面的下一存储器层级的底部导体。在其他实施例中，在图11c的第一存储器层级上形成夹层电介质(未示出)，其表面被平坦化，并且在这个平坦化的夹层电介质上开始第二存储器层级的构造，而没有共享的导体。
在某些实施例中，优选的是将编程脉冲以反向偏压施加在二极管上。这样做的优势在于可以减小或消除经过阵列中未选中的单元的漏电流，如在以下文献中所描述的：Kumar等人在2006年7月28日提交的题为“Method For Using A Memory Cell Comprising SwitchableSemiconductor Memory Element With Trimmable Resistance”的美国专利申请(申请号11/496,986)，其由本发明的受让人所有并且通过引用合并到此。
用于形成类似阵列的替换方法在以下文献中描述，在其中使用大马士革构造来形成导体：Radigan等人在2006年5月31日提交的题为“conductive Hard Mask to Protect Patterned Features During TrenchEtch”的美国专利申请(申请号11/444,936)，其被受让给本发明的受让人并且通过引用合并到此。可以使用Radigan等人的方法来形成根据本发明的方面的阵列。
所提供的详细的示例仅是为了说明，并且是许多可能的替换中的仅一个。在刚刚描述的阵列中，每一存储器单元包括三个反熔丝；替换实施例可以包括两个、四个或更多个反熔丝。在所描述的示例中，最薄的电介质反熔丝层118在底部，较厚的层120在所述最薄的层上面，以及最厚的层122在所述较厚的层上面。层可以以不同的顺序出现。
为了在存储器单元中数据状态之间提供最大可能的隔离，优选的是使反熔丝以漏电流增加的顺序相继地击穿(即漏电最少的反熔丝最先击穿，漏电最多的反熔丝最后击穿)。这是因为包括多个反熔丝的未编程的存储器单元的电流-电压(IV)特性主要是由漏电最少的反熔丝的IV特性确定。因此，在编程之后首先击穿漏电最少的反熔丝将提供存储器单元的IV特性的最大改变。例如，在具有两个反熔丝膜的存储器单元中，可以调整漏电较多的反熔丝的击穿电压，使得其至少等于漏电较少的反熔丝的击穿电压，优选的是比它大。这将确保在漏电较少的反熔丝击穿之后，漏电较多的反熔丝将仍旧完好。通常，可以选择电介质的特性，例如膜组成成分、介电常数、厚度等，使得存储器单元的反熔丝以漏电流增加的顺序击穿。即使以单个编程脉冲使两个或更多个电介质反熔丝击穿，最厚的电介质反熔丝也将在具有相同的介电常数的较薄的电介质反熔丝之前击穿。
如前面提到的，电介质反熔丝层可以由不同的电介质材料形成，例如具有不同的介电常数k值，而不是或同时具有不同的厚度。例如，根据本发明的实施例形成的存储器单元可以具有二氧化硅(具有低的介电常数)的第一电介质反熔丝层和HfO2(具有较高的介电常数)的第二电介质反熔丝层，两者均与二极管串联。接着，可以选择这些膜的厚度，使得当漏电较少的膜击穿时漏电较多的膜仍旧完好。
对于存储器单元可以想象反熔丝的许多组合；例如单元可以被形成为包括二氧化硅的第一电介质反熔丝层、具有第一厚度的HfO2的第二层以及具有比第一厚度小的第二厚度的HfO2的第三层。在其他实施例中，氮化硅或氮氧化硅也可以用作用于电介质反熔丝层的材料。
对照图12，在一个替换的实施例中，在形成底部导体200并且淀积第一导电层117之后，淀积硅层310。层310可以是例如大约200埃，并且优选的是重掺杂的n型硅，优选的是原位掺杂。接下来通过例如快速热氧化在硅层310上热生长二氧化硅层312。在一个实施例中，通过使5升的O2和5升的N2流通60秒来在750℃生长层312。当通过消耗底层的某些部分来形成它时，最好是生长而不是淀积层。这个层可以是任何合适的厚度，例如大约16埃。在替换实施例中，可以省略硅层310，并且可以通过例如ALD在导电层117上淀积二氧化硅层312。接下来的制造是淀积导电层119和例如HfO2的电介质反熔丝层314。层314可以是例如在大约20埃和大约30埃之间。可以使用具有较高介电常数的任何其他合适的材料，例如Al2O3、ZrO2，或HfO2、Al2O3和/或ZrO2的混合，或前面提到的电介质中的任何一种。在这个示例中，层314比层312厚。但是二氧化硅层312具有比HfO2层314极其低的介电常数k；因此，在某些实施例中，通过施加合适的编程脉冲和限制电流，即使反熔丝层312比反熔丝层314薄，电介质反熔丝层312也可以首先击穿而电介质反熔丝层314仍旧完好，如前面所描述的。照常淀积导电层121，并且制造二极管302和顶部导体400。
在某些实施例中，除了反熔丝之外，可以在存储器单元中包括一个或多个其他的电阻转换元件以实现其他的存储器状态。可能的备选包括可转换的多晶硅电阻、可转换的多晶硅二极管、二元金属氧化物层、碳纳米管层等。
在到目前为止所描述的实施例中，二极管表现为转向元件。转向元件是展现非欧姆行为的器件，其允许共享位线或字线的存储器单元之间的电隔离。另一可能的转向元件是晶体管，例如场效应晶体管。在以下文献中描述了存储器单元的存储器阵列，其中每一存储器单元包括晶体管和电阻转换元件：Petti等人在2005年6月2日提交的题为“Rewriteable Memory Cell Comprising a Transistor andResistance-Switching Material in Series”的美国专利公开(公开号20060273298)，其由本发明的受让人所有并且通过引用合并到此。
Petti等人描述了具有与MOS晶体管串联形成的电阻率转换二元金属氧化物或氮化物的存储器单元。在Petti等人的实施例中，MOS晶体管是薄膜晶体管，其沟道层在淀积的多晶半导体材料而不是在单晶晶圆衬底上形成。对照图13a，在Petti等人的优选的实施例中，形成多个实质上平行的数据线10。形成半导体柱形物12，其每一个在数据线10中的一个上。每一柱形物12包括用作漏区和源区的重掺杂区域14和18以及用作沟道区的轻掺杂区域16。栅电极20围绕着每一柱形物12。
图13b示出了从上面看的图13a的单元。在重复的图案中，间距是特征和下一次出现相同特征之间的距离。例如，柱形物12的间距是一个柱形物的中心和相邻的柱形物的中心。在一个方向上，柱形物12具有第一间距P1，而在其他方向上，柱形物12具有较大的间距P2；例如P2可以是P1的1.5倍(特征尺寸是在器件中由光刻形成的最小特征或间隙的宽度。换句话说，间距P1可以是2倍的特征尺寸，而间距P2是3倍的特征尺寸)。在具有较小的间距P1的方向上，如图13a所示，相邻存储器单元的栅电极20合并，形成单个选择线22。在具有较大间距P2的方向上，相邻单元的栅电极20不合并，并且隔离相邻的选择线22。图13a示出了沿着图13b的X-X`线的剖面结构，而图13c示出了沿着图13b的Y-Y`线的剖面结构。
对照图13a和13c，在柱形物12上形成参考线24(优选的是与数据线10垂直)，使得每一柱形物12被垂直的部署在数据线10之一和参考线24之一之间。例如，在每一存储器单元中在源区18和参考线24之间形成电阻转换存储器元件26。替换地，可以在漏区14和数据线10之间形成电阻转换存储器元件26。在本发明的优选实施例中，电阻转换元件26用由导电层隔开的两个、三个或更多个电介质反熔丝代替。
单片三维存储器阵列是在其中在单个衬底(例如晶圆)上形成多个存储器层级而无介入衬底的器件。直接在现有的层级或多个层级的层上淀积或生长形成一个存储器层级的层。相比而言，通过在独立的衬底上形成存储器层级并且将存储器层级互相黏附在顶上来构造堆叠的存储器，如Leedy的题为“Three dimensional structure memory”的美国专利(专利号5,915,167)中的一样。虽然在键合之前可以减薄或从存储器层级中除去衬底，但是由于存储器层级是在独立的衬底上开始形成的，因此这类存储器不是真正的单片三维存储器阵列。
在衬底上形成的单片三维存储器阵列至少包括在衬底上以第一高度形成的第一存储器层级和以不同于第一高度的第二高度形成的第二存储器层级。可以以这种多层级阵方式列在衬底上形成三个、四个、八个或实际上任何数目的存储器层级。
虽然在此已经描述了制造的详细方法，但是可以使用形成相同的结构的任何其他方法而结果落入本发明的范围内。
上文详细的描述已经描述了本发明可以采取的许多形式中的仅一些。出于这个原因，该详细的描述意在说明而不是限制。只有包括所有的等效物的权利要求意在限定本发明的范围。

Claims (115)

1.一种用于对存储器单元进行编程的方法，所述存储器单元包括转向元件、第一电介质反熔丝层以及第二电介质反熔丝层，所述转向元件、第一电介质反熔丝层和第二电介质反熔丝层都被串联地布置在第一导体和第二导体之间，其中所述方法包括：
将第一编程脉冲施加在所述第一导体和所述第二导体之间，其中所述第一编程脉冲导致所述第一电介质反熔丝层的介质击穿。
2.根据权利要求1所述的方法，其中施加所述第一编程脉冲不导致所述第二电介质反熔丝层的介质击穿。
3.根据权利要求1所述的方法，还包括将第二编程脉冲施加在所述第一和第二导体之间，使所述第二电介质反熔丝层击穿。
4.根据权利要求1所述的方法，其中所述转向元件是晶体管。
5.根据权利要求1所述的方法，其中所述转向元件是二极管。
6.根据权利要求5所述的方法，其中所述存储器单元还包括部署在所述第一电介质反熔丝层和所述第二电介质反熔丝层之间的导电层。
7.根据权利要求6所述的方法，其中在施加所述第一编程脉冲期间，将电流限制应用到经过所述存储器单元的电流。
8.根据权利要求6所述的方法，还包括：
将第一读电压施加在所述第一导体和所述第二导体之间；以及
在施加所述第一读电压期间，检测第一读电流，
其中所述第一读电流对应于存储在所述存储器单元中的信息的第一数据位。
9.根据权利要求8所述的方法，还包括：
将第二读电压施加在所述第一导体和所述第二导体之间，其中基于所述信息的第一数据位，将所述第二读电压设置为较高或较低的电压值；以及
在施加所述第二读电压期间，检测第二读电流，其中所述第二读电流对应于存储在所述存储器单元中的信息的第二数据位。
10.根据权利要求6所述的方法，其中所述第一电介质反熔丝层比所述第二电介质反熔丝层厚。
11.根据权利要求10所述的方法，其中所述第一电介质反熔丝层和所述第二电介质反熔丝层由相同的电介质材料组成。
12.根据权利要求6所述的方法，其中所述第一电介质反熔丝层包括第一电介质材料以及所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有实质上不同于所述第二电介质材料的介电常数。
13.根据权利要求12所述的方法，其中所述第一和第二电介质反熔丝层中的一个包括二氧化硅。
14.根据权利要求13所述的方法，其中所述二氧化硅是生长的。
15.根据权利要求12所述的方法，其中所述第一和所述第二电介质反熔丝层中的一个包括HfO2、Al2O3、ZrO2、Ta2O5或其混合。
16.根据权利要求6所述的方法，其中所述第一电介质反熔丝层或所述第二电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
17.根据权利要求6所述的方法，其中所述存储器单元还包括第三电介质反熔丝层，所述第三电介质反熔丝层被布置为与在所述第一导体和所述第二导体之间的所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层串联。
18.根据权利要求17所述的方法，其中所述第二电介质反熔丝层被部署在所述第一电介质反熔丝层和所述第三电介质反熔丝层之间，其中所述存储器单元还包括部署在所述第二电介质反熔丝层和所述第三电介质反熔丝层之间的导电层。
19.根据权利要求17所述的方法，其中所述第一电介质反熔丝层具有与所述第二电介质反熔丝层不同的厚度。
20.根据权利要求19所述的方法，其中所述第一、第二和第三电介质反熔丝层具有不同的厚度。
21.根据权利要求17所述的方法，其中所述第一电介质反熔丝层包括第一电介质材料，并且或所述第二或第三电介质反熔丝层包括第二电介质材料。
22.根据权利要求21所述的方法，其中所述第一电介质材料具有比所述第二电介质材料高的介电常数。
23.根据权利要求6所述的方法，其中所述第一编程脉冲具有在大约4伏和大约7伏之间的电压。
24.一种对存储器阵列中的存储器单元进行编程的方法，每一存储器单元包括二极管、第一电介质反熔丝层和第二电介质反熔丝层，其中每一存储器单元的所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层被串联地布置在所述存储器单元的第一导体和第二导体之间，所述方法包括：
将第一编程脉冲施加在处于第一存储器单元状态的第一多个所述存储器单元的所述第一导体和第二导体之间，其中在施加所述第一编程脉冲之后，所述第一多个存储器单元改变到第二存储器单元状态；以及
将第二编程脉冲施加在第二多个所述存储器单元的所述第一导体和第二导体之间，其中在施加所述第二编程脉冲之后，所述第二多个存储器单元改变到第三存储器单元状态。
25.根据权利要求24所述的方法，其中所述第二多个存储器单元被包含在所述第一多个存储器单元中。
26.根据权利要求24所述的方法，其中所述第二多个存储器单元包含与所述第一多个存储器单元分开的至少某些单元。
27.根据权利要求24所述的方法，还包括：
将第三编程脉冲施加在第三多个存储器单元的所述第一导体和第二导体之间，其中在施加所述第三编程脉冲之后，所述第三多个存储器单元改变到第四存储器单元状态。
28.根据权利要求24所述的方法，其中每一存储器单元的所述第一电介质反熔丝层比每一存储器单元的所述第二电介质反熔丝层厚。
29.根据权利要求24所述的方法，其中每一存储器单元的所述第一电介质反熔丝层包括第一电介质材料以及每一存储器单元的所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有实质上不同于所述第二电介质材料的介电常数。
30.根据权利要求24所述的方法，其中每一存储器单元的或所述第一电介质反熔丝层或所述第二电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
31.根据权利要求24所述的方法，还包括：
(i)通过以下步骤对多个所述存储器单元执行第一读操作：
(a)将第一读电压施加在所述存储器单元的所述第一导体和所述第二导体之间，以及
(b)在施加所述第一读电压期间检测第一读电流，其中所述第一读电流对应于存储在所述存储器单元中的数据的第一位；
(ii)通过以下步骤对所述多个存储器单元执行第二读操作：
(a)将第二读电压施加在所述存储器单元的所述第一导体和所述第二导体之间，以及
(b)在施加所述第二读电压期间检测第二读电流，其中所述第二读电流对应于存储在所述存储器单元中的数据的第二位。
32.根据权利要求31所述的方法，其中对于至少某些所述存储器单元，基于所述第一读操作结果确定所述第二读电压。
33.根据权利要求31所述的方法，其中在施加所述第二读电压期间，在所述多个存储器单元中没有一个所述单元改变状态。
34.根据权利要求32所述的方法，其中当所述第一读电流小于在所述多个存储器单元的所述第一读操作中使用的参考读电流水平时，所述第二读电压小于所述第一读电压。
35.根据权利要求24所述的方法，其中每一存储器单元还包括第三电介质反熔丝层，并且所述方法还包括：
将第三编程脉冲施加在第三多个存储器单元的所述第一导体和第二导体之间，其中在施加所述第三编程脉冲之后，所述第三多个存储器单元的所述第一电介质反熔丝层、所述第二电介质反熔丝层和所述第三电介质反熔丝层都被击穿。
36.根据权利要求35所述的方法，还包括通过以下步骤读取读多个存储器单元：
(i)通过以下步骤对所述读多个存储器单元执行第一读操作：
(a)将第一读电压施加在所述读多个存储器单元的所述第一导体和所述第二导体之间，以及
(b)在施加所述第一读电压期间检测第一读电流，其中所述第一读电流对应于存储在所述读多个存储器单元中的数据的第一位；以及
(ii)通过以下步骤对所述读多个存储器单元执行第二读操作：
(a)将第二读电压施加在所述读多个存储器单元的所述第一导体和所述第二导体之间，以及
(b)在施加所述第二读电压期间检测第二读电流，其中所述第二读电流对应于存储在所述读多个存储器单元中的数据的第二位。
37.根据权利要求36所述的方法，其中对于至少某些所述读存储器单元，基于所述第一读操作结果确定所述第二读电压。
38.根据权利要求24所述的方法，其中每一存储器单元的所述二极管包括多晶半导体材料。
39.根据权利要求38所述的方法，其中每一存储器单元的所述二极管是垂直朝向的p-i-n二极管。
40.根据权利要求38所述的方法，其中在衬底上形成所述存储器单元，所述衬底包括单晶硅。
41.根据权利要求24所述的方法，其中通过原子层淀积来淀积所述第一电介质反熔丝层。
42.一种用于对存储器阵列中的存储器单元进行编程的方法，其中第一存储器单元、第二存储器单元和第三存储器单元各自包括二极管、第一电介质反熔丝层和第二电介质反熔丝层；每一存储器单元的所述二极管、第一电介质反熔丝层和第二电介质反熔丝层被串联地布置在每一存储器单元的第一导体和第二导体之间，其中所述方法包括：
将第一编程脉冲施加在所述第二存储器单元的所述第一导体和所述第二导体之间；
将第二编程脉冲施加在所述第三存储器单元的所述第一导体和所述第二导体之间；
其中，在施加所述第一和第二编程脉冲之后，所述第一存储器单元处于第一数据状态，所述第二存储器单元处于第二数据状态，以及所述第三存储器单元处于第三数据状态，其中所述第一数据状态与所述第二数据状态不同，并且所述第三数据状态与所述第一数据状态或所述第二数据状态不同。
43.根据权利要求42所述的方法，其中在所述第一存储器单元的所述第一导体和所述第二导体之间不施加编程脉冲。
44.根据权利要求42所述的方法，其中每一存储器单元的所述二极管是p-i-n二极管。
45.根据权利要求44所述的方法，其中每一存储器单元的所述二极管包括多晶或单晶半导体材料。
46.根据权利要求45所述的方法，其中所述多晶半导体材料是硅、锗或锗硅。
47.根据权利要求42所述的方法，其中每一存储器单元的所述第一电介质反熔丝层比每一存储器单元的所述第二电介质反熔丝层厚。
48.根据权利要求47所述的方法，其中每一存储器单元的所述第一电介质反熔丝层比每一存储器单元的所述第二电介质反熔丝层至少厚10埃。
49.根据权利要求48所述的方法，其中每一存储器单元的所述第一电介质反熔丝层的厚度在大约30埃和大约80埃之间。
50.根据权利要求49所述的方法，其中每一存储器单元的所述第二电介质反熔丝层的厚度在大约10埃和大约40埃之间。
51.根据权利要求42所述的方法，其中每一存储器单元的所述第一电介质反熔丝层包括第一电介质材料以及每一存储器单元的所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有比所述第二电介质材料低的介电常数。
52.根据权利要求42所述的方法，其中所述第一电介质反熔丝层或所述第二电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
53.根据权利要求42所述的方法，其中在所述第一电介质反熔丝层和所述第二电介质反熔丝层之间部署导电层。
54.一种形成非易失性存储器单元的方法，所述方法包括；
在衬底上形成轨道状的底部导体；
在所述底部导体上形成轨道状的顶部导体；
形成垂直朝向的二极管；
形成第一电介质反熔丝层；以及
形成第二电介质反熔丝层，
其中所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层在电气上是串联的并且被部署在所述底部导体和所述顶部导体之间。
55.根据权利要求54所述的方法，还包括形成部署在所述第一电介质反熔丝层和所述第二电介质反熔丝层之间的第一导电层。
56.根据权利要求54所述的方法，其中所述二极管是p-i-n二极管。
57.根据权利要求56所述的方法，其中所述二极管是柱子形状。
58.根据权利要求54所述的方法，其中形成所述第一电介质反熔丝层的步骤包括通过原子层淀积来淀积所述电介质反熔丝层。
59.根据权利要求54所述的方法，其中所述第一电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
60.根据权利要求48所述的方法，其中所述衬底包括单晶硅。
61.一种用于读取非易失性存储器阵列的存储器单元的方法，所述存储器单元具有与二极管串联的至少两个反熔丝层和在所述反熔丝层之间的导电层，其中所述存储器单元处于至少三个电阻状态中的一个，所述方法包括：
在所述存储器单元上施加读电压，使得产生经过所述存储器单元的读电流，以及
基于所述读电流，检测所述存储器单元处于所述至少三个电阻状态的哪一个。
62.根据权利要求61所述的方法，其中所述至少三个电阻状态包括：
最高电阻状态；
第一已编程电阻状态，其具有比所述最高电阻状态低的阻值并且通过在所述存储器单元上施加第一编程脉冲来产生；以及
第二已编程电阻状态，其具有比所述第一已编程状态低的阻值。
63.根据权利要求62所述的方法，其中通过在所述存储器单元上施加编程脉冲序列来产生所述第二已编程电阻状态，所述编程脉冲序列包括至少所述第一编程脉冲和第二编程脉冲。
64.根据权利要求62所述的方法，其中通过在所述存储器单元上施加第二编程脉冲而不是所述第一编程脉冲来产生所述第二已编程电阻状态，其中所述第二编程脉冲与所述第一编程脉冲不同。
65.根据权利要求62所述的方法，其中所述存储器单元处于至少四个电阻状态中的一个。
66.根据权利要求65所述的方法，其中通过在所述存储器单元上施加编程脉冲序列来产生所述第四电阻状态，所述编程脉冲序列包括至少所述第一编程脉冲、所述第二编程脉冲和第三编程脉冲。
67.根据权利要求65所述的方法，其中通过在所述存储器单元上施加第三编程脉冲而不是所述第一和第二编程脉冲来产生所述第四电阻状态，其中所述第三编程脉冲与所述第一编程脉冲和所述第二编程脉冲不同。
68.根据权利要求61所述的方法，还包括：
在所述存储器单元上施加所述读电压之前，在所述存储器单元上施加预读电压；
相对于参考电流检测经过所述存储器单元的所述预读电流；以及
基于所述检测到的预读电流为所述读电压选择电压值。
69.根据权利要求68所述的方法，还包括当无反熔丝层被击穿时，使用比所述预读电压大的读电压。
70.根据权利要求68所述的方法，还包括当至少两个反熔丝层被击穿时，使用比所述预读电压小的读电压。
71.一种对存储器阵列中的存储器单元进行编程的方法，每一存储器单元包括二极管、第一电介质反熔丝层和第二电介质反熔丝层，其中每一存储器单元的所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层被串联地布置在所述存储器单元的第一导体和第二导体之间，所述方法包括：
为所述存储器阵列的第一存储器单元确定所期望的存储器状态；以及
如果用于所述第一存储器单元的所述期望的存储器状态是第一存储器状态，则将第一编程脉冲施加在所述第一存储器单元的所述第一导体和第二导体之间，其中在施加所述第一编程脉冲之后，所述第一存储器单元的所述第一电介质反熔丝层被击穿，但是所述第一存储器单元的所述第二电介质反熔丝层没有被击穿。
72.根据权利要求71所述的方法，还包括如果用于所述第一存储器单元的所述期望的存储器状态是第二存储器状态，则将第二编程脉冲施加在所述第一存储器单元的所述第一导体和第二导体之间，其中在施加所述第二编程脉冲之后，所述第一存储器单元的所述第一电介质反熔丝层和所述第二电介质反熔丝层均被击穿。
73.根据权利要求71所述的方法，其中每一存储器单元的所述第一电介质反熔丝层比每一存储器单元的所述第二电介质反熔丝层厚。
74.根据权利要求71所述的方法，其中每一存储器单元的所述第一电介质反熔丝层包括第一电介质材料以及每一存储器单元的所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有比所述第二电介质材料高的介电常数。
75.根据权利要求71所述的方法，每一存储器单元的或所述第一电介质反熔丝层或所述第二电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
76.根据权利要求35所述的方法，还包括：
将第四编程脉冲施加在第四多个存储器单元的所述第一导体和第二导体之间，其中在施加所述第四编程脉冲之后，所述反熔丝中的两个被击穿而所述反熔丝中的一个仍旧完好。
77.根据权利要求24所述的方法，其中通过淀积材料层并且从所述材料层生长所述反熔丝来形成所述反熔丝中的至少一个。
78.一种在衬底上单片形成的集成电路的第一存储器层级，所述第一存储器层级包括：
多个实质上平行的、实质上共面的底部导体；
在所述底部导体上的多个实质上平行地、实质上共面的顶部导体；
多个垂直朝向的二极管；
多个第一电介质反熔丝层；
多个第二电介质反熔丝层；以及
多个存储器单元，其中每一存储器单元包括在电气上串联地部署和布置在所述底部导体之一和所述顶部导体之一之间的所述二极管之一、所述第一电介质反熔丝层之一和所述第二电介质反熔丝层之一。
79.根据权利要求78所述的第一存储器层级，其中每一存储器单元的所述第一电介质反熔丝层不与所述第二电介质反熔丝层接触。
80.根据权利要求78所述的第一存储器层级，其中导电层被部署在每一存储器单元的所述第一电介质反熔丝层和每一存储器单元的所述第二电介质反熔丝层之间。
81.根据权利要求78所述的第一存储器层级，其中所述第一电介质反熔丝层比所述第二电介质反熔丝层厚。
82.根据权利要求81所述的第一存储器层级，其中所述第一电介质反熔丝层的厚度小于大约80埃。
83.根据权利要求82所述的第一存储器层级，其中所述第一电介质反熔丝层的厚度在大约30埃和大约80埃之间。
84.根据权利要求82所述的第一存储器层级，其中所述第二电介质反熔丝层的厚度至少是5埃。
85.根据权利要求84所述的第一存储器层级，其中所述第二电介质反熔丝层的厚度在大约10埃和大约40埃之间。
86.根据权利要求85所述的第一存储器层级，其中所述第一电介质反熔丝层的厚度在大约30埃和大约50埃之间，并且其中所述第二电介质反熔丝层的厚度在大约10埃和大约30埃之间。
87.根据权利要求78所述的第一存储器层级，其中所述第一电介质反熔丝层包括第一电介质材料以及所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有比所述第二电介质材料低的介电常数。
88.根据权利要求87所述的第一存储器层级，其中所述第一电介质材料是二氧化硅。
89.根据权利要求78所述的第一存储器层级，其中所述第一电介质反熔丝层或所述第二电介质反熔丝层包括SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
90.根据权利要求78所述的第一存储器层级，其中所述二极管中的每一个包括多晶半导体材料。
91.根据权利要求90所述的第一存储器层级，其中所述多晶半导体材料与硅化钛、锗硅化钛、硅化钴或锗硅化钴接触。
92.根据权利要求78所述的第一存储器层级，其中每一存储器单元的所述第一电介质反熔丝层和所述第二电介质反熔丝层两者被部署在那个存储器单元的所述二极管和所述顶部导体之间或所述二极管和所述底部导体之间。
93.根据权利要求78所述的第一存储器层级，其中每一存储器单元的所述垂直朝向的二极管是p-i-n二极管。
94.根据权利要求78所述的第一存储器层级，其中每一存储器单元还包括部署在所述底部导体之一和所述顶部导体之一之间的第三电介质反熔丝层，其中所述第三电介质反熔丝层不与或所述第一电介质反熔丝层或所述第二电介质反熔丝层接触。
95.根据权利要求94所述的第一存储器单元，其中第一导电层被部署在所述第一电介质反熔丝层和所述第三电介质反熔丝层之间，以及其中第二导电层被部署在所述第三电介质反熔丝层和所述第二电介质反熔丝层之间。
96.根据权利要求94所述的第一存储器层级，其中所述第三电介质反熔丝层的厚度小于所述第一电介质反熔丝层的厚度并且大于所述第二电介质反熔丝层的厚度。
97.根据权利要求94所述的第一存储器层级，其中所述第一电介质反熔丝层包括第一电介质材料，所述第二电介质反熔丝层包括第二电介质材料，以及所述第三电介质反熔丝层包括第三电介质材料，其中所述第一电介质材料具有比所述第三电介质材料低的介电常数，并且所述第三电介质材料具有比所述第二电介质材料低的介电常数。
98.根据权利要求78所述的第一存储器层级，其中在所述第一存储器层级上单片形成第二存储器层级。
99.根据权利要求78所述的第一存储器层级，其中所述衬底包括单晶硅。
100.一种单片三维存储器阵列，包括：
i)在衬底上单片形成的第一存储器层级，所述第一存储器层级包括：
a)多个实质上平行、实质上共面的底部导体；
b)在所述底部导体上的多个实质上平行、实质上共面的顶部导体；
c)多个垂直朝向的二极管；
d)多个第一电介质反熔丝层；
e)多个第二电介质反熔丝层；以及
f)多个存储器单元，其中每一存储器单元包括所述二极管之一、所述第一电介质反熔丝层之一和所述第二电介质反熔丝层之一，它们在电气上串联地被部署和布置在所述底部导体之一和所述顶部导体之一之间，其中每一存储器单元的所述第一电介质反熔丝层不与所述第二电介质反熔丝层接触；以及
ii)在所述第一存储器层级上单片形成第二存储器层级。
101.根据权利要求100所述的单片三维存储器阵列，其中所述衬底包括单晶硅。
102.根据权利要求100所述的单片三维存储器阵列，其中所述垂直朝向的二极管包括多晶半导体材料。
103.根据权利要求100所述的单片三维存储器阵列，其中所述垂直朝向的二极管是p-i-n二极管。
104.根据权利要求100所述的单片三维存储器阵列，其中所述第一电介质反熔丝层比所述第二电介质反熔丝层厚。
105.根据权利要求100所述的单片三维存储器阵列，其中所述第一电介质反熔丝层包括第一电介质材料以及所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有比所述第二电介质材料低的介电常数。
106.一种非易失性存储器单元，包括：
底部导体；
在所述底部导体上的顶部导体；
垂直朝向的二极管；
第一电介质反熔丝层；以及
第二电介质反熔丝层；
所述二极管、所述第一电介质反熔丝层和所述第二电介质反熔丝层在电气上串联地被部署和布置在所述底部导体和所述顶部导体之间。
107.根据权利要求106所述的存储器单元，其中所述第一电介质反熔丝层和所述第二电介质反熔丝层不是直接接触。
108.根据权利要求106所述的存储器单元，其中第一导电层被部署在所述第一电介质反熔丝层和所述第二电介质反熔丝层之间。
109.根据权利要求106所述的存储器单元，其中所述二极管是p-i-n二极管。
110.根据权利要求106所述的存储器单元，其中所述第一电介质反熔丝层比所述第二电介质反熔丝层厚。
111.根据权利要求110所述的存储器单元，其中所述第一电介质反熔丝层和所述第二电介质反熔丝层包括相同的电介质材料。
112.根据权利要求111所述的存储器单元，其中所述电介质材料是SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
113.根据权利要求112所述的存储器单元，其中所述电介质材料是HfO2。
114.根据权利要求106所述的存储器单元，其中第一电介质反熔丝层包括第一电介质材料以及所述第二电介质反熔丝层包括第二电介质材料，其中所述第一电介质材料具有比所述第二电介质材料低的介电常数。
115.根据权利要求114所述的存储器单元，其中所述第一电介质材料或所述第二电介质材料是SiO2、SiNx、HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RUO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、ZrSiAlON或其混合。
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