CN101764612B - 多阶段比较器 - Google Patents

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Abstract

一个模数转换器(ADC)有一个逐次逼近寄存器(SAR)，驱动一个数模转换器(DAC)，其通过一系列阶段产生一个模拟电压，与一个输入电压进行比较。最后阶段馈给一个比较信号到SAR。每个阶段有一个双输入差分放大器，其在自动调零步骤运行作为一个单位增益运算放大器，但在放大步骤期间运行作为一个高速低增益放大器。双输入差分放大器有两对差分输入。次级对之间有一个偏移存储电容器，在自动调零期间通过反馈开关连接到输出对。基本对在放大步骤期间通过输入开关连接到阶段输入。由于双输入差分放大器有两对差分输入，偏移电容器完全与输入对隔离。双输入差分放大器上的电流吸入在放大周期期间可被调整到较高。

Description

多阶段比较器
技术领域
本发明涉及模数转换器(ADC)，特别涉及一种用于多阶段ADC的两用比较器。 
发明背景
许多类型的模数转换器(ADC)已经被广泛应用。闪存ADC比较模拟信号电压和多个瞬时电压电平以产生一个表示模拟电压的多比特数字字。逐次逼近ADC使用一系列阶段以将模拟电压转换成数字比特。每个阶段比较一个模拟电压和一个基准电压，从而产生一个数字比特。在高速分级比较(sub-ranging)ADC里，每个阶段比较一个模拟电压和几个电压电平，从而每个阶段产生几个比特。后续阶段比管线里的更早阶段产生最低有效数字比特。 
算法、或循环ADC使用一个环路来转换一个模拟电压。模拟电压被采样并进行比较以产生一个最高有效数字比特。然后，该数字比特被转换回模拟信号，并从模拟电压里减去以产生一个残余电压。接着，残余电压乘以2并循环回到比较器而产生下一个数字比特。因此，数字比特是在同一比较器阶段里的多个循环里产生的。 
图1显示了一个逐次逼近型寄存器ADC。逐次逼近型寄存器SAR 302接收一个时钟CLK，并包含一个寄存器值，其会改变而逐渐逼近模拟输入电压VIN。例如，当与一个0.312伏特的VIN进行比较时，SAR 302里的数值可能首先是0.5，接着是0.25，接着是0.32，接着是0.28，接着是0.30，接着是0.31，接着是0.315，接着是0.313，接着是0.312。SAR 302输出当前的寄存器值到数模转换器(DAC)300，其接收一个基准电压VREF，并将寄存器值转换成一个模拟电压VA。 
输入模拟电压VIN被施加到采样保持电路304，其采样并保持 VIN数值。例如，一个电容器可以由VIN进行充电，然后隔离电容器和VIN以保持模拟电压。来自采样保持电路304的采样输入电压被施加到比较器306的反相输入。被转换的模拟电压VA被施加到比较器306的非反相输入。 
当被转换的模拟电压VA高于采样的VIN时，比较器306比较被转换的模拟电压VA和采样的输入电压，并产生一个高输出，并且SAR302里的寄存器值就很高。SAR 302里的寄存器值然后可以被降低。 
当被转换的模拟电压VA低于采样的输入电压时，比较器306产生一个低输出到SAR 302。SAR 302里的寄存器值就很低。SAR 302里的寄存器值然后在下一个循环被提高。 
SAR 302的寄存器值是一个N比特的二进制值，有D(N-1)是最高有效比特(MSB)，而D0是最低有效比特(LSB)。SAR 302可以首先设置MSB D(N-1)，然后比较被转换的模拟电压VA和输入电压VIN，接着基于比较结果调整MSB和/或设置下一个MSB D(N-2)。设置和比较循环不断重复，直到N个循环之后LSB被设置。在最后一个循环，循环结束EOC信号被激活以宣告结束。一个状态机器或其它控制器可以SAR 302一起使用或包括在SAR 302内以控制次序。 
比较器306可以被替换为一系列前置放大器阶段和一个最终锁存器。图2A是一个前置放大器和锁存器阶段的响应曲线图。前置放大器阶段有一个如曲线312所示的负反应(negative response)，而最终锁存器有一个如曲线310所示的正反应(positive response)。对低电压，曲线312在曲线310之上且在其左边，显示前置放大器比锁存器需要更少时间获得相同的VOUT电压。但是，对更高的VOUT电压，曲线310在曲线312之上，显示对更大的VOUT值，锁存器比前置放大器能更快地获得这些更大的电压输出。 
图2B显示一系列前置放大器和一个最终的锁存器。前置放大器阶段320、322、324、326、328是提升VIN和VA的电压差的放大器。特别是当LSB被设置而接近比较结束时，VIN和VA之间的电压差可能非 常小。电压差通过前置放大器阶段逐渐提高，直到最终阶段。锁存器阶段330锁存此电压差以产生比较信号，该比较信号被反馈回到SAR 302。因此，阶段320-330替代图1中的比较器306。 
通过组合一系列前置放大器阶段和有正反应的最终锁存器，可以获得一个快速反应时间。前置放大器阶段可以逐渐放大和扩大VIN和VA之间的电压差，直到被放大的电压差足够大到可以驱动最终锁存器。延迟时间可以通过使用低增益、宽带宽前置放大器而得以最小化。 
图3显示一个现有技术的用于ADC的自动调零放大器阶段。在比较器电路上的较小失配(mis-matches)或其它偏移电压(offset voltages)可能大于正在比较的电压差。在自动调零周期内，这些偏移可被存储在比较器里，然后在放大周期内被抵消。 
在调零周期内，时钟φ1是激活的，闭合开关338、346、348，但φ2不是激活的，使开关342、344断开。输入电压VIN+、VIN-被断开。开关346使两个接收VIN+、VIN-的输入相等到相同电压。开关338连接运算放大器336的输出到其反相输入，提供一个单位增益构造。偏移电压VOS 350是一个寄生偏移电压，而不是一个电压源，如电池。当开关338闭合时，运算放大器336是单位增益构造。施加到运算放大器336输入的VOS被驱动到输出VOUT。开关348也在φ1期间闭合，驱动VOS 350的另一端到地面。电容器340隔离了VOS的负极和输入。VOS从VOUT经由开关338、348被反馈回到电容器340的另一平板，从而VOS在调零周期内有效地存储在电容器340上。 
在放大周期内，φ1不是激活的，而φ2是激活的。开关338、346、348断开，而开关342、344闭合以连接VIN+、VIN-到运算放大器336的输入。电容器340在调零周期内存储负VOS，从而在电容器340上的VOS抵消VOS 350。偏移被抵消了。VIN+减去VOS加上VOS，或者只是VIN+被施加到运算放大器336的非反相输入。VIN-被施加到运算放大器336的反相输入，从而运算放大器336放大电压差VIN+、VIN-以产生VOUT。 
在现有技术的ADC里，一系列这些阶段可以被级联在一起。偏移可以被存储在每个阶段里，而最终锁存器阶段可以存储最终的放大结果。到第一阶段的VIN+可以是VA，而VIN-可以是图1的VIN。 
自动调零需要一个高增益放大器，而需要低增益预放大器用于高速，如图2所示。这个高增益和低增益要求的矛盾使设计这种ADC出现问题。ADC可以有期望的增益，但可能运行缓慢，或有较少比特的精度。如故取其平衡的话，这会降低最终ADC的性能，或是速度或是精度。 
在进行关键比较时，如需要多个数字比特精度，被施加到比较器的电压足够小，使得所有输出可能在线性输出范围内结束；因此每个输出到达线性输入区域所需的时间非常大。过载恢复延迟(overdrive recoverydelay)大概是任何一个放大器延迟的四倍。过载恢复延迟是从输入第一次被施加到前置放大器阶段时到最后放大器的输出从饱和回到线性运算时的时间。这个增加的过载恢复延迟并不是人们希望的。需要额外的放大器来进行补偿，但这些额外的放大器会增加成本，也不是人们希望的。 
期望有一个用于ADC的比较器阶段，其能够运行既作为低增益前置放大器又是高增益运算放大器。期望有一个阶段能够提供单位增益负反馈偏移抵消和低增益前置放大。希望能有一个两用阶段在ADC里。 
附图说明
图1显示一个逐次逼近寄存器ADC； 
图2A显示前置放大器和锁存器阶段的一个响应曲线图； 
图2B显示一系列前置放大器和一个最后锁存器； 
图3显示一个现有技术的用于ADC的自动调零放大器阶段； 
图4是ADC里一个双输入差分放大器比较器阶段的示意图； 
图5是ADC里一个比较和自动调零阶段的示意图； 
图6是ADC里一个比较和自动调零阶段的另一个实施例的示意图； 
图7是一个最后锁存器的示意图； 
发明详述
本发明涉及ADC的比较器的改进。以下描述使本领域技术人员能够制作和使用如在特别应用及其要求的上下文里提供的本发明。对优选实施例的各种修改对本领域技术人员而言是明显的，并且在此定义的一般原理可以适用于其它实施例。所以，本发明不是意在受限于在此所示和所述的特别实施例，而是属于与在此披露的原理和新颖特征一致的最广范围内。 
图4是ADC里一个比较器阶段的示意图。虽然现有技术的图3串联放置电容器在输入VIN+和运算放大器之间，本发明人提供了一个到运算放大器输入的直接路径，并放置电容器360穿过双输入差分放大器370的第二对输入。 
虽然一个标准运算放大器有一对差分输入，但双输入差分放大器370有两对差分输入。输入电压VIN+经过开关362到双输入差分放大器370的基本非反相(+)输入，而输入电压VIN-经过开关364到双输入差分放大器370的基本反相(-)输入。开关362、364在相位φ2期间闭合以连接输入VIN+、VIN-到双输入差分放大器370，但在φ1期间断开，这时开关366闭合以使双输入差分放大器370的基本差分输入相等，开关368闭合以将这些基本输入接地。 
偏移电容器360连接穿过次级差分输入到双输入差分放大器370。反馈开关356、358在φ1期间闭合以连接阶段输出VOUT+、VOUT-到偏移电容器360的端口和到双输入差分放大器370的次级输入。在阶段上的任何偏移在φ1期间都被反馈回并被存储在偏移电容器360上。 
在ADC里，可能有一些如图4所示的阶段，其被级联在一起。每个阶段的VIN+、VIN-可以由来自前一个阶段的VOUT+、VOUT-驱动。第一阶段可以有VIN+连接到ADC输入模拟电压，而VIN-连接到图1DAC300的VA。最后一个阶段可驱动一个锁存器，其驱动一个比较信号回到SAR 302。 
在自动调零步骤，φ1是激活的，而φ2不是激活的。输入开关362、364断开，隔离了双输入差分放大器370和阶段输入VIN+、VIN-。开关366、368闭合，将到双输入差分放大器370的两个基本差分输入接地。反馈开关356、358闭合，连接阶段输出VOUT+、VOUT-到双输入差分放大器370的次级差分输入。因此，双输入差分放大器370被连接在次级输入的一个单位增益构造上，尽管基本输入被接地。双输入差分放大器370运行作为一个高增益运算放大器。在此阶段上的任何偏移经反馈开关356、358被反馈回并被存储在偏移电容器360上。 
在放大步骤期间，φ1不是激活的，但φ2是激活的。输入开关362、364闭合，连接阶段输入VIN+、VIN-到双输入差分放大器370的基本差分输入。开关366、368断开，反馈开关356、358闭合。VN+、VIN-的差分信号被放大以产生VOUT+、VOUT-。 
双输入差分放大器370在放大步骤φ2期间运行作为一个高速低增益放大器，但在自动调零步骤φ1期间运行作为一个单位增益运算放大器。 
图5是ADC里一个比较和自动调零阶段的示意图。图5结构在功能上等同于图4，但有一些差别。例如，阶段输入VIN+、VIN-被直接施加到p-通道基本差分晶体管22、24的栅极，而不是通过输入开关362、364。p-通道基本差分晶体管22、24在放大步骤φ2期间转换电流源26的电流到VOUT+、VOUT-。因此VIN+、VIN-在φ2期间被快速放大。 
来自VOUT+、VOUT-输出的反馈在φ1期间经过反馈开关10、12到达p-通道次级差分晶体管42、44，其在自动调零步骤φ1期间转换电 流源46的电流。闭合反馈开关10、12使双输入差分放大器运行作为一个单位增益放大器。 
在单位增益构造里，任何偏移通过反馈开关10、12被反馈回，并被存储在偏移电容器40上，电容器40的端口被连接到p-通道次级差分晶体管42、44的栅极。 
经过p-通道基本差分晶体管22、24和p-通道次级差分晶体管42、44的电流被吸入通过电阻器36、38和n-通道吸入晶体管32、34，电阻器36、38和n-通道吸入晶体管32、34被连接在VOUT+、VOUT-和地面之间。利用一个可调整的偏压电压，可以驱动n-通道吸入晶体管32、34的栅极。 
在自动调零步骤φ1期间，开关52、54闭合，而开关56、58断开。偏压电压VB是由电流源16产生，电流源16提供一个电流穿过电阻器14和n-通道偏压晶体管18，n-通道偏压晶体管18的栅极和漏极连接在一起作为偏压电压VB。被施加到n-通道吸入晶体管32、34的栅极的偏压电压使它们在线性区域内运行以提供一个高增益低电流，从而运行速度更低。当反馈开关10、12闭合时，双输入差分放大器在自动调零步骤φ1期间运行作为一个单位增益运算放大器。 
在放大步骤φ2期间，开关52、54断开，但开关56、58闭合。开关56、58驱动电源电压VDD到n-通道吸入晶体管32、34的栅极，施加VDD到n-通道吸入晶体管32、34的栅极提供了最大的电流驱动。高电流提供了更快的运行速度，尽管增益是低的。因此，双输入差分放大器在放大步骤φ2期间运行作为高速低增益放大器。 
当吸入电流流经它们到达n-通道吸入晶体管32、34时，电阻器36、38提供一个电压降(voltage drop)。这个电压降提高了VOUT+、VOUT-的电压电平，并能够提供一个明确的增益。在一些实施例里，电阻器36、38可以被去除，或可以是寄生漏极电阻(parasitic drain resistances)。 
图6是ADC里一个比较和自动调零阶段的另一个实施例的示意图。图6示意图在功能上等同于图4，除了一些差异之外。例如，阶段输入VIN+、VIN-被直接施加到p-通道基本差分晶体管22、24的栅极，而不是通过输入开关362、364。p-通道基本差分晶体管22、24在放大步骤φ2期间从电流源26转换电流到VOUT+、VOUT-。因此，VIN+、VIN-在φ2期间被快速放大。 
来自VOUT+、VOUT-输出的反馈在φ1期间经过反馈开关10、12到p-通道次级差分晶体管42、44的栅极，次级差分晶体管42、44在自动调零步骤φ1期间转换电流源46的电流。闭合反馈开关10、12使双输入差分放大器运行作为一个单位增益放大器。 
在单位增益构造里，任何偏移通过反馈开关10、12被反馈回并被存储在偏移电容器40上，偏移电容器40的端口被连接到p-通道次级差分晶体管42、44的栅极。 
穿过p-通道基本差分晶体管22、24和p-通道次级差分晶体管42、44的电流被吸入穿过n-通道吸入晶体管32、34，n-通道吸入晶体管32、34被连接在VOUT+、VOUT-和地面之间。利用一个可调整的偏压电压，可驱动n-通道吸入晶体管32、34的栅极。 
在自动调零步骤φ1期间，开关52、54闭合，而开关56、58断开。一个偏压电压VB由电流源16产生，电流源16提供一个电流穿过电阻器14和n-通道偏压晶体管18，n-通道偏压晶体管18的栅极和漏极被连接在一起作为偏压电压VB。被施加到n-通道吸入晶体管32、34的偏压电压使它们在线性区域内运作以提供一个高增益低电流，从而运行速度更低。当反馈开关10、12闭合时，双输入差分放大器在自动调零步骤φ1期间运行作为一个单位增益运算放大器。 
在放大步骤φ2期间，开关52、54断开，但开关56、58闭合。p-通道基本差分晶体管22、24的栅极和漏极被开关56、58短路在一起，使n-通道吸入晶体管32、34运行作为一个具有1/gm阻抗的电阻器。高电 流提供了更快的运行速度，尽管增益较低。因此，双输入差分放大器在放大步骤φ2期间运行作为一个高速低增益的放大器。 
图7是一个最终锁存器的示意图。一个ADC可以有几个阶段，如图6级联在一起的8个阶段，以及一个最终锁存器阶段，其驱动比较输出回到图1的SAR 302。不是图1所示的采样保持输入模拟电压，比较输入模拟电压和DAC电压VA的结果被存储在最终锁存器里。 
在最终锁存器里，最后阶段的输出，VOUT+、VOUT-，被施加到p-通道差分锁存器晶体管64、62的栅极，p-通道差分锁存器晶体管64、62转换来自p-通道电流源晶体管60的电流，p-通道电流源晶体管60在其栅极上接收一个偏压电压VBIASP。由p-通道差分锁存器晶体管62、64转换的电流来回切换双稳态吸入，其有n-通道锁存器晶体管66、68，它们的栅极被交叉耦合到其漏极。 
在n-通道锁存器晶体管66、68上的锁存值是其漏极的输出。n-通道锁存器晶体管66的漏极和n-通道锁存器晶体管68的栅极被连接到n-通道晶体管72、74的栅极和n-通道晶体管74的漏极。晶体管70、72的漏极连接在一起，p-通道晶体管70的栅极和漏极被连接在一起，并被连接到p-通道晶体管80的栅极以传导输出电流到被锁存的输出VOUT，VOUT可以是被反馈回到图1SAR 302的比较输出。 
n-通道锁存器晶体管68的漏极和n-通道锁存器晶体管66的栅极被连接到n-通道晶体管76、78的栅极和n-通道晶体管76的漏极。晶体管80、78的漏极被连接在一起作为被锁存的比较输出VOUT。 
在自动调零步骤φ1期间，来自最后阶段的VOUT+、VOUT-通过单位增益构造被驱动到一个中间点电压。由于VOUT+、VOUT-在自动调零期间被驱动到相同电压，在放大周期φ2期间锁存器准备好将被触发到一个状态或另一个状态。 
一个0.35um的仿真过程显示当没有偏移时8-阶段比较器可以在 230ns内转换一个+/-30uV输入。当有一个偏移2mV被增加到每个阶段时，8-阶段比较器可以在一个280ns延迟内转换一个+/-30uV输入。其它实施例 
发明人还有一些其它实施例。例如，一个双极结型晶体管(BJT)或二极管可以替代晶体管32、34。在SAR 302里寄存器值上的比特数目可以被调整以获得期望的精确度。例如，当N是16比特而VREF是2伏特，LSB表示30微伏特，其是ADC的精度。对不同的精确度，可以替换不同数目的比特，并且比特数目可以是固定的或可变的。 
除了使用p-通道差分晶体管，电路可以被反相或反向，可以替换n-通道差分晶体管，以及其它p-通道晶体管可以调换为n-通道晶体管，供电的线路反向，等等。可以如期望般地调换反相和非反相输入来转换，但不会改变整体功能，从而可以被看作是等同物。 
电阻值的选择和其它电阻器可以有不同形式的变化。可以增加电容器和其它滤波元件。开关可以是n-通道晶体管、p-通道晶体管、或具有平行n-通道和p-通道晶体管的传输门。 
在各个节点上可以添加额外的元件，如电阻器、电容器、电感器、晶体管等，也可以出现寄生元件。激活和去能电路可以利用额外的晶体管或以其它方式实现。可以添加传输门晶体管或传输门用于隔离。 
可以增加反相或额外缓冲。在进行电路仿真和现场测试之后，可以选择晶体管和电容器的最终尺寸。金属掩膜选项或其它可编程部件可以被用来选择最终的电容器、电阻器或晶体管尺寸。 
尽管已经描述可与单个模拟电压进行比较，也可以比较一个差分模拟电压。差分输入电压可以被锁存，然后将被锁存的单端电压与DAC电压进行比较。在输入上使用一个具有设定增益的差分放大器，也可以比较差分模拟电压。尽管已经描述了一个运算放大器(op amp)，也可以使用其它类型的比较器，如非放大比较缓冲器。 
虽然已经描述了正向电流，但电流可以是负的或正的，如在一些情况下电子和空穴都可以考虑为载流子。当参照相反极性的载流子时，源电流和吸入电流是可以互换的术语。电流可以相反方向流动。 
除有均衡开关366之外，两个接地开关(图4的368和在370的+输入上的第二接地开关)可以被用于到双输入差分放大器370的基本输入对的真补(true and complement)输入线上。除了接地，开关可以连接到另一个固定电压，如VDD或VDD/2。 
电流源26、46可以是p-通道晶体管，其栅极连接到一个固定偏压电压的。固定偏压电压可以被切换到VDD，以将双输入差分放大器下电(power down)。 
电路设计者可以选择电阻器、电容器、晶体管和其它部件以便有一个产生期望基准电压的比率。尽管已经描述了互补金属氧化物半导体(CMOS)，其它晶体管技术和变体也可以用来替换，也可以使用除硅之外的材料，如砷化镓(GaAs)和其它变体。 
本发明的背景部分可以包含有关本发明问题或环境的背景信息，而不仅仅是描述的现有技术。因此，在背景部分里包括的材料不仅仅是申请者所陈述的。 
在此所述的任何方法或过程是机器实施的或计算机实施的，是意在通过机器、计算机或其它装置进行，并不是意在不需要这些机器协助的仅靠人力来进行。产生的有形结果可以包括报告或其它机器产生的展示，显示在显示器装置如计算机监控器、投影仪装置、音频产生装置和有关媒体装置上，并可以包括也可是机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。 
描述的任何优势和好处可能不适用于本发明的所有实施例。在“装置”之前通常有一个或多个词语。在“装置”之前的词语是一个容易引述权利要素的标记，而不是意在传送一个结构限制。这种装置加功能的权利 要求不仅覆盖在此所述的结构用来执行功能及其结构等价物，还有等价结构。例如，尽管钉子和螺丝有不同的结构，但它们是等同的结构，因为它们都执行固定功能。信号通常是电信号，但也可能是光信号，如可以附载在纤维光纤上。 
为便于描述和说明，前面已经描述了本发明的实施例。但不是意在排他性的或将本发明限制在此披露的格式内。按照以上的教义，可以进行许多修改和变化。本发明的范围并不受此详述限制，而是受限于所附的权利要求。 

Claims (23)

1.一个模数转换器(ADC)，包括：
一个模拟输入，其有一个模拟输入电压；
一个逐次逼近寄存器(SAR)，其有一个数字值，被逐次调整而收敛到更逼近该模拟输入电压；
一个数模转换器(DAC)，其接收一个基准电压和SAR的数字值，用于产生一个由该数字值表示的转换的模拟电压；
一系列阶段，包括第一阶段和最后阶段，第一阶段接收转换的模拟电压和模拟输入电压作为阶段输入，最后阶段输出比较结果作为阶段输出，其中在系列阶段里，每个中间阶段的阶段输入是连接到前一个阶段的阶段输出，每个中间阶段的阶段输出是连接到后一个阶段的阶段输入；
一个最终锁存器，其被连接以接收最后阶段的比较结果，用于锁存该比较结果以便传输到SAR；
其中SAR基于最后锁存器的比较结果调整数字值；
其中在系列阶段里的每个阶段，包括：
一个双输入差分放大器，其有第一对差分输入和第二对差分输入以及一对差分输出，其中第一对差分输入之间的第一电压差被放大，且第二对差分输入之间的第二电压差被放大，并被合并以产生差分输出对；
其中差分输出对是阶段输出；
一个偏移存储电容器，其被连接在第二对差分输入之间；
一对反馈开关，其被连接在差分输出对和第二对差分输入之间，
并在自动调零步骤期间闭合；和
一对输入开关，其被连接在阶段输入和第一对差分输入之间，并在放大步骤期间闭合；
由此，偏移被存储在偏移存储电容器上，通过使用具有两对差分输入的双输入差分放大器，偏移存储电容器与阶段输入隔离。
2.根据权利要求1所述的ADC，其中在阶段系列里的每个阶段还包括：
一个均衡开关，其被连接在双输入差分放大器的第一对差分输入之间，并在自动调零步骤期间闭合。
3.根据权利要求2所述的ADC，其中在阶段系列里的每个阶段还包括：
一个接地开关，其被连接在双输入差分放大器的第一对差分输入的一个反相输入和地之间，并在自动调零步骤期间闭合。
4.根据权利要求1所述的ADC，其中一个在双输入差分放大器上可调整的电流在放大步骤期间被调整到一个较高的电流，并在自动调零步骤期间被调整到一个较低的电流。
5.根据权利要求4所述的ADC，其中双输入差分放大器还包括：
第一电流源；
一个非反向第一差分晶体管，其栅极被连接到在第一对差分输入里的第一非反相输入，其漏极被连接到差分输出对里的一个反相输出，其源极被连接到第一电流源；
一个反向第一差分晶体管，其栅极被连接到第一对差分输入里的第一反相输入，其漏极被连接到差分输出对里的一个非反相输出，其源极被连接到第一电流源；
第二电流源；
一个非反向第二差分晶体管，其栅极经过反馈开关对中的第一反馈开关被连接到差分输出对里的非反相输出；其漏极被连接到差分输出对里的非反相输出，其源极被连接到第二电流源；和
一个反向第二差分晶体管，其栅极经过反馈开关对中的第二反馈开关被连接到差分输出对里的反相输出；其漏极被连接到差分输出对里的反相输出，其源极被连接到第二电流源。
6.根据权利要求5所述的ADC，其中双输入差分放大器还包括：
一个反向电流吸入晶体管，其漏极被连接到差分输出对里的反相输出，其源极被连接到地面，其栅极被连接到第一吸入栅节点；
一个非反向电流吸入晶体管，其漏极被连接到差分输出对里的非反相输出，其源极被连接到地面，其栅极被连接到第二吸入栅节点；
第一偏压开关，用于在自动调零步骤期间施加一个偏压电压到第一吸入栅节点；和
第二偏压开关，用于在自动调零步骤期间施加该偏压电压到第二吸入栅节点。
7.根据权利要求6所述的ADC，其中双输入差分放大器还包括：
第一短路开关，用于在放大步骤期间连接第一吸入栅节点到反相输出；
第二短路开关，用于在放大步骤期间连接第二吸入栅节点到非反相输出。
8.根据权利要求6所述的ADC，其中双输入差分放大器还包括：
第一放大偏压开关，用于在放大步骤期间连接第一吸入栅节点到一个放大偏压电压；
第二放大偏压开关，用于在放大步骤期间连接第二吸入栅节点到该放大偏压电压。
9.根据权利要求8所述的ADC，其中放大偏压电压是一个电源电压。
10.根据权利要求8所述的ADC，其中双输入差分放大器还包括：
第一电阻器，其被连接在反向电流吸入晶体管的漏极和差分输出对的反相输出之间；
第二电阻器，其被连接在非反向电流吸入晶体管的漏极和差分输出对的非反相输出之间。
11.根据权利要求6所述的ADC，其中非反向第一差分晶体管、反向第一差分晶体管、非反向第二差分晶体管、和反向第二差分晶体管是p-通道晶体管。
12.根据权利要求11所述的ADC，其中非反向电流吸入晶体管和反向电流吸入晶体管是n-通道晶体管。
13.一个双输入差分放大器，包括：
第一电流源装置，用于产生第一电流；
第一基本差分晶体管装置，其栅极接收一个非反相输入，用于传导一部分第一电流到一个反相输出；
第二基本差分晶体管装置，其栅极接收一个反相输入，用于传导一部分第一电流到一个非反相输出；
第二电流源装置，用于产生第二电流；
第一次级差分晶体管装置，其栅极接收一个非反相反馈输入，用于传导一部分第二电流到反相输出；
第二次级差分晶体管装置，其栅极接收一个反相反馈输入，用于传导一部分第二电流到非反相输出；
反向电流吸入晶体管装置，用于传导来自反相输出的第一吸入电流以响应第一吸入栅极；和
非反向电流吸入晶体管装置，用于传导来自非反相输出的第二吸入电流以响应第二吸入栅极。
14.根据权利要求13所述的双输入差分放大器，还包括：
第一反馈开关装置，用于连接非反相反馈输入到非反相输出以响应第一时钟；
第二反馈开关装置，用于连接反相反馈输入到反相输出以响应第一时钟；
电容器装置，用于存储反相反馈输入和非反相反馈输入之间的一个偏移电荷。
15.根据权利要求14所述的双输入差分放大器，其中第一基本差分晶体管装置、第二基本差分晶体管装置、第一次级差分晶体管装置、和第二次级差分晶体管装置包括p-通道晶体管；
其中反向电流吸入晶体管装置和非反向电流吸入晶体管装置包括n-通道晶体管。
16.根据权利要求15所述的双输入差分放大器，还包括：
第一可变偏压装置，用于当第一时钟激活时施加第一偏压电压到第一吸入栅极，当第二时钟激活时施加第二偏压电压到第一吸入栅极；
第二可变偏压装置，用于当第一时钟激活时施加第一偏压电压到第二吸入栅极，当第二时钟激活时施加第二偏压电压到第二吸入栅极。
17.根据权利要求16所述的双输入差分放大器，还包括：
第一电阻器装置，串联在反向电流吸入晶体管装置和反相输出之间，用于传导第一吸入电流以提高增益；
第二电阻器装置，串联在非反向电流吸入晶体管装置和非反相输出之间，用于传导第二吸入电流以提高增益。
18.根据权利要求17所述的双输入差分放大器，还包括：
第一电源开关装置，用于施加一个电源电压到第一吸入栅极以响应第二时钟；
第二电源开关装置，用于施加一个电源电压到第二吸入栅极以响应第二时钟。
19.根据权利要求16所述的双输入差分放大器，还包括：
其中第一可变偏压装置包括：
第一偏压开关装置，用于施加第一偏压电压到第一吸入栅极以响应第一时钟；
第二偏压开关装置，用于施加第二偏压电压到第二吸入栅极以响应第二时钟；
第一短路开关装置，用于短接反相输出到第一吸入栅极以响应第二时钟；和
第二短路开关装置，用于短接反相输出到第二吸入栅极以响应第二时钟。
20.一个逐次逼近寄存器模数转换器(SARADC)，包括：
一个模拟输入，其有一个模拟输入电压；
一个逐次逼近寄存器(SAR)，其有一个数字值，该数字值被逐次调整以收敛到更逼近该模拟输入电压；
一个数模转换器(DAC)，其接收一个基准电压和SAR的数字值，DAC产生一个由该数字值表示的转换的模拟电压；
一系列阶段，包括第一阶段和最后阶段，第一阶段接收转换的模拟电压和模拟输入电压作为阶段输入，最后阶段输出比较结果作为阶段输出，其中在阶段系列里的每个中间阶段的阶段输入连接到前一个阶段的阶段输出，每个中间阶段的阶段输出连接到后一个阶段的阶段输入；
其中阶段输出包括一个反相输出和一个非反相输出；
其中SAR基于比较结果调整数字值；
其中在阶段系列里的每个阶段，包括：
第一输入开关，其连接在阶段输入里的第一阶段输入到一个反相输入以响应第二时钟；
第二输入开关，连接在阶段输入里的第二阶段输入到一个非反相输入以响应第二时钟；
第一电流源，产生第一电流；
第一基本差分晶体管，其栅极接收非反相输入，其传导一部分第一电流到反相输出；
第二基本差分晶体管，其栅极接收一个反相输入，其传导一部分
第一电流到非反相输出；
第二电流源，其产生第二电流；
第一次级差分晶体管，其栅极接收一个非反相反馈输入，其传导一部分第二电流到反相输出；
第二次级差分晶体管，其栅极接收一个反相反馈输入，其传导一部分第二电流到非反相输出；
一个反向电流吸入晶体管，其传导来自反相输出的第一吸入电流以响应第一吸入栅极；
一个非反向电流吸入晶体管，其传导来自非反相输出的第二吸入电流以响应第二吸入栅极；
第一反馈开关，其连接非反相反馈输入到非反相输出以响应第一时钟；
第二反馈开关，其连接反相反馈输入到反相输出以响应第一时钟；
和
一个偏移电容器，其存储反相反馈输入和非反相反馈输入之间的
一个偏移电荷。
21.根据权利要求20所述的逐次逼近寄存器模数转换器(SARADC)，其中第一基本差分晶体管、第二基本差分晶体管、第一次级差分晶体管、和第二次级差分晶体管包括p-通道晶体管；
其中反向电流吸入晶体管和非反向电流吸入晶体管包括n-通道晶体管。
22.根据权利要求20所述的逐次逼近寄存器模数转换器(SARADC)，其中第一输入开关、第二输入开关、第一反馈开关、和第二反馈开关是p-通道晶体管、或n-通道晶体管、或具有平行p-通道晶体管和n-通道晶体管的传输门。
23.根据权利要求20所述的逐次逼近寄存器模数转换器(SARADC)，还包括：
第一可变偏压装置，用于当第一时钟激活时施加第一偏压电压到第一吸入栅极，而当第二时钟激活时施加第二偏压电压到第一吸入栅极；
第二可变偏压装置，用于当第一时钟激活时施加第一偏压电压到第二吸入栅极，而当第二时钟激活时施加第二偏压电压到第二吸入栅极。
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