CN101728358B - 配线结构及配线结构的制造方法 - Google Patents

配线结构及配线结构的制造方法 Download PDF

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Abstract

本发明提供可获得对硅的欧姆接合的同时、抑制元素向硅中的扩散的配线结构及配线结构的制造方法。本发明的配线结构(1a),其具有硅层(10)、和设置于硅层(10)上的、由添加了镍(Ni)的铜合金构成的衬底层(20)、和设置于衬底层(20)上的铜层(30),使Ni在包含硅层(10)和衬底层(20)之间的界面在内的区域富集,由此形成具有导电性的扩散阻挡层(25)。

Description

配线结构及配线结构的制造方法
技术领域
本发明涉及配线结构及配线结构的制造方法。本发明特别涉及铜(Cu)系的配线结构及配线结构的制造方法。
背景技术
在液晶显示装置等的显示装置中,使用了很多的电子器件。另外,作为构成电子器件的半导体,主要使用硅(Si)。在这里,对于Si的接合电极,在包含加热工艺的电子器件的制造工序中,要求有抑制向构成接合电极的电极材料的Si中扩散的功能。
以往,作为用于显示装置的电极、配线层、或端子电极的配线材料,已知使用添加了以下元素的铜合金,所述元素是具有比铜(Cu)的氧化物生成自由能小的氧化物生成自由能的同时,与Cu的自身扩散系相比在Cu中的扩散系数大的元素(以下,在“背景技术”栏、及“发明要解决的课题”栏中称为“添加元素”)(例如,专利文献1参照)。
根据专利文献1中记载的配线材料,铜合金中的添加元素移动至表面形成了SiO2膜的基板和铜合金的界面并进行氧化,由此形成由添加元素的氧化物构成的氧化物层,因此通过该氧化物层(相当于抑制铜向由硅构成的基板中的扩散的阻挡层)可抑制铜向由硅构成的基板中的扩散。
专利文献1:日本特开2007-72428号公报
发明内容
发明要解决的课题
但是,专利文献1中记载的配线材料,作为抑制元素向硅基板的扩散的阻挡层,使用Cu及添加于Cu中的添加元素的氧化物,要求通过由具有绝缘性的氧化物构成的阻挡层来确保硅基板和设置于阻挡层的硅基板的相反侧的配线之间的导通。此时,为了在硅基板和阻挡层之间确保电流的导通,需要形成非常薄的膜厚的阻挡层,通过隧道电流确保导通。另外,阻挡层为了发挥作为阻挡层的功能,阻挡层需要一定程度的厚度。
因此,在专利文献1中记载的配线材料,应兼顾作为阻挡层的功能和确保硅基板和配线层之间的导通的双方,要求控制阻挡层的精密的膜厚。进而,在添加元素的氧化工艺中,有时在添加元素内的粒界形成氧化物相。此时,在电子器件的制造工序中包含蚀刻工序时,有时产生因氧化物相溶出而引起的针孔。
因此,本发明的目的在于,提供可获得对于硅的欧姆接合的同时,抑制元素向硅中的扩散的配线结构及配线结构的制造方法。
解决课题的手段
为了达成上述目的,本发明提供以下配线结构,其具有:硅层、和设置于硅层上的由添加了镍(Ni)的铜合金构成的衬底层、和设置于衬底层上的铜层,使Ni在包含硅层和衬底层之间的界面在内的区域富集,由此形成具有导电性的扩散阻挡层。
另外,就上述配线结构而言,扩散阻挡层,在加热硅层和衬底层时,可以由构成硅层的硅(Si)和衬底层的铜(Cu)和移动至界面的Ni形成。另外,扩散阻挡层,可欧姆接触于硅层。进而,衬底层具有形成发挥扩散阻挡性的扩散阻挡层的Ni浓度并设置于硅层上。接着,铜层可由3N以上纯度的无氧铜形成。
另外,本发明为了达成上述目的,提供一种配线结构的制造方法,其具有:在无氧气氛下,在硅层上形成由添加了镍(Ni)的铜合金构成的衬底层的衬底层形成工序;和在衬底层上形成铜层的铜层形成工序;和对硅层和衬底层实施热处理,使Ni富集在硅层和衬底层之间的界面,由此形成具有导电性的扩散阻挡层的扩散阻挡层形成工序。
另外,就上述配线结构的制造方法而言,铜合金可由铜(Cu)和添加在Cu中的5at%以上的Ni和不可避免的杂质构成。另外,在扩散阻挡层形成工序中,对硅层和衬底层可在真空中实施200℃~300℃的热处理。
发明的效果
通过本发明的配线结构及配线结构的制造方法,可提供可获得对于硅的欧姆接合的同时,抑制元素向硅中的扩散的配线结构及配线结构的制造方法。
附图说明
图1(a)及(b)是表示本发明的实施方式的配线结构的纵截面的图。
图2是表示本发明的实施方式的配线结构的制造工序的流程的图。
图3是表示作为实施例的扩散阻挡性评价用样品的层叠结构体的纵截面概要的图。
图4是表示作为实施例的电阻率评价用样品的层叠结构体的测定系统的图。
图5是表示由于施加于电阻率评价用样品的热处理温度不同而引起的电阻率变化的图。
图6是表示实施例的电阻率的评价用样品的热处理后的XPS分析结果的图。
图7是表示比较例的电阻率的评价用样品的热处理后的XPS分析结果的图。
图8是表示评价用样品的欧姆接合性及铜层电阻率的测定系统的图。
图9是表示实施例4的评价用样品的欧姆接合性的评价结果的图。
符号说明
1、1a   配线结构
2、2a   层叠结构体
3、3a   测定系统
10、12  硅层
20      衬底层
22      铜合金层
25、26  扩散阻挡层
30      铜层
32      纯铜层
40      玻璃基板
50      直流电源
52    探针
55    电压计
57    数字万用表
具体实施方式
[实施的方式]
图1(a)及(b)表示本发明的实施方式的配线结构的纵截面。
具体地说,图1(a)表示作为实施方式的配线结构的一例,没有实施热处理的状态的配线结构1,图1(b)表示对于配线结构1实施了热处理后的配线结构1a。
首先,参照图1(a),作为配线结构体的配线结构1,具有硅层10、和在硅层10的一个面上形成的衬底层20、和在衬底层20的与硅层10连接的面的相反侧的面上形成的铜(Cu)层20。另外,在本实施方式中,硅层10包含由硅构成的薄膜及由硅构成的基板的双方。接着,硅层10是由单晶硅、多晶硅、或非晶硅的任一个形成的半导体层。另外,配线结构1,也可在搭载电子部件的基板(例如,玻璃基板等)上设置。
衬底层20由Cu和镍(Ni)和不可避免的杂质形成。即,衬底层20由添加了Ni的铜合金(Cu-Ni系合金)形成。Ni为可抑制Cu向硅中的扩散的同时、可通过与Si及Cu进行反应形成具有导电性的阻挡层的添加元素。另外,铜层30,由纯度为3N以上的无氧铜形成。铜层30可适用于电子器件的配线层。
接着,参照图1(b)。对于配线结构1在排除氧的状态下在规定的温度下施加热处理时,包含硅层10和衬底层20的界面的区域形成扩散阻挡层25,制造配线结构1a。就扩散阻挡层25而言,由衬底层20含有的Ni扩散至该界面,在包含该界面的区域中进行富集,从而由构成硅层10的Si、和构成衬底层20的Cu、和在该界面中富集的Ni形成。扩散阻挡层25不是氧化物,具有导电性。另外,扩散阻挡层25欧姆接触于硅层10及衬底层20。进而,扩散阻挡层25,抑制构成铜层30的Cu向硅层10的扩散,及构成硅层10的Si向铜层30的扩散。
扩散阻挡层25,在具有配线结构1的电子器件的制造工序的热处理工序中,通过利用施加于该电子器件的热来形成。即,例如,通过配线结构1形成电连接设置于基板上的电子部件间的配线后,利用对于形成了配线结构1的基板所完成的热处理时的热,在硅层10和衬底层20的界面形成扩散阻挡层25。作为一例,在形成液晶显示器用的TFT配线的TFT配线工序中,包含由200℃至300℃的温度的热处理工序。利用该TFT配线工序中包含的热处理工序中的热,在由Cu-Ni系合金构成的衬底层20和硅层10的界面,形成抑制Cu向硅层10的扩散的扩散阻挡层25。
另外,施加于配线结构1的热处理的温度,例如,在200℃左右时,在形成衬底层20的Cu-Ni系合金中,例如,添加Ni浓度为5at%以上量的Ni。由此,形成具有抑制Cu向硅层10的扩散及Si向铜层30的扩散的具有扩散阻挡性的扩散阻挡层25。另外,通过使Cu-Ni系合金中的Ni浓度高于5at%可容易形成扩散阻挡层25,提高扩散阻挡性。另外,通过提高Ni浓度,即使在施加于配线结构1的热处理的温度高于200℃时,也可形成发挥扩散阻挡性的扩散阻挡层25
(配线结构1及配线结构1a的制造方法)
图2表示本发明的实施方式的配线结构的制造工序的流程的一例。
首先,在玻璃基板等基板上形成硅层10(硅层准备工序:步骤10。以下,将步骤作为“S”。)。接着,在硅层10上形成由Ni-Cu系合金构成的衬底层20(衬底层形成工序:S20)。接着在衬底层20上形成由纯铜构成的铜层30(铜层形成工序:S30)。由此,形成本实施方式的配线结构1。在这里,硅层10、衬底层20及铜层30分别在无氧气氛下形成。硅层10、衬底层20及铜层30分别例如通过溅射法来形成。
另外,衬底层20,可通过使用了芯片靶(chip on target)或Cu合金靶的溅射法来形成。另外,使用了芯片靶的溅射法,是在作为主材料的Cu靶材料的表面,在粘贴了含有添加的元素(在本实施方式中为Ni)的金属芯片的状态下实施溅射的方法。即,所谓芯片靶,是在由主材料构成的靶材(在本实施方式中为Cu靶材)表面的规定位置,以规定量粘贴了含有期望元素的金属芯片的溅射靶。通过调整粘贴于由主材料构成的靶的金属芯片的芯片尺寸、芯片相对于由主材料构成的靶的位置及粘贴的芯片的片数,可控制主材料和金属芯片的元素之比(即,被成膜的材料的组成)。
接着,通过对于配线结构1的至少硅层10和衬底层20实施热处理,在硅层10和衬底层20的界面形成作为形成的界面反应层的扩散阻挡层25(扩散阻挡形成工序:S40)。由此,制造具有由铜层30/衬底层20/扩散阻挡层25/硅层10构成的层叠结构的配线结构1a。热处理,作为一例,可在200℃~400℃的范围内实施。另外,在扩散阻挡层25中含有的Ni的浓度,可根据对于配线结构1实施的热处理的温度上升来增加。这是因为,由于热处理,衬底层20中所含Ni扩散至衬底层20和硅层10的界面,在该界面形成由Cu、Ni及Si构成的扩散阻挡层25时,随着热处理温度的上升,扩散于该界面Ni的量增加。
另外,热处理在排除了氧的气氛下实施。例如,热处理在排除了氧的减压状态下(例如,1Pa左右压力的真空中)实施。通过该热处理,衬底层20中含有的Ni扩散至衬底层20和硅层10的界面并在包含该界面的区域进行富集。接着,在包含该界面的区域中,构成硅层10的Si、和衬底层20中含有的Cu、和进行了富集的Ni进行反应而形成扩散阻挡层25。
(实施方式的效果)
通过本实施方式的配线结构1,对于配线结构1施加热时,在硅层10和衬底层20的界面形成扩散阻挡层25,从而制造配线结构1a。由此,本实施方式的配线结构1,不需要具有由Mo等的高融点金属材料构成的扩散阻挡层。另外,如同在硅层10和衬底层20之间形成由氧化物构成的绝缘性阻挡层的以往方法,确保通过隧道电流的导通的同时,不需要形成具有发挥扩散阻挡性的膜厚的阻挡层的精密工艺控制,因此可有助于制造工艺的简易化、低成本化。
另外,在本实施方式中,衬底层20的Cu及Ni和硅层10的Si进行反应具有导电性的同时,形成欧姆接触于在硅层10及衬底层20的扩散阻挡层25时,氧不参与。因此,在硅层10和衬底层20的界面生成氧化物,在硅层10和衬底层20之间不形成绝缘层。由此,在本实施方式中,可在扩散阻挡层25直接传送电流来使硅层10与衬底层20导通。
另外,通过本实施方式的配线结构1及配线结构1a,在扩散阻挡层25之上隔着衬底层20可形成由3N以上纯度的纯铜构成的铜层30,因此例如,在用于具有大型的液晶面板的TFT阵列基板等电子部件、硅太阳能电池等使用了硅的硅器件的配线形成中使用本实施方式的配线结构1及配线结构1a,也可形成低电阻、且可靠性高的铜配线。
进而,通过本实施方式的配线结构1a,比扩散阻挡层25的厚度厚来形成铜层30的厚度,因此可降低由于形成扩散阻挡层25对于配线结构1a的配线电阻的影响。另外,配线结构1a为与铜层30/衬底层20大致同种的金属层叠结构(即,扩散阻挡层25由Si、Cu、Ni形成,因此由与铜层30的Cu和衬底层20的Cu-Ni系合金和构成扩散阻挡层25的材料同种的金属材料构成,通过铜层30和衬底层20和扩散阻挡层25构成层叠结构),因此电极的蚀刻加工,与Cu/Mo层叠结构相比容易进行。由此,可降低制造成本。
实施例
在实施例中,首先,制造扩散阻挡层25的扩散阻挡性评价用的样品(层叠结构体2)。
(扩散阻挡性的评价样品)
图3表示作为实施例的扩散阻挡性评价用样品的叠结构体的纵截面的概要。
在实施例中,制造具有玻璃基板40、和在玻璃基板40上形成的硅层12、和在硅层12上形成的铜合金层22的层叠结构体2。层叠结构体2的形成方法为,使具有3mm见方的开口的金属掩模接触玻璃基板40,通过溅射法形成硅层12及铜合金层22。作为衬底层的铜合金层22,使用芯片靶来形成。
实施例的铜合金层22,通过在作为主材料的Cu靶材的表面,粘贴Ni芯片进行溅射,从而形成于在硅层12上。溅射装置,使用高频率(Radio Frequency:RF)磁控管溅射装置。接着,硅层12及铜合金层22的形成的任一个,溅射条件为纯氩气(Ar)的等离子体、1Pa的室内压力、300W的功率下实施。另外,作为比较例,也制作将作为衬底层的铜合金层22改变为Cu-Mg系合金的层叠结构体。表1表示实施例及比较例的层叠结构体的详细结构和溅射条件。
[表1]
Figure G2009101417707D00081
注1实施例的评价样品的添加浓度为5、10。
注2M为添加元素。
注3数值为目标值。
通过溅射工艺,形成添加元素大致均匀固溶的铜合金层22。在实施例中,对于as depo.(成膜状态)膜通过能量分散型荧光X射线分析装置(energydispersive X-ray spectrometer:EDX)分析最上部的铜合金层22的组成。接着,在通过EDX测定来测定的峰中,将Cu和添加元素M(M为Ni或Mg)的合计为100at%,计算as depo.膜中的添加元素浓度(M/(Cu+M)at%)。其结果,作为实施例的评价样品的as depo.膜的铜合金层22的添加元素浓度,为5.2at%Ni(实施例1)及10.5at%Ni(实施例2)。另一方面,在比较例的评价样品中,为3.3at%Ni(比较例1)、3.4at%Mg(比较例2)、5.4at%Mg(比较例3),10.2at%Mg(比较例4)。
(铜合金层22的电阻率的测定)
图4表示作为实施例的电阻率的评价用样品的层叠结构体的测定系统。
如图4所示,使探针52接触作为层叠结构体2(电阻率的评价用样品)最上层的铜合金层22表面的四角。接着,2根的探针52连接直流电流源50的同时,剩下的2根探针52,通过连接电压计55,构成测定系统3。
该层叠结构体2的铜合金层22,为as depo膜,由上面观察为3mm见方的尺寸。接着,使用van der Pauw法测定铜合金层22的电阻率。测定电阻率后,在真空中,于200℃、250℃、300℃的各温度,对层叠结构体2施加30分钟的热处理。接着,使用van der Pauw法再次测定热处理后的铜合金层22的电阻率。
进而,准备通过与层叠结构体2(电阻率的评价用样品)同样的工序制造的其他层叠结构体2。接着,对于准备的层叠结构体2,在真空中,于200℃、250℃、300℃的各温度,实施30分钟的热处理。接着,通过X射线光电子分光法(X-ray photoelectron spectroscopy:XPS)实施铜合金层22/硅层12/玻璃基板40的深度方向的元素分布分析。
(铜合金层22的电阻率的评价)
图5表示由于施加于电阻率的评价用样品的热处理温度不同而产生的电阻率的变化。
具体地说,图5是相对于施加于电阻率的评价用样品的热处理温度,将铜合金层22的电阻率(以as depo.的铜合金层22的电阻率进行规格化的值)作图来表示。实施例1的评价用样品的铜合金层22,由Cu-5.2at%Ni构成。另外,实施例2的评价用样品的铜合金层22,由Cu-10.5at%Ni构成。比较例1的评价用样品的铜合金层,由Cu-3.3at%Ni构成。另外,比较例2的评价用样品的铜合金层,由Cu-3.4at%Mg构成。另外,比较例3的评价用样品的铜合金层,由Cu-5.4at%Mg构成。进而,比较例4的评价用样品的铜合金层,由Cu-10.2at%Mg构成。
实施例的评价样品,即,添加了5.2at%、10.5at%的Ni的实施例1及实施例2的评价用样品中,添加10.5at%时(实施例2),电阻率在300℃之前有若干减少。另外,添加5.2at%的Ni时(实施例1),在250℃之前显示大致平缓的电阻率,300℃下的电阻率与250℃的电阻率相比上升。另一方面,比较例的评价样品,即,添加了3.3at%Ni的评价样品(比较例1的评价用样品)及添加了Mg的评价样品(比较例2~4的评价用样品),全部的样品由200℃开始电阻率上升。
电阻率相对于热处理温度的变化平缓的区域,即使对于铜合金层22和硅层12的层叠结构实施热处理,显示Si向铜合金层22中的扩散较少。另外考虑,相对于热处理温度电阻率上升的区域,显示Si向铜合金层22中的扩散在进行。另外,实施例的评价用样品中,在200℃之前的热处理温度下电阻率有若干减少。推测这是由于as depo.的层叠结构为缺陷比较多的结晶结构,通过热处理使得缺陷被修复而减少的原因。以上,通过图5显示出在铜合金层22中添加的Ni量优选为5at%以上。
图6表示在实施例的电阻率评价用样品的热处理后XPS分析的结果。
具体地说,图6表示在300℃的热处理后电阻率的变化平缓的Cu-10.5at%Ni(实施例2的评价用样品)的XPS分析结果。图6的横轴方向为溅射测定对象的表面的时间,对应于膜厚方向。即,在图6中对应于由左侧开始的铜合金层22、硅层12、玻璃基板40。另外,纵轴对应于元素浓度。参照实施例2的Cu-10.5at%Ni的评价用样品的元素分布图时,观察到尖锐分离的Si的峰,考虑是由于铜合金层22的Cu向硅层12的扩散产生的侵食较少。另外,观察在硅层12和铜合金层22的界面Ni进行富集的状态。即,考虑在该Ni富集的区域中形成扩散阻挡层。
图7表示比较例的电阻率评价用样品的热处理后的XP S分析的结果。
具体地说,图7表示由200℃开始电阻率上升的Cu-3.4at%Mg(比较例2的评价用样品)的XPS分析结果。参照比较例2的评价用样品的XP S分析的元素曲线图时,观察到Si的峰为梯形状的同时,比Cu的曲线图低,Cu分布于Si的分布位置,显示出发生了Si和Cu的相互扩散。另外,对于实施例的其他的评价用样品也同样,观察到显示电阻率平缓的样品尖锐分离的Si的峰,另一方面电阻率上升的比较例的其他评价用样品的Si的曲线,观察为梯形状中平缓的形状。至少,相对于具有含有Ni的合金层的评价用样品,在具有含有Mg的合金层的评价用样品中,明确显示出完全没有形成阻挡层。
另外,XPS分析,是利用等离子体溅射评价用样品表面并切削,定量分析露出的表面的原子的方法。在评价用样品的切削表面观察凹凸,曲线图横轴的深度的位置的分析值包含该位置前后的状况。因此,在曲线图中,通过实际的元素的分布,观察到外观上元素扩散看到的“裙”。
(扩散阻挡层25的欧姆接合性及铜层30的电阻率评价)
接着,制成扩散阻挡层25的对于硅层12的欧姆接合性及纯铜层32的电阻率的评价用样品(层叠结构体2a)。层叠结构体2a,与实施例1及2和比较例1~4的层叠结构体2相比,除了在铜合金层22上形成由无氧铜(OxygenFree Copper:OFC)构成的纯铜层32以外具有相同的构成。因此,省略结构的详细说明。
图8表示评价用样品的欧姆接合性及铜层的电阻率的测定系统。
首先,制成具有玻璃基板40、和在玻璃基板40上形成的硅层12、和在硅层12上间隔形成的同时,由上面观察为3mm见方的多层的铜合金层22、和多个铜合金层22的各个上设置的纯铜层32的层叠结构体2a。实施例3的评价用样品,与实施例1的评价用样品对应。另外,实施例4的评价用样品,与实施例2的评价用样品对应。同样地进行操作,比较例5~8的评价用样品分别与比较例1~4的评价用样品对应。另外,纯铜层32是由3N的无氧铜构成的层。
实施例3及4的铜合金层22,在作为主材料Cu靶材的表面粘贴Ni芯片进行溅射,从而形成在硅层12上。溅射装置使用高频率(RF)磁控管溅射装置。接着,硅层12、铜合金层22及纯铜层32的形成的任一个,溅射条件为在纯氩气(Ar)的等离子体、1Pa的室内压力、300W的功率下实施。另外,作为比较例5制成具有与实施例3及4的Ni组成不同的铜合金层的层叠结构体,作为比较例6~8制成将作为衬底层的铜合金层变成Cu-Mg系合金的层叠结构体。表2表示实施例及比较例的层叠结构体的结构的详细情况和溅射条件。
[表2]
Figure G2009101417707D00111
注1实施例的评价样品的添加浓度为5、10。
注2M为添加元素。
注3数值为目标值。
接着,将评价由Cu-Ni合金构成的铜合金层22/硅层12间的欧姆接合性作为目的,如图8所示使探针52接触2个纯铜层32的表面(以下,将由铜合金层22和纯铜层32构成的部分称为“电极垫”)来测定。探针52分别连接数字万用表。
图9表示实施例4的评价用样品的欧姆接合性的评价结果。
实施例4的评价用样品(铜合金层22:Cu-10.5at%Ni、300℃热处理)中,电流-电压特性为大致的直线。因此,在实施例4的评价用样品中,显示在扩散阻挡层26与硅层12之间获得欧姆接合。另外,其他评价用样品(实施例3及比较例5~8的评价用样品)的任一个,热处理温度即使为200℃、250℃及300℃的任一温度,电流-电压特性也显示出大致的直线并获得欧姆接合性。
另外,与图4中说明的方法同样进行操作,使四根探针52接触1个电极垫来测定纯铜层32/铜合金层22的电阻率。另外,电阻率根据纯铜层32的膜厚计算。将其结果与扩散阻挡性、欧姆接合性同时示于表3。
[表3]
Figure G2009101417707D00121
注1)实施例3及4、和比较例5~8。
注2)“-”表示没有评价。
就扩散阻挡性有无的评价而言,没有观测到由热处理引起的电阻率的上升,通过XPS分析观测到尖锐分离的Si的峰时,作为具有扩散阻挡性(○)。另外,符合观测到由热处理引起的电阻率的上升、或通过XPS分析没有观测到尖锐分离的Si的峰时的任一方或双方时,作为无扩散阻挡性(×)。
就欧姆接合性的有无的评价而言,电流-电压特性为大致的直线没有显示出拐点时,具有欧姆接合性(○),显示出拐点时,无欧姆接合性(×)。
其结果,比较例5~8的调查用样品没有获得扩散阻挡性。由于没有扩散阻挡性,在比较例5~8的评价用样品中,硅层12的作为半导体的特性劣化。另外,在比较例6~8的调查用样品中,由Cu向硅层12的扩散,在硅层12产生了不能忽视的泄漏电流。因此,对于比较例6~8的调查用样品的纯铜层32的电阻率没有测定。
另一方面,实施例3及4中,通过在铜合金层22添加5.2at%以上的Ni,对于200℃的加热处理发挥扩散阻挡性的同时,显示得到可维持纯铜层32的低电阻率的层叠结构。即,实施例3及4中,通过抑制Cu由铜合金层22向硅层12的扩散,可抑制硅层12的作为半导体的特性劣化的同时,可抑制泄漏电流。
另外,将有效抑制硅到达纯铜层32作为目的,具有数十纳米以上的厚度来形成铜合金层22。作为一例,具有40nm左右的厚度来形成铜合金层22,进而优选具有50nm以上的厚度来形成。
以上,说明本发明的实施方式及实施例,但上述记载的实施方式及实施例不限定权利要求范围的发明。另外应留意,实施方式及实施例中说明了的特征组合的全部不一定必须是用于解决发明课题的手段。

Claims (6)

1.一种配线结构,其特征在于,其具有硅层、
和设置于所述硅层上的由添加了镍(Ni)的铜合金构成的衬底层、
和设置于所述衬底层上的铜层,
使所述Ni在包含所述硅层和所述衬底层之间的界面在内的区域富集,由此形成具有导电性的扩散阻挡层,
所述扩散阻挡层,在加热所述硅层和所述衬底层时,由构成所述硅层的硅(Si)和所述衬底层的铜(Cu)和移动至所述界面的所述Ni形成,并且所述扩散阻挡层欧姆接触于所述硅层。
2.根据权利要求1所述的配线结构,其中,所述衬底层具有形成发挥扩散阻挡性的所述扩散阻挡层的Ni浓度来被设置于所述硅层上。
3.根据权利要求2所述的配线结构,其中,所述铜层由3N以上纯度的无氧铜构成。
4.一种配线结构的制造方法,其特征在于,其具有:在无氧气氛下,在硅层上形成由添加了镍(Ni)的铜合金构成的衬底层的衬底层形成工序;
和在所述衬底层上形成铜层的铜层形成工序;
和对所述硅层和所述衬底层实施热处理,使所述Ni富集在所述硅层和所述衬底层的之间的界面,由此形成具有导电性的扩散阻挡层的扩散阻挡层形成工序,
所述扩散阻挡层,在加热所述硅层和所述衬底层时,由构成所述硅层的硅(Si)和所述衬底层的铜(Cu)和移动至所述界面的所述Ni形成,并且所述扩散阻挡层欧姆接触于所述硅层。
5.根据权利要求4所述的配线结构的制造方法,其中,所述铜合金由铜(Cu)和添加在所述Cu中的5at%以上的Ni和不可避免的杂质构成。
6.根据权利要求5所述的配线结构的制造方法,其中,在所述扩散阻挡层形成工序中,在真空中对所述硅层和所述衬底层实施200℃~300℃的所述热处理。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109231B1 (ko) * 2010-07-08 2012-01-30 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 진동모터
JP6601137B2 (ja) * 2015-10-16 2019-11-06 住友金属鉱山株式会社 積層体基板、積層体基板の製造方法、導電性基板、及び導電性基板の製造方法
US10332793B2 (en) * 2015-11-30 2019-06-25 Infineon Technologies Austria Ag Self-organizing barrier layer disposed between a metallization layer and a semiconductor region
CN108807518B (zh) * 2018-05-28 2020-09-29 深圳市华星光电技术有限公司 电极结构及其制备方法、阵列基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213851A (zh) * 1997-09-30 1999-04-14 国际商业机器公司 带难熔金属衬里的铜栓结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100371567B1 (ko) * 2000-12-08 2003-02-07 삼성테크윈 주식회사 Ag 선도금을 이용한 반도체 패키지용 리드프레임
US6815788B2 (en) * 2001-08-10 2004-11-09 Hitachi Cable Ltd. Crystalline silicon thin film semiconductor device, crystalline silicon thin film photovoltaic device, and process for producing crystalline silicon thin film semiconductor device
JP2003173929A (ja) * 2001-09-26 2003-06-20 Mitsui Mining & Smelting Co Ltd キャパシタ層形成用の積層板及びその製造方法
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
JP5068925B2 (ja) * 2004-09-03 2012-11-07 Jx日鉱日石金属株式会社 スパッタリングターゲット
JP2007072428A (ja) 2005-08-09 2007-03-22 Tohoku Univ 平面電子表示装置及びその製造方法
JP2007165816A (ja) * 2005-11-15 2007-06-28 Mitsui Mining & Smelting Co Ltd プリント配線基板、その製造方法およびその使用方法
JP2008013848A (ja) * 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
JP4355743B2 (ja) * 2006-12-04 2009-11-04 株式会社神戸製鋼所 Cu合金配線膜とそのCu合金配線膜を用いたフラットパネルディスプレイ用TFT素子、及びそのCu合金配線膜を作製するためのCu合金スパッタリングターゲット
JP4547411B2 (ja) * 2007-10-05 2010-09-22 富士通株式会社 半導体装置、及び半導体装置の製造方法
JP2010098195A (ja) * 2008-10-17 2010-04-30 Hitachi Cable Ltd 配線構造及び配線構造の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213851A (zh) * 1997-09-30 1999-04-14 国际商业机器公司 带难熔金属衬里的铜栓结构

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