KR20120062692A - 배선층, 반도체 장치, 액정 표시 장치 - Google Patents

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Abstract

유리 기판으로부터 박리되지 않는 전극층이나 배선층을 제공한다. 유리 기판 (31) 의 표면에 형성한 Cu-Mg-Al 의 박막인 밀착막 (37) 과, 밀착막 (37) 표면에 형성한 구리 박막 (38) 으로 배선층 (30) 이나 게이트 전극층 (32) 을 구성시킨다. 밀착막 (37) 은, 구리와 마그네슘과 알루미늄의 합계 원자수를 100 at％ 로 했을 때, 마그네슘을 0.5 at％ 이상 5 at％ 이하, 알루미늄을 5 at％ 이상 15 at％ 이하의 범위로 함유시키면 유리 기판 (31) 에 대한 밀착성이 높아져, 구리 박막 (38) 이 유리 기판 (31) 으로부터 박리되지 않는다. 배선층 (30) 은, 액정 표시 장치 (2) 의 화소 전극 (82) 에 전기적으로 접속된다.

Description

배선층, 반도체 장치, 액정 표시 장치{WIRING LAYER, SEMICONDUCTOR DEVICE, LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 미소한 반도체 디바이스에 사용되는 배선막 분야에 관한 것으로, 특히, 유리 기판에 접촉하는 전극층이나 배선층의 기술 분야에 관한 것이다.
FPD (플랫 패널 디스플레이) 나 박막 태양 전지 등, 최근 제조되는 전기 제품은 넓은 기판 위에 트랜지스터를 고르게 배치할 필요가 있어, 그 때문에 대면적 기판에 균일한 특성의 반도체층을 형성할 수 있는 아모르퍼스 실리콘 (수소화 아모르퍼스 실리콘을 포함한다) 등이 사용되고 있다.
아모르퍼스 실리콘은 저온에서 형성할 수 있어, 다른 재료에 악영향을 미치지 않지만, 이동도가 낮다는 결점이 있어, 저온 형성으로 고이동도의 박막이 대면적 기판에 형성될 수 있는 산화물 반도체가 주목받고 있다.
그리고 최근에는, 고이동도의 산화물 반도체에 더하여, 반도체 집적 회로나, FPD 중의 트랜지스터의 전극층이나 배선층에 저저항의 구리 박막을 사용하여, 대면적의 FPD 로 휘도가 균일한 표시를 행하는 것도 도모되고 있다.
그러나 구리 박막은, 유리 기판, 산화물 반도체, 산화물 박막과의 밀착성이 나쁘고, 또한, 구리 박막의 구성 물질인 구리 원자는 반도체 중이나 산화물 박막 중에 확산되어, 신뢰성 저하의 원인이 되는 경우가 있다.
특히, 배선층이나 게이트 전극층은 유리 기판 위에 형성되기 때문에, 구리 박막은 유리와의 밀착성이 나쁜 것으로부터, 배선층이나 게이트 전극층이 박리될 우려가 있다.
이 경우, 구리 박막과 유리 기판 사이에, 구리 배선의 유리 기판에 대한 부착 강도를 증대시키는 TiN 막이나 W 막 등의 밀착막을 형성하는 것이 행해지고 있는데, 비용이 높아진다는 문제가 있다.
또한, 구리 박막은 드라이 에칭이 어려워, 일반적으로 웨트 에칭법으로 성형되고 있는데, 구리 박막과 TiN 막이나 W 막 등의 밀착막을 동일한 에칭액으로 에칭할 수 없기 때문에, 구리 박막과 밀착막의 2 층 구조의 적층막을 1 회의 에칭 공정으로 에칭할 수는 없다.
그 때문에 밀착성을 갖고, 또한, 구리 박막과 동일한 에칭액에 의해 에칭할 수 있는 밀착막이 요구되고 있다.
일본 공개특허공보 2008-203808호 일본 공개특허공보 2008-311283호
본 발명은 상기 종래 기술의 문제를 해결하기 위해 창작된 것으로, 그 목적은, 유리 기판에 대한 밀착성이 높은 게이트 전극층이나 배선층을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명은 유리 기판과 접촉하는 배선층으로서, 상기 배선층은, 상기 유리 기판에 접촉하는 밀착막과, 상기 밀착막에 접촉하는 구리 박막으로 이루어지고, 상기 밀착막은, 구리와 마그네슘과 알루미늄을 함유하고, 구리와 마그네슘과 알루미늄의 합계 원자수를 100 at％ 로 했을 때, 마그네슘은 0.5 at％ 이상 5 at％ 이하, 알루미늄은 5 at％ 이상 15 at％ 이하의 범위로 이루어진 배선층이다.
본 발명은 반도체층과, 상기 반도체층 위에 형성된 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 반도체층과 대향하는 게이트 전극을 갖고, 상기 반도체층에는, 상기 게이트 전극과 대향하는 부분에 채널 영역이 형성되고, 상기 채널 영역의 양측에 소스 영역과 드레인 영역이 형성되고, 상기 소스 영역과 상기 드레인 영역에는, 소스 전극층과 드레인 전극층이 각각 접촉된 반도체 장치로서, 상기 게이트 전극층은, 구리와 마그네슘과 알루미늄을 함유하고, 구리와 마그네슘과 알루미늄의 합계 원자수를 100 at％ 로 했을 때, 마그네슘은 0.5 at％ 이상 5 at％ 이하, 알루미늄은 5 at％ 이상 15 at％ 이하의 범위로 이루어진 밀착막과, 상기 밀착막과 접촉하여 형성된 구리 박막을 갖고, 상기 밀착막은 유리 기판에 접촉된 반도체 장치이다.
본 발명의 상기 배선층과, 상기 유리 기판을 갖고, 상기 유리 기판 위에는, 화소 전극과, 상기 화소 전극 위에 위치하는 액정과, 상기 액정 위에 위치하는 상부 전극이 배치되고, 상기 화소 전극은, 상기 배선층에 전기적으로 접속된 액정 표시 장치이다.
본 발명의 상기 반도체 장치와, 상기 유리 기판을 갖고, 상기 유리 기판 위에는, 화소 전극과, 상기 화소 전극 위에 위치하는 액정과, 상기 액정 위에 위치하는 상부 전극이 배치되고, 상기 화소 전극은, 상기 드레인 전극층 또는 소스 전극층 중 어느 일방에 전기적으로 접속된 액정 표시 장치이다.
본 발명의 밀착막과 구리 박막은, 동일한 에칭액으로 에칭할 수 있기 때문에, 본 발명의 게이트 전극층이나 배선층은 1 회의 에칭 공정으로 패터닝할 수 있다.
밀착막과 유리 기판의 밀착성은 높기 때문에, 유리 기판 위에 형성하는 게이트 전극층이나 배선층이 박리되는 경우는 없다.
도 1 은 본 발명의 일례의 트랜지스터와 본 발명의 일례의 액정 표시 장치를 설명하기 위한 단면도이다.
도 2(a) ～ 2(c) 는 본 발명의 일례의 트랜지스터와 본 발명의 일례의 액정 표시 장치의 제조 공정을 설명하기 위한 단면도 (1) 이다.
도 3(a) ～ 3(c) 는 본 발명의 일례의 트랜지스터와 본 발명의 일례의 액정 표시 장치의 제조 공정을 설명하기 위한 단면도 (2) 이다.
도 4(a), 4(b) 는 본 발명의 일례의 트랜지스터와 본 발명의 일례의 액정 표시 장치의 제조 공정을 설명하기 위한 단면도 (3) 이다.
도 5 는 본 발명의 일례의 트랜지스터와 본 발명의 일례의 액정 표시 장치의 제조 공정을 설명하기 위한 단면도 (4) 이다.
도 1 의 부호 2 는, 본 발명의 실시예의 액정 표시 장치로서, 액정 표시 장치 (2) 의 내부에는, 본 발명의 제 1 예의 트랜지스터 (11) 의 단면도가 액정 표시부 (12) 와 함께 나타나 있다.
이 트랜지스터 (11) 를 설명하면, 그 트랜지스터 (11) 는, 유리 기판 (31) 의 표면에 가늘고 긴 게이트 전극층 (32) 이 배치되어 있고, 게이트 전극층 (32) 위에는, 적어도 폭 방향에 걸쳐 게이트 절연막 (33) 이 배치되어 있다.
게이트 절연막 (33) 위에는, 반도체층 (34) 이 배치되어 있고, 반도체층 (34) 중, 게이트 전극층 (32) 의 폭 방향 양단 위로서, 게이트 전극층 (32) 의 단부 (端部) 와 게이트 절연막 (33) 을 사이에 개재하여 대향하는 위치에, 소스 전극층 (51) 과 드레인 전극층 (52) 이 형성되어 있다. 소스 전극층 (51) 과 드레인 전극층 (52) 사이에는 오목부 (55) 가 형성되고, 이 오목부 (55) 에 의해 소스 전극층 (51) 과 드레인 전극층 (52) 은 분리되어 있어, 상이한 전압을 인가할 수 있도록 구성되어 있다.
소스 전극층 (51) 위와, 드레인 전극층 (52) 위와, 그 사이의 오목부 (55) 위에는, 보호막 (41) 이 형성되어 있다.
이 트랜지스터 (11) 에서는, 소스 전극층 (51) 과 드레인 전극층 (52) 사이에 전압을 인가한 상태에서 게이트 전극층 (32) 에 게이트 전압을 인가하고, 반도체층 (34) 내의 게이트 절연막 (33) 을 개재하여 게이트 전극층 (32) 과 대향한 부분에, 반도체층 (34) 의 도전형과 반대의 도전형의 채널층 (또는 동일한 도전형의 저저항층) 이 형성되면, 반도체층 (34) 중 소스 전극층 (51) 이 접촉한 부분과 드레인 전극층 (52) 이 접촉한 부분이 채널층 (또는 저저항층) 에 의해 저저항으로 접속되고, 그 결과, 소스 전극층 (51) 과 드레인 전극층 (52) 이 전기적으로 접속되어 트랜지스터 (11) 가 도통된다.
게이트 전압의 인가를 정지하면, 채널층 (또는 저저항층) 은 소멸되어, 소스 전극층 (51) 과 드레인 전극층 (52) 사이는 고저항이 되어 전기적으로 분리된다.
액정 표시부 (12) 에는 화소 전극 (82) 이 배치되어 있고, 화소 전극 (82) 위에는 액정 (83) 이 배치되어 있다. 액정 (83) 위에는 상부 전극 (81) 이 위치하고 있고, 화소 전극 (82) 과 상부 전극 (81) 사이에 전압이 인가되면, 액정 (83) 을 통과하는 광의 편광성이 변경되어 편광 필터 (도시 생략) 의 광 통과성이 제어된다.
화소 전극 (82) 은 소스 전극층 (51) 이나 드레인 전극층 (52) 과 전기적으로 접속되어 있어, 트랜지스터 (11) 가 ON·OFF 됨으로써, 화소 전극 (82) 으로의 전압 인가의 개시·종료가 행해진다.
여기에서는 화소 전극 (82) 은, 드레인 전극층 (51) 에 접속된 투명 도전층 (42) 의 일부로 이루어져 있다. 투명 도전층 (42) 은 ITO 로 구성되어 있다.
투명 도전층 (42) 의 하방에는, 배선층 (30) 이 배치되어 있다.
이 배선층 (30) 과 게이트 전극층 (32) 은, Cu-Mg-Al 로 이루어지는 밀착막 (37) 과, 밀착막 (37) 위에 형성된 구리를 주성분으로 하는 구리막 (50 at％ 를 초과하는 함유율로 구리를 함유하는 박막) 으로 구성되어 있고, 밀착막 (37) 은 유리 기판 (31) 과 접촉하고 있고, 구리 박막 (38) 은 유리 기판 (31) 과 접촉하지 않도록 되어 있다.
이 트랜지스터 (11) 의 제조 공정을 설명한다.
이 트랜지스터 (11) 는, 먼저 성막 대상물의 유리 기판 (31) 을 스퍼터링 장치 내에 반입한다.
스퍼터링 장치 내에는 Cu-Mg-Al 타깃과 순구리 타깃이 형성되어 있고, Ar 가스 등의 희가스로 이루어지는 스퍼터링 가스로 Cu-Mg-Al 타깃을 스퍼터링하여, 도 2(a) 에 나타내는 바와 같이, 유리 기판 (31) 위에 밀착막 (37) 을 형성하고, 이어서, 희가스로 이루어지는 스퍼터링 가스에 의해 순구리 타깃을 스퍼터링하여, 밀착막 (37) 위에 구리 박막 (38) 을 형성한다. 밀착막 (37) 과 구리 박막 (38) 을 형성할 때에는, 산소 가스는 스퍼터링 분위기 중에 도입되지 않아, 밀착막 (37) 이나 구리 박막 (38) 중에 산화구리를 함유시키지 않기 때문에, 저저항의 밀착막 (37) 과 구리 박막 (38) 이 형성된다.
구리 박막 (38) 을 형성한 후, 원하는 분위기 중에서 400 ℃ 정도로 가열하여 어닐해도 된다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 구리 박막 (38) 위에 패터닝한 레지스트막 (39) 을 배치하고, 순구리와 Cu-Mg-Al 의 양방을 에칭할 수 있는 에칭액에 밀착막 (37) 과 구리 박막 (38) 이 형성된 유리 기판 (31) 을 침지시키고, 레지스트막 (39) 사이에 노출되는 구리 박막 (38) 과, 구리 박막 (38) 의 에칭 후에 노출되는 밀착막 (37) 을 동일한 에칭액에 접촉시켜, 도 2(c) 에 나타내는 바와 같이, 에칭액에 접촉된 부분을 에칭 제거한다. 여기에서는 구리 박막 (38) 과 밀착막 (37) 이 부분적으로 제거되고, 남은 부분에 의해 유리 기판 (31) 위에 게이트 전극층 (32) 과 배선층 (30) 을 형성한다.
패터닝하여 게이트 전극층 (32) 과 배선층 (30) 을 형성하면, 게이트 전극층 (32) 과 배선층 (30) 이 위치하는 부분 이외에는 유리 기판 (31) 의 표면이 노출되어 있고, 레지스트막 (39) 을 제거한 후, 도 3(a) 에 나타내는 바와 같이, 유리 기판 (31) 의 표면, 게이트 전극층 (32) 의 표면, 배선층 (30) 의 표면에, SiO2, SiNx 등의 절연성 재료로 이루어지는 게이트 절연막 (33) 을 형성한다. 이 게이트 절연막 (33) 은, 필요에 따라 패터닝한다.
다음으로, 게이트 절연막 (33) 위에 반도체 재료 (예를 들어 Si 반도체나 산화물 반도체) 로 이루어지는 박막을 형성하고, 패터닝하여, 도 3(b) 에 나타내는 바와 같이, 게이트 절연막 (33) 위에 패터닝된 반도체층 (34) 을 형성한다.
이어서, 적어도 반도체층 (34) 의 표면에 금속 박막이 형성된다. 금속 박막을 패터닝하여, 도 3(c) 에 나타내는 바와 같이, 소스 전극층 (51) 과 드레인 전극층 (52) 을 형성한다. 반도체층 (34) 중, 소스 전극층 (51) 과 접촉하는 부분이 소스 영역 (71) 으로 불리며, 드레인 전극층 (52) 과 접촉하는 부분이 드레인 영역 (72) 으로 불린다. 소스 전극층 (51) 과 드레인 전극층 (52) 은, 반도체층 (34) 중, 게이트 전극층 (32) 의 폭 방향 양단 위로서, 게이트 전극층 (32) 의 단부와 게이트 절연막 (33) 을 사이에 개재하여 대향하는 위치에 배치되어 있다. 이어서, 도 4(a) 에 나타내는 바와 같이, SiNx 나 SiO2 등의 절연막으로 이루어지는 보호막 (41) 을 형성한다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 보호막 (41) 과 게이트 절연막 (33) 에 비아 홀이나 컨택트 홀 등의 접속공 (接續孔) (43) 을 형성하고, 접속공 (43) 의 저면에, 드레인 전극층 (52), 소스 전극층 (51), 또는 배선층 (30) 등이 갖는 구리 박막 (38) 의 표면을 노출시켜, 그 상태에서 투명 도전층을 형성하여 패터닝한다. 도 5 의 부호 42 는, 패터닝된 투명 도전층을 나타내고 있다.
그리고, 액정 (83) 과 상부 전극 (81) 을 후공정에서 배치하여, 도 1 에 나타내는 액정 표시 장치 (2) 를 얻으면, 트랜지스터 (11) 는 동작 가능한 상태가 된다.
채널 영역 (73) 은, 반도체층 (34) 의, 소스 영역 (71) 과 드레인 영역 (72) 사이의 영역으로서, 게이트 전극층 (32) 은, 적어도 게이트 절연막 (33) 을 사이에 두고 채널 영역 (73) 과 대향하는 위치에 있다. 트랜지스터 (11) 는, 게이트 절연막 (33) 과 게이트·소스·드레인 전극층 (32, 51, 52) 으로 이와 같이 구성되어 있다.
또한, 반도체층 (34) 은, InGaZnO 등의 산화물 반도체나, Si 로 이루어지는 아모르퍼스 반도체, 다결정 반도체, 단결정 반도체 등, 여러 가지 반도체가 포함된다.
또, 상기 실시예에서는, 밀착막 (37) 과 구리 박막 (38) 의 적층막은, 배선층 (30) 이나 게이트 전극층 (32) 에 사용했지만, MOS 트랜지스터의 소스 전극층이나 드레인 전극층이 유리 기판과 접촉하는 경우에는, 밀착막 (37) 과 구리 박막 (38) 의 적층막에 의해 소스 전극층이나 드레인 전극층을 구성시킬 수도 있다.
실시예
Cu (구리) 를 주성분으로 하여, Mg (마그네슘) 과 Al (알루미늄) 을 원하는 비율로 함유시켜 타깃을 제조하고, 그 타깃을 스퍼터링하여, 유리 기판 위에 타깃과 동일한 조성의 Cu-Mg-Al 로 이루어지는 밀착막을 형성하고, 이어서, 순구리의 타깃을 스퍼터링하여, 밀착막 위에 순구리 박막을 형성하고, 게이트 전극층이나 배선층으로서 사용하는 적층막을 형성하였다.
밀착막은, Mg 와 Al 의 첨가 비율을 바꿔 형성하고, 이어서 순구리 박막을 형성한 후, 전극·배선층과 유리 기판의 밀착성을 평가하였다. 평가 결과를 하기 표 1 에 기재한다.
밀착막과 순구리 박막을 형성한 후, 진공 분위기 중에서 400 ℃, 1 시간의 어닐을 실시한 경우와, 실시하지 않은 경우의 양방을 측정하였다.
Figure pct00001
표 1 중의 「Mg 함유량」과「Al 함유량」 란 중의 수치는, 타깃 또는 밀착막 중의 Cu 원자수와 Mg 원자수와 Al 원자수의 합계 개수를 100 at％ 로 했을 때의, 함유하는 Mg 원자수 비율 (Xat％) 및 Al 원자수 비율 (Yat％) 을 나타내고 있으며, “-” 는 함유량이 제로인 경우이다.
「타겟 제작 가부」 란은, Cu, Mg, Al 의 재료를 타깃으로 성형할 수 있었던 경우를 “○”, 타깃으로 성형할 수 없었던 경우를 “×” 로 분류하였다.
「밀착성」 란의 평가는, 순구리 박막의 표면에 점착 테이프를 첩부하고, 점착 테이프를 떼어내어, 점착 테이프가, 점착 테이프와 순구리 박막의 계면에서 박리된 경우를 “○”, 전극층 내부의 파괴, 또는 전극층과 유리 기판의 계면에서의 박리를 “×”로 하여 분류하였다.
표 1 의 「밀착성」의 결과로부터, Mg 과 Al 의 양방을 함유하지 않으면, 특히, 어닐 후의 밀착성이나 배리어성이 나쁘고, Mg 함유율이 0.5 at％ 이상 5 at％ 이하이고, Al 함유율 5 at％ 이상 15 at％ 이하인 경우가 유리 기판과의 밀착성이 우수한 것을 알 수 있다.
따라서, 본 발명의 상기 각 실시예의 Cu-Mg-Al 로 이루어지는 박막인 밀착막 (37) 은, Cu 원자수와 Mg 원자수와 Al 원자수의 합계 개수를 100 at％ 로 했을 때, Mg 함유율이 0.5 at％ 이상 5 at％ 이하이고, Al 함유율이 5 at％ 이상 15 at％ 이하인 도전성 박막인 것이 바람직하다.
밀착막 (37) 위에, 밀착막 (37) 과 접촉하여 형성되는 구리 박막 (38) 은, 구리 박막 (38) 의 원자수를 100 ％ 로 했을 때, 50 at％ 를 초과하는 함유율로 구리를 함유하는 저저항인 도전성 박막이다.
11 : 트랜지스터
30 : 배선층
31 : 유리 기판
32 : 게이트 전극층
33 : 게이트 절연막
34 : 반도체층
37 : 밀착막
38 : 구리 박막
43 : 접속공
51 : 소스 전극층
52 : 드레인 전극층
71 : 소스 영역
72 : 드레인 영역
73 : 채널 영역
81 : 상부 전극
82 : 화소 전극
83 : 액정

Claims (4)

  1. 유리 기판과 접촉하는 배선층으로서,
    상기 배선층은,
    상기 유리 기판에 접촉하는 밀착막과, 상기 밀착막에 접촉하는 구리 박막으로 이루어지고,
    상기 밀착막은, 구리와 마그네슘과 알루미늄을 함유하고, 구리와 마그네슘과 알루미늄의 합계 원자수를 100 at％ 로 했을 때, 마그네슘은 0.5 at％ 이상 5 at％ 이하, 알루미늄은 5 at％ 이상 15 at％ 이하의 범위로 이루어진, 배선층.
  2. 반도체층과,
    상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 반도체층과 대향하는 게이트 전극을 갖고,
    상기 반도체층에는, 상기 게이트 전극과 대향하는 부분에 채널 영역이 형성되고, 상기 채널 영역의 양측에 소스 영역과 드레인 영역이 형성되고,
    상기 소스 영역과 상기 드레인 영역에는, 소스 전극층과 드레인 전극층이 각각 접촉된 반도체 장치로서,
    상기 게이트 전극층은, 구리와 마그네슘과 알루미늄을 함유하고, 구리와 마그네슘과 알루미늄의 합계 원자수를 100 at％ 로 했을 때, 마그네슘은 0.5 at％ 이상 5 at％ 이하, 알루미늄은 5 at％ 이상 15 at％ 이하의 범위로 이루어진 밀착막과, 상기 밀착막과 접촉하여 형성된 구리 박막을 갖고,
    상기 밀착막은 유리 기판에 접촉된, 반도체 장치.
  3. 제 1 항에 기재된 배선층과, 상기 유리 기판을 갖고, 상기 유리 기판 위에는, 화소 전극과, 상기 화소 전극 위에 위치하는 액정과, 상기 액정 위에 위치하는 상부 전극이 배치되고,
    상기 화소 전극은, 상기 배선층에 전기적으로 접속된, 액정 표시 장치.
  4. 제 2 항에 기재된 반도체 장치와, 상기 유리 기판을 갖고, 상기 유리 기판 위에는, 화소 전극과, 상기 화소 전극 위에 위치하는 액정과, 상기 액정 위에 위치하는 상부 전극이 배치되고,
    상기 화소 전극은, 상기 드레인 전극층 또는 소스 전극층 중 어느 일방에 전기적으로 접속된, 액정 표시 장치.
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