CN101680920A

CN101680920A - 延迟时间测量电路以及方法

Info

Publication number: CN101680920A
Application number: CN200880020338A
Authority: CN
Inventors: 李芳远; 郑德暎; 申荣昊; 李济赫; 李柱旼
Original assignee: ABAKBAK SCIENCE AND TECHNOLOGY Co Ltd
Current assignee: ABAKBAK SCIENCE AND TECHNOLOGY Co Ltd; Atlab Inc
Priority date: 2007-06-18
Filing date: 2008-06-17
Publication date: 2010-03-24
Anticipated expiration: 2028-06-17
Also published as: WO2008156289A2; JP2010529476A; CN101680920B; US20100277158A1; WO2008156289A3; TW200909820A; JP5258879B2; TWI384232B; KR100921815B1; KR20080050544A

Abstract

本发明提供一种延迟时间测量电路及方法。由于根据本发明的延迟时间量测电路及方法利用具有回馈结构的延迟链，因此可量测的延迟时间不受限制。此外，可减少构成延迟链的延迟组件的数量，以便可以在较小的布置区域中实现延迟时间量测电路。

Description

延迟时间测量电路以及方法

技术领域

本发明涉及一种延迟时间测量电路及方法，且更具体而言，涉及一种包括具反馈结构的延迟链(delay chain)的延迟时间测量电路以及一种延迟时间测量方法。

背景技术

延迟时间测量电路用于测量从基准时间至施加被测量信号时的时间间隔，并输出对应于所测量时间间隔的值。输出数字数据作为所测量时间间隔的延迟时间测量电路亦称为时间-数字转换电路(time-to-digital convertercircuit)，且用于各种电子装置中。一般而言，能够利用数字数据输出时域值的延迟时间测量电路，接收用于指定测量开始时间的基准信号以及测量的测量信号，并测量此测量信号相对于基准信号的延迟。此处，延迟时间测量电路可利用各种方法来测量延迟时间。根据典型方法，延迟时间测量电路具有用于测量延迟时间的延迟链。

图1是利用延迟链来测量延迟时间的现有延迟时间测量电路的示例的电路图。

图1被公开于韩国第2005-117183号专利申请(以下称引用发明)中，其显示用于将阻抗或电压变化转换成延迟差并测量延迟差的传感器或模拟-数字转换器(Analog-to-Digital Converter；ADC)。在图1中，延迟时间测量电路1包括读取信号产生器10、重设信号产生器20、延迟链30、温度计码产生器40以及二进制码解码器50。

读取信号产生器10包括：用于对基准信号ref进行反相及延迟的反相器(inverter)I1、用于对测量信号sen进行延迟的反相器I2及I3、以及与(AND)门AND1，其中与门AND1用于对经反相及延迟的基准信号ref与经延迟的测量信号sen执行与运算，以产生与经反相及延迟的基准信号ref的上升沿(rising edge)同步计时的读取信号。重设信号产生器20包括：反相器I4及I5，用于对测量信号sen进行延迟；异或(XOR)门XOR，用于对经延迟的测量信号sen与未经延迟的测量信号sen执行异或运算，以产生与测量信号sen的上升沿及下降沿(falling edge)同步计时的信号；以及与门AND2，用于对异或门XOR的输出信号与经延迟之测量信号sen执行与运算，以产生与经延迟的测量信号sen的下降沿同步计时的重设信号。

此处，在通过偶数个反相器I2及I3以及与门AND1产生读取信号read的同时，通过偶数个反相器I4及I5、异或门XOR及与门AND2产生重设信号reset。因此，读取信号read的计时先于重设信号reset。换言之，由于与读取信号read相比，重设信号reset是通过再一逻辑门XOR所产生，故读取信号read的计时先于重设信号reset。

延迟链30包括多个串联连接的延迟元件D1至D7，用于使基准信号ref延迟，以产生多个延迟信号delay1至delay7。温度计码产生器40包括：多个D触发器(flip-flop)D-FF1至D-FF7，用于响应延迟信号delay1至delay7而锁存测量信号sen，藉以产生多个输出信号Q1至Q7，且此多个D触发器D-FF1至D-FF7由重设信号进行重设；以及多个与非门NAND1至NAND7，用于对此多个D触发器D-FF1至D-FF7的多个输出信号Q1至Q7与读取信号read执行与非运算，以产生温度计码。且二进制码解码器50用于将温度计码转换成二进制码b_code。

以下将参照图2来说明图1的延迟时间测量电路1的操作。

当接收到具有相同延迟时间的基准信号ref和测量信号时，延迟时间测量电路1的操作如下。

延迟链30使基准信号ref经延迟元件D1至D7延迟，以产生具有不同延迟时间的延迟信号delay1至delay7，且所有D触发器D-FF1至D-FF7与各个延迟信号delay1至delay7的上升沿同步地锁存具有高电平的测量信号sen，以产生具有高电平的输出信号Q1至Q7。

当在特定时间后对读取信号read进行计时时，与非门NAND1至NAND7对读取信号与输出信号Q1至Q7执行与非运算，以产生值为“0”(0000000)的温度计码。然后，二进制码解码器50接收温度计码，将所接收温度计码转换成二进制码b_code，并输出二进制码b_code。

然而，当具有延迟差tdiff的基准信号ref和测量信号sen被施加至延迟时间测量电路1时，D触发器D-FF1接收延迟时间短于测量信号sen的延迟信号delay1，其他D触发器D-FF2至D-FF7则接收延迟时间长于测量信号sen的延迟信号delay2至delay7。

然后，D触发器D-FF1锁存具有低电平的测量信号sen以产生具有低电平的输出信号Q1，且其他D触发器D-FF2至D-FF7锁存具有高电平的测量信号sen以产生具有高电平的输出信号Q2至Q7，这类似于前面的情形。

当在特定时间后对读取信号read进行计时时，与非门NAND1至NAND7因响应于D触发器D-FF1至D-FF7的输出信号Q1至Q7而产生温度计码“1000000”。换言之，温度计码的值对应于基准信号ref与测量信号sen之间的延迟差tdiff。

二进制码解码器50接收具有对应于延迟差tdiff的值的温度计码，将温度计码转换成二进制码b_code，并输出二进制码b_code。

藉此，延迟时间测量电路1根据基准信号ref与测量信号sen之间的延迟差而使D触发器D-FF1至D-FF7输出具有不同电平的输出信号Q1至Q7，以计算基准信号ref与测量信号sen之间的延迟差。

在图1所示的延迟时间测量电路1中，可测量的总延迟时间的长度及精度取决于构成延迟链30的延迟元件D1至D7。更具体而言，各个延迟元件D1至D7使基准信号ref延迟的延迟时间决定延迟时间测量电路1所能测量的延迟时间的精度，且延迟元件D1至D7的数量决定可测量延迟时间的长度。

举例而言，当延迟链30包括延迟时间分别为10纳秒的五十个延迟元件时，可测量的总延迟时间为500纳秒(50×10纳秒)，这可通过“延迟元件的数量”×“延迟元件的延迟时间”计算得出。此处，可测量的延迟时间的精度是各延迟元件的延迟时间，即10纳秒。换言之，可测量延迟时间的单位是10纳秒。

当延迟链30包括延迟时间分别为10纳秒的二十个延迟元件时，可测量延迟时间的精度为10纳秒。因延迟元件的数量为二十，故可测量的总延迟时间为200纳秒(20×10纳秒)。

当延迟链30包括延迟时间分别为5纳秒的五十个延迟元件时，可测量延迟时间的精度为5纳秒，且可测量的总延迟时间为250纳秒(50×5纳秒)。

简言之，当延迟元件的延迟时间缩短时，即使延迟链30包括相同数量的延迟元件，可测量的总延迟时间也会缩短。换言之，即使欲测量的总延迟时间固定不变，在延迟链30中也需要大量的延迟元件，以提高测量精度。

因此，具有延迟链30的延迟时间测量电路1需要更大数量的延迟元件才能测量更长的延迟时间及提高精度。

发明内容

技术问题

本发明旨在提供一种延迟时间测量电路，其在反馈结构中包括构成延迟链的多个延迟元件，且因此可利用较少数量的延迟元件来测量较长的延迟时间，且本发明还提供一种延迟时间测量电路的延迟时间测量方法。

技术方案

本发明的一个方面提供一种延迟时间测量电路，包括：延迟链单元，用于选择指示延迟时间测量的开始的基准信号或反馈信号，以接收所选择的信号作为输入信号，并具有多个串联连接的延迟元件以对输入信号进行延迟，使经延迟的输入信号反相，输出反相信号作为反馈信号，以及对反相信号的反馈重复次数进行计数以输出迭代计数信号；代码产生单元，用于将测量信号与输入信号以及由除最末延迟元件之外的各延迟元件所施加的多个延迟信号的每一个相比较，以测量此测量信号相对于基准信号的延迟时间，以产生代码信号；以及解码器，用于对代码信号及迭代计数信号进行解码，以输出测量延迟值。

延迟链单元可包括：开关，用于选择基准信号或反馈信号并输出所选择的信号作为输入信号；延迟链，具有串联连接的延迟元件，且接收输入信号并将其延迟以输出延迟信号；反相器，用于使从延迟链的最末延迟元件输出的延迟信号反相，以输出反馈信号；以及计数器，用于响应于反馈信号而输出迭代计数信号。

此开关响应于迭代计数信号而选择基准信号或反馈信号，并输出此输入信号。

代码产生单元可包括：比较延迟信号产生器，用于在迭代计数信号为偶数时产生输入信号及延迟信号作为多个比较延迟信号，并在迭代计数信号为奇数时使输入信号及延迟信号反相，以输出反相信号作为比较延迟信号；多个比较器，用于将各个比较延迟信号与测量信号相比较，以产生代码信号；以及第一逻辑门，用于响应于代码信号而输出计数器重设信号，以用于控制计数器。

可响应于计数器重设信号而重设计数器。

比较延迟信号产生器可包括多个异逻辑和(exclusive logical sum；异或)门，以用于对迭代计数信号的一个最低位与各该输入信号及比较延迟信号执行异或运算。

此等比较器可以是多个第一逻辑乘积(与)门，用于对各个比较延迟信号与测量信号执行与运算。

此等比较器可以是D触发器，用于响应于比较延迟信号而锁存及输出测量信号，并响应于开关设定信号而进行重设。

第一逻辑门可以是逻辑和(或)门，用于对代码信号执行或运算。

解码器可将延迟元件的数量乘以迭代计数信号，并将对应于代码信号的值与乘法结果相加，以输出测量延迟值。

代码产生单元可包括边沿检测器(edge detector)，用于响应于基准信号的边沿而输出用于重设计数器的重设信号、响应于测量信号的边沿而将计数停止信号输出到计数器、以及输出对应于延迟信号的边沿数量的代码信号。

计数器可响应于计数停止信号而将迭代计数信号输出到解码器并响应于重设信号而被重设。

响应于计数停止信号，计数器可将迭代计数信号输出到解码器并被重设。

解码器可将延迟元件数量乘以迭代计数信号，并将通过对代码信号进行解码所获的值与乘法结果相加，以输出测量延迟值。

开关可以是第二与门，用于对基准信号、反馈信号及计数停止信号执行与运算，以输出该输入信号。

本发明的另一方面提供一种延迟时间测量电路，包括：延迟链单元，其选择用于指示延迟时间测量的开始的基准信号或者反馈信号，以接收所选择的信号作为输入信号，且具有串联连接的多个延迟元件以对输入信号进行延迟，所述延迟链单元将经延迟的输入信号反相、并输出反相信号作为反馈信号；以及边沿计数器，用于响应于基准信号的边沿而对输入信号及由延迟元件所施加之延迟信号的边沿进行计数、以及响应于测量信号的边沿而输出测量延迟值，此测量延迟值对应于此输入信号及延迟信号的被计数的边沿的数量。

延迟链单元可包括：开关，用于选择基准信号或反馈信号以输出所选信号作为输入信号；延迟链，具有串联连接的延迟元件，并接收输入信号及对输入信号进行延迟，以输出延迟信号；以及反相器，用于对从延迟链的最末延迟元件输出的延迟信号进行反相，以输出所述反馈信号。

本发明又一方面提供一种延迟时间测量方法，包括：响应于基准信号或反馈信号而产生多个延迟信号；以及判断测量信号是否得到确定(ascertained)；当测量信号未得到确定时，使延迟信号中的最末延迟信号反相以输出反馈信号，以及将反馈信号反馈至产生延迟信号的步骤；以及当测量信号得到确定时，对所产生的延迟信号的边沿计数，直到施加测量信号为止，并利用延迟信号的被计数的边沿的数量以及输出反馈信号的操作次数而产生测量延迟值。

产生延迟信号以及判断测量信号是否被施加的步骤可包括：当基准信号被施加时，对产生反馈信号的操作次数进行重设；将基准信号或反馈信号延迟不同的时间，以输出延迟信号；对延迟信号的边沿进行计数；以及判断测量信号是否得到确定。

反馈该反馈信号可包括：当测量信号未得到确定时，使延迟信号中的最末延迟信号反相，以产生反馈信号；响应于反馈信号，增加迭代计数信号的值并输出迭代计数信号；响应于迭代计数信号而重设延迟信号的被计数的边沿的数量；以及将反馈信号反馈至产生延迟信号的步骤。

产生测量延迟值的步骤可包括：当测量信号得到确定时，响应于所产生延迟信号的边沿的数量而产生代码信号，直至测量信号得到确定为止；以及将迭代计数信号及代码信号解码，以输出测量延迟值。

有益效果

根据本发明的延迟时间测量电路及方法利用具有反馈结构的延迟链，因此可测量的延迟时间不受限制。因此，即使各个延迟元件的延迟时间被设定得较短，也可精确地测量较长的总延迟时间。此外，可减少构成延迟链的延迟元件的数量，以便可以以较小的布置区域实现延迟时间测量电路。

附图说明

图2是显示图1所示延迟时间测量电路的操作的时序图。

图3是利用延迟链的延迟时间测量电路的另一示例的电路图。

图4是根据本发明的示例性实施例的包括具有反馈结构的延迟链的延迟时间测量电路的电路图。

图5是显示图4所示延迟时间测量电路的操作的时序图。

图6是根据本发明另一示例性实施例的包括具有反馈结构的延迟链的延迟时间测量电路的电路图。

图7是显示图6所示延迟时间测量电路的延迟时间测量方法的流程图。以及

图8是根据本发明的再一示例性实施例的包括具有反馈结构的延迟链的延迟时间测量电路的电路图。

具体实施方式

下文将详细说明本发明的示例性实施例。然而，本发明并非仅限于下文所公开的示例性实施例，而是也可以实施为各种形式。为使本领域的普通技术人员能够实施及实践本发明，下文将说明各示例性实施例。

图3是利用延迟链的延迟时间测量电路的另一示例的电路图。图1所示延迟时间测量电路1被构造成用产生温度计码作为测量延迟时间，并具有读取信号产生器10及重设信号产生器20，以用于产生读取信号read及重设信号reset来控制温度计码产生器40。温度计码产生器40具有D触发器D-FF1至D-FF7以及与非门NAND1至NAND7，其编号与构成延迟链30的延迟元件D1至D7相同。图1的延迟时间测量电路1被构造用于并行地产生温度计码，以使二进制解码器50产生二进制码b_code。当然，温度计码也可串行或并行地传送至下一逻辑而不产生二进制码b_code。

在图3所示的延迟时间测量电路2中，温度计码产生器41具有一个复用器MUX及一个D触发器D-FFn。复用器MUX从延迟链30的多个延迟元件D1至Dn接收延迟信号delay1至delayn，并响应于选择信号sel而依次选择及输出延迟信号delay1至delayn。由延迟链30所施加的延迟信号delay1至delayn通过各个延迟元件D1至Dn得到延迟并依次被施加至复用器MUX，且复用器MUX选择并输出延迟信号delay1至delayn中的一个。D触发器D-FFn接收复用器MUX的输出信号作为时钟信号clk，响应于时钟信号clk而锁存测量信号sen，并输出输出信号ACK。响应于输出信号ACK，改变选择信号sel，以选择并输出延迟信号delay1至delayn中的另一个。选择信号sel通过传统的逐次逼近寄存器(Successive Approxiamtion Register；SAR)方案或顺序性+1/-1码转换方案被确定。由于这些方案在本领域是公知的，故不再赘述。因此，图3所示延迟时间测量电路2依次输出温度计码，且无需使用图1的读取信号产生器10及重设信号产生器20。因此，与图1的延迟时间测量电路1相比，图3的延迟时间测量电路2的构造极其简单。

图4的延迟时间测量电路100包括具有反馈结构的延迟链130、码产生单元140及解码器150。

延迟链130具有多个延迟元件D1至D8、开关SW、反相器Inv以及计数器CNT1。延迟元件D1至D8串联连接，且从串联连接的延迟元件D1至D8中的最末的延迟元件D8所输出的延迟信号delay8被反相器Inv反相并被施加至开关SW。当基准信号ref被施加至没有反相器的反馈结构的延迟链130并被反馈至延迟元件D1至D8时，延迟信号delay0至delay8始终具有相同状态，因而无法与测量信号sen相比较。因此，每当延迟信号delay8被反馈时，反相器Inv用于将延迟信号delay8反相，以改变延迟信号delay8的状态。开关SW在初始状态下，亦即当计数器CNT1的迭代(iterative)计数信号iter为“0”时，选择基准信号ref，而当迭代计数信号iter不为“0”时，选择反相延迟信号/delay8，并将所选信号作为延迟信号delay0施加至第一延迟元件D1。换言之，图4的延迟链130具有反馈结构，不同于图1的延迟链30。响应于反相延迟信号/delay8，计数器CNT1对延迟链130中对基准信号ref进行延迟的操作次数进行计数，并输出迭代计数信号iter。计数器CNT1响应于计数器重设信号resetct而被重设。当然，也可利用能使得每次迭代均使极性反转的任何逻辑电路，例如延迟元件D8的奇数个反相器级以及延迟元件D1至D7的偶数个反相器级。

代码产生单元140具有多个异或门XOR0至XOR7、多个与门CP0至CP7、以及或(OR)门OR8。在异或门XOR0至XOR7中，异或门XOR0对从开关SW所施加的基准信号ref或由反相器Inv施加作为延迟信号delay0的反相延迟信号/delay8、以及从计数器CNT1所输出的迭代计数信号iter的一位f1b执行异或运算，从而输出比较延迟信号del0。其他异或门XOR1至XOR7接收从延迟元件D1至D7所输出的延迟信号delay1至delay7以及从计数器CNT1所输出的迭代计数信号iter的一位f1b，并对其执行异或运算，从而输出比较延迟信号del1至del7。此处，迭代计数信号iter的一位f1b用于判断迭代计数信号iter是奇数还是偶数，并可以是迭代计数信号iter的最末位。因反相器Inv施加反相延迟信号/delay8至延迟链130中的开关SW，故当迭代计数信号iter具有初始值0时，被重复奇数次的延迟信号delay0至delay7具有与基准信号ref相反的相位。因此，异或门XOR0至XOR7利用迭代计数信号iter的最末位f1b判断迭代计数信号iter是奇数还是偶数。当迭代计数信号iter为偶数时，异或门XOR0至XOR7将延迟信号delay0至delay7原样输出作为比较延迟信号del0至del7，而当迭代计数信号iter为奇数时，则使延迟信号delay0至delay7反相，以输出反相延迟信号/delay0至/delay7作为比较延迟信号del0至del7。与门CP0至CP7对测量信号sen与各个比较延迟信号del0至del7执行与运算，从而输出多个代码信号C0至C7。或门OR8对代码信号C0至C7执行或运算，从而输出计数器重设信号resetct。当代码信号C0至C7之一变为高电平时，计数器重设信号resetct被设置，且代码信号C0至C7及迭代计数信号iter被储存于解码器150中。解码器150对所储存的代码信号C0至C7及迭代计数信号iter解码，从而输出测量延迟值D_data。此处，测量延迟值D_data以用户所设定的形式被输出。图4显示利用或门OR8输出计数器重设信号resetact，但也可响应于测量信号sen而根据代码信号C0至C7的电平利用另一逻辑门。与门CP0至CP7可由图1所示的D触发器构建而成。

图5是显示图4所示延迟时间测量电路的操作的时序图。

在图5中，将测量信号划分成第一测量信号sen1及第二测量信号sen2，以描述二种情形。

现在将参照图5来说明图4的延迟时间测量电路100的操作。当施加基准信号ref时，开关SW将基准信号ref作为延迟信号delay0施加至延迟元件D1至D7。基准信号ref被输出作为延迟信号delay0，且第一延迟元件D1接收延迟信号delay0并将其延迟，以输出延迟信号delay1。其他延迟元件D2至D8分别接收从前一延迟元件D1至D7输出的延迟信号delay1至delay7并将其延迟，从而输出延迟信号delay2至delay8。

异或门XOR0至XOR7对从计数器CNT1输出的迭代计数信号iter的最末位f1b与各个延迟信号delay0至delay7执行异或运算，从而输出比较延迟信号del0至del7。假定迭代计数信号iter是以二进制码的形式输出，其初始值为“0000”，且因此最末位f1b为“0”。因此，延迟信号delay0至delay7被输出作为比较延迟信号del0至del7。

与门CP0至CP7接收第一测量信号sen1及比较延迟信号del0至del7，并在第一测量信号sen1及比较延迟信号del0至del7均为高电平时，输出代码信号C0-1至C7-1。然而，在图5中，第一测量信号sen1保持处于低电平，且因而所有代码信号C0-1至C7-1均以低电平输出。因所有代码信号C0-1至C7-1均具有低电平，因此或门OR8输出低电平的计数器重设信号resetct。

计数器重设信号resetct具有低电平，因而解码器150不对代码信号C0-1至C7-1解码。

响应于计数器重设信号resetct具有低电平，计数器CNT1对延迟信号delay8的上升沿或下降沿进行检测并计数，从而输出迭代计数信号iter“0001”。

因迭代计数信号iter不为“0000”，因此开关SW输出反相延迟信号/delay8作为延迟信号delay0，且第一延迟元件D1接收延迟信号delay0并将其延迟，以输出延迟信号delay1。其他延迟元件D2至D8接收从各自前一延迟元件D1至D7输出的延迟信号delay1至delay7并将其延迟，从而输出延迟信号delay2至delay8。

从计数器CNT1输出的迭代计数信号iter为“0001”，因而最末位f1b为“1”。因此，异或门XOR0至XOR7将延迟信号delay0至delay7反相，以输出反相延迟信号作为比较延迟信号del0至del7。

因当比较延迟信号del3处于高电平时第一测量信号sen1处于高电平，所以与门CP0至CP7输出高电平的代码信号C0-1至C3-1及低电平的代码信号C4-1至C7-1。或门OR8响应于代码信号C0-1至C3-1具有高电平而输出高电平的计数器重设信号resetct。计数器CNT1响应于计数器重设信号resetct具有高电平而被重设。

当施加具有高电平的计数器重设信号resetct时，解码器150将从计数器CNT1施加的迭代计数信号iter以及代码信号C0-1至C7-1解码，以输出测量延迟值D_data。

[表1]

C0

C1

C2

C3

C4

C5

C6

C7

测量码值

1	0	0	0	0	0	0	0
1	0	0	0	0	0	0	0	1	1	0	0	0	0	0	0	1
1	1	1	0	0	0	0	2	1	1	0	0	0	0	0	0	1
1	1	1	0	0	0	0	2	1	1	1	1	0	0	0	0	3
1	1	1	1	1	0	0	4	1	1	1	1	0	0	0	0	3
1	1	1	1	1	0	0	4	1	1	1	1	1	1	0	0	5
1	1	1	1	1	1	1	6	1	1	1	1	1	1	0	0	5
1	1	1	1	1	1	1	6	1	1	1	1	1	1	1	1	7

表1显示与解码器150响应于代码信号C0-1至C7-1所产生的测量延迟值D_data的部分相对应的测量码值。测量延迟值D_data通过“迭代计数信号iter×延迟元件D1至D8的数量+测量码值”被计算。在图5中，响应于第一测量信号sen1所产生的测量码值是3。因此，对于第一测量信号sen1，值11(1×8+3)被输出作为测量延迟值D_data。第一测量信号sen1相对于基准信号ref的延迟时间等于“测量延迟值D_data×延迟元件的延迟时间”。因此，当延迟元件D1至D8的延迟时间为10纳秒时，第一测量信号sen1的延迟时间为110纳秒。

当第二测量信号sen2被施加至延迟时间测量电路100时，在第一次执行反馈操作之前所执行的过程与第一测量信号sen1情形中的过程相同。当反相延迟信号/delay8作为第一反馈被施加至开关SW时，其被输出作为延迟信号delay0。然后，第一延迟元件D1接收延迟信号delay0并将其延迟，从而输出延迟信号delay1。其他延迟元件D2至D8分别接收从前一延迟元件D1至D7输出的延迟信号delay1至delay7并将其延迟，从而输出延迟信号delay2至delay8。

从计数器CNT1输出的迭代计数信号iter为“0001”，且最末位f1b为“1”。因此，异或门XOR0至XOR7将延迟信号delay0至delay7反相，以输出反相延迟信号作为比较延迟信号del0至del7。

第二测量信号sen2保持处于低电平，因此与门CP0至CP7输出处于低电平的所有代码信号C0-2至C72。因所有代码信号C0-2至C7-2均处于低电平，所以或门OR8输出低电平的计数器重设信号resetct。

因计数器重设信号resetct处于低电平，所以解码器150不对代码信号C0-2至C7-2进行解码。

响应于计数器重设信号resetct具有低电平，计数器CNT1对延迟信号delay8的上升沿或下降沿进行检测并计数，从而输出迭代计数信号iter“0010”。

因开关SW与反相器Inv相连，所以反相信号/delay8被输出作为延迟信号delay0，且第一延迟元件D1接收延迟信号delay0并将其延迟，以输出延迟信号delay1。其他延迟元件D2至D8接收从各自前一延迟元件D1至D7输出的延迟信号delay1至延迟信号delay7并将其延迟，从而输出延迟信号delay2至delay8。

从计数器CNT1输出的迭代计数信号iter是“0010”，且因而最末位f1b为“0”。因此，异或门XOR0至XOR7输出延迟信号delay0至delay7作为比较延迟信号del0至del7。

因当施加高电平的比较延迟信号del2时，第二测量信号sen2处于高电平，所以与门CP0至CP7输出高电平的代码信号C0-2至C2-2及低电平的代码信号C3-2至C7-2。随后，当施加高电平的比较延迟信号del3至del7时，第二测量信号sen2处于高电平。因此，代码信号C3-2至C7-2也依次以高电平被输出。响应于具有高电平的代码信号C02至C2-2，或门OR8输出高电平的计数器重设信号resetct，且计数器CNT1响应于计数器重设信号resetct具有高电平而被重设。

当施加具有高电平的计数器重设信号resetct时，解码器150对从计数器CNT1施加的迭代计数信号iter以及代码信号C0-2至C7-2进行解码，以输出测量延迟值D_data。值18(2×8+2)被输出作为相对于第二测量信号sen2的测量延迟值D_data。因此，当延迟元件D1至D8的延迟时间为10纳秒时，第二测量信号sen2的延迟时间为180纳秒。

图1所示延迟时间测量电路1所测量的延迟时间受限于延迟元件的数量，如图2所示。相反，图4所示的延迟时间测量电路100包括具有反馈结构的延迟链130，因而延迟时间测量电路100所能测量的延迟时间不受限制。因此，即使各个延迟元件的延迟时间被设定得较短，也可精确地测量较长的总延迟时间。理论上，仅利用两个延迟元件便可测量任何长度的延迟时间。然而，反相器Inv或延迟链130的线的长度会实质造成微小的延迟时间，且当反馈次数增加时可造成测量延迟时间的误差。使反相器Inv延迟最小化的示例是使延迟元件D1至D7与延迟元件D8的延迟时间差为一个反相器延迟。如果延迟元件由多个反相器逻辑Inv构成，则补偿反相器Inv的延迟时间会变容易。因此，优选地，在设计延迟时间测量电路100时，考虑预期最大延迟时间而调整延迟链130中所包括延迟元件的数量。

图6所示延迟时间测量电路200包括延迟链230、边沿检测器240及解码器250。延迟链230具有多个延迟元件D1至D8、开关ASW、反相器Inv及计数器CNT2，这类似于图4。延迟元件D1至D8串联连接，且从串联连接的延迟时间D1至D8中的最末延迟元件D8输出的延迟信号delay8通过反相器Inv反相并被施加至开关ASW。换言之，图6的延迟链230也具有如图4所示的反馈结构。开关ASW是由3-输入端与门(3-input AND gate)实现的，并响应于基准信号ref、反相延迟信号/delay8及从边沿检测器240输出的计数停止信号stop而输出延迟信号delay0。开关ASW由图6中的与门形成，但也可由如图4所示的开关SW形成。响应于从延迟元件D1至D8中的最末延迟元件D8输出的延迟信号delay8，计数器CNT2对延迟链230中对基准信号ref的延迟操作次数进行计数，并输出迭代计数信号iter。计数器CNT2响应于计数器重设信号reset而被重设。

边沿检测器240接收基准信号、测量信号sen以及延迟信号delay0至delay7，响应于各个接收的信号的上升沿或下降沿，而输出计数器重设信号reset及计数停止信号stop至计数器CNT2，并输出代码信号Code至解码器250。

当检测到基准信号的边沿时，边沿检测器240输出计数器重设信号reset。边沿检测器240检测延迟信号delay0至delay7的边沿并对其进行计数，且响应于从计数器CNT2施加的迭代计数信号iter而被重设。当检测到测量信号sen的边沿时，边沿检测器240输出计数停止信号stop及对应于所计数的延迟信号delay0至delay7的代码信号Code。

解码器250解码从边沿检测器240施加的代码信号Code以及从计数器CNT2施加的迭代计数信号iter，从而输出测量延迟值D_data。如参照图4所述，测量延迟值D_data可以以用户所设定的形式输出。

在图4中，代码产生单元140感测延迟信号delay0至delay7的状态以输出代码信号C0至C7，因此必须考虑反馈次数是奇数还是偶数。然而，图6的延迟时间测量电路200检测基准信号ref、测量信号sen及延迟信号delay0至delay7的边沿，以计算测量延迟值D_data，因此无需考虑延迟链230的反馈次数。因此，在图6的延迟时间测量电路200中无需使用图4的代码产生单元140中所包括的异或门XOR0至XOR7。

当计数器CNT2被配置成响应于计数停止信号stop进行重设时，边沿检测器240无需输出计数器重设信号reset至计数器CNT2。

至此，已参照其中将基准信号ref及测量信号sen从低电平切换至高电平的情形阐述了本发明，但本发明也可适用于其中将信号从高电平切换至低电平的情形。此外，根据各个信号的设定电平，图4或6中所示的逻辑门(例如与门ASW、异或门XOR0至XOR7以及或门OR8)可由其他逻辑门取代。此外，可改变包括在延迟链130及230中的延迟元件的数量。

图7是显示图6所示延迟时间测量电路200的延迟时间测量方法的流程图。下文将参照图6阐述图7的延迟时间测量方法。首先，当施加基准信号ref至延迟链230的开关ASW时，开始测量延迟时间(步骤11)。此处，当检测到基准信号ref的边沿时，边沿检测器240输出计数器重设信号reset，从而重设计数器CNT2(步骤12)。串联连接的延迟链230的延迟元件D1至D8依次对从开关ASW施加的延迟信号delay0进行延迟，从而产生多个延迟信号delay1至delay8(步骤13)。边沿检测器240对延迟信号delay0至delay7的边沿进行计数(步骤14)。

当正施加延迟信号dealy0至delay8时，边沿检测器240判断是否已施加测量信号sen(步骤15)。当未施加测量信号sen时，边沿检测器240不输出计数停止信号stop。延迟链230使延迟信号delay0至delay8中的最末延迟信号delay8反相(步骤16)并将最末延迟信号delay8传送至计数器CNT2。响应于反相延迟信号/delay8，计数器CNT2将迭代计数信号iter增加1(步骤17)。响应于迭代计数信号iter，边沿检测器240重设延迟信号delay0至delay7的被计数的边沿的数量(步骤18)。然后，延迟链230反馈反相延迟信号/delay8(步骤19)，并再次产生多个延迟信号delay0至delay8(步骤13)。

当在正施加延迟信号delay0至delay7的同时施加测量信号sen时，边沿检测器240输出对应于被计数的延迟信号delay0至delay7的边沿数量的代码信号Code，直至施加测量信号为止(步骤20)。此外，边沿检测器240响应于测量信号sen而输出计数停止信号stop至计数器CNT2。而且，解码器250对从计数器CNT2施加的迭代计数信号iter及代码信号Code进行解码，从而输出测量延迟值D_data(步骤21)。

图8是根据本发明的再一示例性实施例的包括具有反馈结构的延迟链的延迟时间测量电路的电路图。不同于图4及6的延迟链130及230，图8的延迟链330不具有计数器。

响应于基准信号ref的上升沿或下降沿，边沿计数器340检测多个延迟信号delay0至delay7的边沿，并开始对延迟信号delay0至delay7的边沿进行计数。而且，当检测到测量信号的边沿时，边沿计数器340输出延迟信号delay0至delay7的被计数的边沿的数量作为测量延迟值D_data。

图8的延迟时间测量电路300如图6的延迟时间测量电路200一样，检测延迟信号delay0至delay7的边沿，因而无论反馈次数是奇数还是偶数均可运行。然而，不同于图6的延迟时间测量电路200，在图8的延迟时间测量电路300中，边沿计数器340可输出测量延迟值D_data。因此，延迟时间测量电路300不需要计数器或解码器。

根据本发明示例性实施例的延迟时间测量电路及方法可用于各种电子装置中，且特别是在引用发明中用作各种传感器或模拟-数字转换器(Analog-to-Digital Converter；ADC)。

虽然本发明已参照其特点示例性实施例公开了本发明，然其并非用于限定本发明，本领域的技术人员应该理解，在不脱离由权利要求限定的本发明的精神和范围内，可进行形式和细节上的各种改变。

Claims

1.一种延迟时间测量电路，包括：

延迟链单元，用于选择反馈信号或指示延迟时间测量的开始的基准信号，以接收所述选择的信号作为输入信号，并具有串联连接的多个延迟元件以对所述输入信号进行延迟，所述延迟链单元使所述经延迟的输入信号反相、输出所述反相信号作为所述反馈信号、以及对所述反相信号的反馈重复次数进行计数以输出迭代计数信号；

代码产生单元，用于对测量信号与所述输入信号以及由除最末延迟元件之外的延迟元件所施加的多个延迟信号的每个进行比较，以测量所述测量信号相对于所述基准信号的延迟时间，以产生代码信号；以及

解码器，用于对所述代码信号及所述迭代计数信号进行解码，以输出测量延迟值。

2.如权利要求1所述的延迟时间测量电路，其中，所述延迟链单元包括：

开关，用于选择所述基准信号或所述反馈信号并输出所述选择的信号作为所述输入信号；

延迟链，具有串联连接的所述延迟元件，且接收所述输入信号并将其延迟，以输出所述延迟信号；

反相器，用于使从所述延迟链之最末延迟元件输出之延迟信号反相，以输出所述反馈信号；以及

计数器，用于响应于所述反馈信号而输出所述迭代计数信号。

3.如权利要求2所述的延迟时间测量电路，其中，所述开关响应于所述迭代计数信号而选择所述基准信号或所述反馈信号，并输出所述输入信号。

4.如权利要求2所述的延迟时间测量电路，其中，所述代码产生单元包括：

比较延迟信号产生器，用于在所述迭代计数信号为偶数时，产生所述输入信号及所述延迟信号作为多个比较延迟信号，并在所述迭代计数信号为奇数时，使所述输入信号及所述延迟信号反相，以输出所述反相信号作为所述比较延迟信号；

多个比较器，用于将所述各个比较延迟信号与所述测量信号相比较，以产生所述代码信号；以及

第一逻辑门，用于响应于所述代码信号而输出计数器重设信号，以用于控制所述计数器。

5.如权利要求4所述的延迟时间测量电路，其中，所述计数器响应于所述计数器重设信号而被重设。

6.如权利要求4所述的延迟时间测量电路，其中，所述比较延迟信号产生器包括：

多个异或门，用于对所述迭代计数信号的一个最低位与所述输入信号和所述比较延迟信号的每个执行异或运算。

7.如权利要求4所述的延迟时间测量电路，其中，所述比较器是多个第一与门，用于对所述各个比较延迟信号与所述测量信号执行与运算。

8.如权利要求4所述的延迟时间测量电路，其中，所述比较器是D触发器，用于响应于所述比较延迟信号而锁存及输出所述测量信号，并响应于所述开关设定信号而被重设。

9.如权利要求4所述的延迟时间测量电路，其中，所述第一逻辑门是或门，用于对所述代码信号执行或运算。

10.如权利要求4所述的延迟时间测量电路，其中，所述解码器将所述延迟元件的数量乘以所述迭代计数信号，并将对应于所述代码信号的值增加至所述乘法结果，以输出所述测量延迟值。

11.如权利要求2所述的延迟时间测量电路，其中，所述码产生单元包括：

边沿检测器，用于响应于所述基准信号的边沿而输出用于重设所述计数器的重设信号、响应于所述测量信号的边沿而将计数停止信号输出到所述计数器、输出对应于所述延迟信号的边沿数量的所述代码信号，以及响应于所述迭代计数信号而被重设。

12.如权利要求11所述的延迟时间测量电路，其中，所述计数器响应于所述计数停止信号将所述迭代计数信号输出到所述解码器，并响应于所述重设信号而被重设。

13.如权利要求11所述的延迟时间测量电路，其中，所述计数器响应于所述计数停止信号将所述迭代计数信号输出到所述解码器，并被重设。

14.如权利要求11所述的延迟时间测量电路，其中，所述解码器将所述延迟元件的数量乘以所述迭代计数信号，并将通过对所述代码信号进行解码所获的值增加至所述乘法结果，以输出所述测量延迟值。

15.如权利要求11所述的延迟时间测量电路，其中，所述开关是第二与门，用于对所述基准信号、所述反馈信号及所述计数停止信号执行与运算，以输出所述输入信号。

16.一种延迟时间测量电路，包括：

延迟链单元，用于选择反馈信号或者指示延迟时间测量的开始的基准信号，以接收所述选择的信号作为输入信号，且具有串联连接的多个延迟元件以对所述输入信号进行延迟，所述延迟链单元将所述经延迟的输入信号反相、并输出所述反相信号作为所述反馈信号；以及

边沿计数器，用于响应于所述基准信号的边沿而对所述输入信号及由所述延迟元件所施加的延迟信号的边沿进行计数，以及响应于测量信号的边沿而输出测量延迟值，所述测量延迟值对应于所述输入信号及所述延迟信号的所述被计数的边沿的数量。

17.如权利要求16所述的延迟时间测量电路，其中，所述延迟链单元包括：

开关，用于选择所述基准信号或所述反馈信号，以输出所述选择的信号作为所述输入信号；

延迟链，具有串联连接的所述延迟元件，并接收所述输入信号及对所述输入信号进行延迟，以输出所述延迟信号；以及

反相器，用于对从所述延迟链的最末延迟元件输出的延迟信号进行反相，以输出所述反馈信号。

18.一种延迟时间测量方法，包括：

响应于基准信号或反馈信号而产生多个延迟信号，以及判断测量信号是否被确定；

当所述测量信号未被确定时，使所述延迟信号中的最末延迟信号反相以输出所述反馈信号，将所述反馈信号反馈至所述产生延迟信号的步骤；以及

当所述测量信号被确定时，对产生的延迟信号的边沿计数，直到施加所述测量信号为止，并利用所述延迟信号的所述被计数的边沿的数量以及输出所述反馈信号的操作次数而产生测量延迟值。

19.如权利要求18所述的延迟时间测量方法，其中，产生所述延迟信号以及判断所述测量信号是否被施加的步骤包括：

当所述基准信号被施加时，对产生所述反馈信号的操作次数进行重设；

将所述基准信号或所述反馈信号延迟不同的时间，以输出所述延迟信号；

对所述延迟信号的边沿进行计数；以及

判断所述测量信号是否被确定。

20.如权利要求19所述的延迟时间测量方法，其中，反馈所述反馈信号的步骤包括：

当所述测量信号未被确定时，使所述延迟信号中的最末延迟信号反相，以产生所述反馈信号；

响应于所述反馈信号，增加迭代计数信号的值并输出所述迭代计数信号；

响应于所述迭代计数信号而重设所述延迟信号的所述被计数的边沿的数量；以及

将所述反馈信号反馈至所述产生所述延迟信号的步骤。

21.如权利要求20所述的延迟时间测量方法，其中，产生所述测量延迟值的步骤包括：

当所述测量信号被确定时，响应于所述产生的延迟信号的边沿的数量而产生代码信号，直至所述测量信号被确定为止；以及

将所述迭代计数信号及所述码信号解码，以输出所述测量延迟值。