JPH06224645A - 位相差検出器 - Google Patents

Abstract

(57)【要約】 【目的】 クロックパルス列を高速化することなく、分
解能が高く、測定精度が高い位相差検出器を提供する。 【構成】 クロックパルス列発生器１と、基準信号と検
出信号のいずれか一方の信号がしきい値を越えてから他
方の信号がしきい値を越えるまでの時間を検出して位相
差信号を出力する位相差信号生成器２と、前記位相差信
号が出力されている間に入力されたクロックパルス列の
パルス数を計数する計数器を有し、互いに同位相ずれた
クロックパルス列Ｐ１、Ｐ２中のパルス数を計数する計
数器３ａ、３ｂと、前記計数器が計数したパルス数の和
を算出する演算手段４とを具備することを特徴とする位
相差検出器。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二以上の信号の位相差
を検出する位相差検出器に関する。

【０００２】

【従来の技術】一般に、光波距離計は発光器から射出さ
れた光が測定対称物で反射され、該反射光と基準信号と
の位相差を検出することで、光波距離計と測定対称物と
の距離を算出する構造となっている。この様な光波距離
計に用いられる位相差検出器には、２つの信号の位相差
を時間差として測定する方法ではなく、クロックパルス
列のパルス数をカウントすることでデジタル的に算出す
る方法が用いられてきた。即ち、従来の位相差検出器
は、受信信号がしきい値を越えてから基準信号がしきい
値を越えるまでの間に入力された単一のクロックパルス
列のパルス数をカウントすることで、基準信号と受信信
号との位相の差を検出していた。

【０００３】

【発明が解決しようとする課題】単一のクロックパルス
列を用いる位相差検出器では、分解能を上げて測定精度
を向上させるためには、クロックパルス列を高速化する
ことが必要となる。しかしながら、一般の計数器に用い
られているＣＭＯＳ回路では応答速度に限界があり、ク
ロックパルス列の高速化は困難である。そのため、分解
能の向上、測定精度の向上には限界があった。

【０００４】本発明は上記従来技術の問題点に鑑みて創
作されたもので、その目的はクロックパルス列を高速化
することなく、分解能が高く、測定精度が高い位相差検
出器を提供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、クロックパルス列発生器と、基準信号と
検出信号のいずれか一方の信号がしきい値を越えてから
他方の信号がしきい値を越えるまでの時間を検出して位
相差信号を出力する位相差信号生成器と、前記位相差信
号が出力されている間に入力されたクロックパルス列中
のパルス数を計数する計数器を有する位相差検出器にお
いて、前記クロックパルス列は互いに同位相ずれた二以
上のものであって、該二以上のクロックパルス列中の各
々のパルス数を計数する二以上の計数器と、前記計数器
が計数したパルス数の和を算出する演算手段とを具備す
ることを特徴とする。

【０００６】

【作用】本発明の営む作用を図面と共に説明する。

【０００７】図２で、ＳＩＧ１は、基準信号又は検出信
号のいずれか一方の信号であり、ＳＩＧ２が他方の信号
である。ＳＩＧ３は、位相差信号生成器が出力した位相
差信号であり、ＳＩＧ１がしきい値電圧を越えてからＳ
ＩＧ２がしきい値電圧を越えるまでの時間、その間の信
号レベルがＨｉｇｈになる。

【０００８】Ｐ１とＰ２はクロックパルス列であり、互
いに位相が１８０度ずれている。

【０００９】ＳＩＧ３がＨｉｇｈの間では、Ｐ１のパル
ス数はポジティブエッジで検出すれば、ａ１とａ２とａ
３の３であり、Ｐ２のパルス数はａ４とａ５とａ６の３
であり、２つの計数器がそれぞれＰ１のパルス数とＰ２
のパルス数を計数する。

【００１０】パルス数の和を算出する演算手段は、前記
Ｐ１とＰ２のパルス数の和である６を算出する。

【００１１】この様に、本発明の構成によれば、単一の
クロックパルス列を用いた場合のパルス数に比べて、用
いたクロックパルス列の数だけ分解能を向上させること
ができる。

【００１２】即ち、用いたクロックパルス列の数をｎと
すると、クロックパルス列の周波数をｎ倍にしたのと同
じ分解能を得ることができる。

【００１３】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。

【００１４】図１を参照して、１はクロックパルス列発
生器であり、互いに１８０度位相のずれた二つのクロッ
クパルス列Ｐ１とＰ２を出力する。

【００１５】２は位相差信号生成器であり、ＳＩＧ１と
ＳＩＧ２のいずれか一方がしきい値を越えてから他方が
しきい値を越えるまでの間の時間を検出し、位相差信号
ＳＩＧ３を出力する。

【００１６】３ａ、３ｂは計数器であり、ＳＩＧ３がＨ
ｉｇｈになっている間に入力されたクロックパルス列Ｐ
１とＰ２のパルス数をそれぞれ計数し、その値を演算手
段４に出力する。

【００１７】演算手段４は例えばＣＰＵで構成され、前
記３ａと３ｂの出力を合計する。

【００１８】本実施例ではＰ１とＰ２の二つのクロック
パルス列を用いたが、３以上のクロックパルス列を用い
ることも可能であり、図３に三つのクロックパルス列を
用いた場合のタイミングチャートを示す。Ｐ３、Ｐ４、
Ｐ５のパルス数をポジティブエッジで検出すれば、パル
ス数の合計は８となり、２つのパルス列を用いた場合と
比べても更に分解能が向上する。従って、用いたクロッ
クパルス列の数を増すに従って測定精度を向上させるこ
とができることとなる。

【００１９】なお、Ｐ３、Ｐ４、Ｐ５は互いに１２０°
位相がずれているが、一般に、クロックパルス列の数を
ｎとすると、それらの位相は互いに（３６０°／ｎ）だ
けずれている必要がある。

【００２０】又、ｃは演算手段４の演算結果を出力する
端末であり、ＣＲＴ等に接続される。

【００２１】この様に、本発明は位相差を検出すること
が必要な、例えば光波距離計等に用いられるが、それに
限定されるものでないことは言うまでもない。

【００２２】

【発明の効果】上述した如く、本発明によれば、クロッ
クパルス列の速度を上げることなく分解能を向上させ測
定精度を上げることができる。即ち、用いたクロックパ
ルス列の数をｎとすると、クロックパルス列の速度をｎ
倍にしたのと同じ分解能を得ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施例のブロック図である。

【図２】 本発明の一実施例のタイミングチャートであ
る。

【図３】 三つのクロックパルス列を用いたときのタイ
ミングチャートである。

【符号の説明】

１ クロックパルス列発生器 ２ 位相差生成
器 ３ａ・３ｂ 計数器 ４ 演
算手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 クロックパルス列発生器と、基準信号と
   検出信号のいずれか一方の信号がしきい値を越えてから
   他方の信号がしきい値を越えるまでの時間を検出して位
   相差信号を出力する位相差信号生成器と、前記位相差信
   号が出力されている間に入力されたクロックパルス列中
   のパルス数を計数する計数器を有する位相差検出器にお
   いて、 前記クロックパルス列は互いに同位相ずれた二以上のも
   のであって、該二以上のクロックパルス列中の各々のパ
   ルス数を計数する二以上の計数器と、前記計数器が計数
   したパルス数の和を算出する演算手段とを具備すること
   を特徴とする位相差検出器。