CN101652841A - 干蚀刻方法 - Google Patents
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Abstract
本发明提供一种既可防止绝缘层产生缺口又可进行高精度的细微加工的干蚀刻方法。该干蚀刻方法为：准备基板，其中，在由硅氧化物构成的绝缘层(23)上形成有半导体层(21)；在半导体层上形成通孔；对绝缘层中从通孔(25)露出的区域进行蚀刻，在绝缘层上形成凹处(26)，同时在通孔和凹处的侧壁上形成树脂膜(27)。通过在凹处的侧壁上形成树脂膜，可保护凹处的侧壁不受等离子体中的离子的碰撞作用，防止凹处侧壁产生缺口；通过在通孔的侧壁上形成树脂膜，可保护通孔的侧壁不受等离子体中的离子的碰撞作用，防止通孔的孔形状发生变化。
Description
技术领域
本发明涉及一种基板的干蚀刻方法，该基板的绝缘层上设置有半导体层。
背景技术
近年来，SOI(Silicon On Insulator)基板广泛运用在半导体存储元件和MEMS(Micro-Electro-Mechanical System)的制造中。该SOI基板具有这样的结构，即，由硅氧化膜构成的绝缘层被夹在硅基板之间。对位于上侧的硅基板和位于中间的绝缘层通过干蚀刻(等离子蚀刻)法加工，以形成规定形状的孔(接触孔)和槽(沟槽)、或者活动元件的活动空间(例如，参照下述专利文献1)。
图8中A～C示意性地表示了加工SOI基板的一个例子。SOI基板101包括：由硅基板构成并位于上侧的第一半导体层11；由硅基板构成并位于下侧的第二半导体层12；由硅氧化膜(SiO2)构成并位于第一半导体层11和第二半导体层12之间的绝缘层13。如图8中A所示，在第一半导体层11的表面上，设置有图案层14，该图案层14由加工成规定形状图案的硅氧化膜(SiO2)等构成，通过以该图案层14作为掩膜而对第一半导体层11进行干蚀刻，形成贯穿第一半导体层11的通孔15。
接下来，如图8中B、C所示，在绝缘层13的经由通孔15露出的区域上形成凹处16。在形成凹处16时，以具有通孔15的第一半导体层11作为掩膜，对绝缘层13进行干蚀刻。在形成通孔15和凹处16时，例如，将Ar和SF6的混合气体用作蚀刻气体。
专利文献1：日本发明专利公开公报特开2003-203967号
专利文献2：日本发明专利公开公报特开平11-219938号
然而，就上述现有技术的干蚀刻方法而言，有时会在通孔15的下部形成缺口(底切部)17(图8中B)。产生缺口17的主要原因在于，通孔15底部的电荷积累(チヤ一ジアツプ)。即，由于蚀刻时外加在基板上的偏压的作用，使等离子体中的电子滞留在通孔15的底部，从而，该处会吸引等离子体中的阳离子，当对绝缘层13进行等向性蚀刻时，则会产生缺口17。
当产生有缺口17时，在绝缘层13上形成的凹处16的形成宽度(或直径)会大于贯穿孔15的形成宽度(或直径)。因此，例如，当在通孔15和凹处16的侧壁上形成导电镀膜而形成层间布线(接触孔)时，存在如下这样的问题，即，容易因在缺口17的形成部位出现的电镀不良而导致线路出现断路。
此外，就现有技术的干蚀刻方法而言，在对绝缘层13进行蚀刻时，等离子体中的离子相互碰撞的情况不仅会在绝缘层13的从通孔15露出的表面区域发生，还会在通孔15的侧壁发生，因此，还存在如下这样的问题：随着凹处16的形成，通孔15的形成宽度(或直径)会发生变化，从而不能进行高精度的细微加工。
为了防止因通孔底部的电荷积累而产生缺口的现象发生，公知有一种对外加在基板上的偏压进行脉冲调制的方法(例如，参照上述专利文献2)。然而，该结构中，需要脉冲发生器等外围设备的设置成本。此外，由于缺口的大小也会随通孔的深度或形成宽度(直径)等而发生变化，因此，存在控制起来比较复杂这样的问题。
发明内容
本发明有鉴于上述问题而作出，目的在于提供一种干蚀刻方法，采用本发明，既可防止绝缘层上产生缺口，又可进行高精度的细微加工。
本发明一实施方式的干蚀刻方法包括：准备基板，该基板中，在由硅氧化物构成的绝缘层之上，形成有半导体层。
此外，在所述半导体层上形成通孔。通过对所述绝缘层中、经由所述通孔露出的区域进行蚀刻，在所述绝缘层上形成凹处，与此同时，在所述通孔和所述凹处的侧壁上形成树脂膜。
附图说明
图1是用于说明本发明一实施方式的干蚀刻方法的要部的工序剖视图。
图2是本发明一实施方式中所用的干蚀刻装置的结构示意图。
图3是表示绝缘层的蚀刻气体中的气体组分与树脂膜的成膜率之间的关系的图。
图4是表示在对绝缘层进行蚀刻时室内气压与树脂膜的成膜率之间的关系的图。
图5是表示在对绝缘层进行蚀刻时基板温度与树脂膜的成膜率之间的关系的图。
图6是用于说明本发明其他实施方式的干蚀刻方法的要部的工序剖视图。
图7是表示本发明所用基板的结构的例子的剖视示意图。
图8是用于说明现有技术的干蚀刻方法的要部的工序剖视图。
〔附图标记说明〕
20：基板，21：第一半导体层，22：第二半导体层，23：绝缘层，24：掩膜图案层，25：通孔，26：凹处，27：树脂膜，28：接触孔，29：金属层，30：干蚀刻装置。
具体实施方式
下面，参照图1～图6对本发明的第一实施方式进行说明。
本发明一实施方式的干蚀刻方法包括：准备基板，该基板中，在由硅氧化物构成的绝缘层之上，形成有半导体层。
在所述半导体层上形成通孔。通过对所述绝缘层中、经由所述通孔露出的区域进行蚀刻，在所述绝缘层上形成凹处，与此同时，在所述通孔和所述凹处的侧壁上形成树脂膜。
所述干蚀刻方法中，在所述绝缘层上形成所述凹处，并在所述通孔和所述凹处的侧壁形成所述树脂膜。通过在所述凹处的侧壁上形成所述树脂膜，可保护所述凹处的侧壁不受等离子体中的离子的碰撞作用，防止在该凹处的侧壁上产生缺口。此外，通过在所述通孔的侧壁上形成所述树脂膜，可保护所述通孔的侧壁不受等离子体中的离子的碰撞作用，防止所述通孔的孔形状发生变化。由此，可对所述基板实施高精度的细微加工。
所述干蚀刻方法中，在形成所述凹处时，可采用至少含有碳氟化合物类气体的气体作为蚀刻气体。这种气体可以是碳氟化合物类气体单体或是在Ar、Xe、Kr、H2、N2等中添加有碳氟化合物类气体的混合气体。由此，可在所述绝缘层上形成凹处的过程中，在所述通孔和所述凹处各自的侧壁上形成所述树脂膜。碳氟化合物类气体例如可以是CF4、C3F8、C4F8、CHF3等。
所述干蚀刻方法中，蚀刻气压为0.1Pa以上1.0Pa以下。
这样，可稳定地形成所述树脂膜。
所述干蚀刻方法中，碳氟化合物类气体在蚀刻气体中所占的比例可以为20％以上。
这样，可获得较高的成膜率。
所述干蚀刻方法中，所述基板的温度可以为150℃以下。
这样，可提高所述树脂膜的成膜率。
所述干蚀刻方法中，在所述凹处的侧壁上形成的树脂膜的厚度可以为0.1μm以上。
这样，可保护所述通孔和所述凹处的侧壁不受形成所述凹处时入射的离子的碰撞作用。
所述干蚀刻方法中，可通过磁中性环路放电蚀刻法形成所述凹处。
通过采用磁中性环路放电蚀刻法，即使在1Pa以下这样较低的气压之下，也可获得希望的蚀刻特性。
所述干蚀刻法中，还可在形成所述凹处之后去除所述树脂膜。
这样，可在所述基板上形成由所述通孔和所述凹处构成的接触孔。
所述干蚀刻法中，可通过用氧等离子体进行灰化处理而去除所述树脂膜。
这样，只需将蚀刻气体更换为灰化气体，就可容易地去除所述树脂膜。
下面，参照附图对本发明的实施方式进行说明。
图1中A～D是示意性的表示了在主要工序中的剖面图，用于说明本发明一实施方式的干蚀刻方法。
本实施方式中，作为蚀刻对象的基板，采用的是SOI构造的基板20，该基板20包括：由硅基板构成的第一半导体层21；由硅基板构成的第二半导体层22；在这些第一、第二半导体层21、22之间形成并由硅氧化膜(SiO2)构成的绝缘层23。
第一半导体层21和第二半导体层22分别可由预先形成有各种元件的硅基板构成。本实施方式中，依次对第一半导体层21和绝缘层23实施蚀刻处理，在基板20上形成接触孔28。第二半导体层22中，例如在接触孔28的形成位置相应地设置有布线层。下面，采用了本发明对接触孔28的形成方法进行说明。
首先，准备具有上述结构的基板20。基板20是这样形成的：使第一半导体层21和第二半导体层22夹着绝缘层23贴合在一起，由此构成基板20。第一半导体层21的厚度为250μm，第二半导体层22的厚度为50μm，绝缘层23的厚度为1.0μm。绝缘层23最初既可以在第一半导体层21侧形成，又可以在第二半导体层22侧形成。此外，也可预先在第一、第二半导体层21、22各自上形成绝缘膜，通过这些绝缘膜彼此贴合在一起而形成绝缘层23。
可采用公知的方法来贴合第一半导体层21和第二半导体层22。具体而言，可采用阳极贴合等常温贴合法、或在减压环境中进行离子照射对贴合面实施活性处理的基板贴合方法等。这些基板贴合方法不需要使用粘接剂就可对基板进行贴合。
基板20上，预先形成有用于形成接触孔的掩膜图案层24。掩膜图案层24是这样形成的：采用光刻技术，将在第一半导体层21的表面上形成的硅氧化膜(SiO2)加工成规定形状的图案，由此形成掩膜图案层24。所述硅氧化膜既可以是在第一半导体层21的表面上形成的热氧化膜，又可以是通过等离子体CVD法等形成的蒸镀膜。
此外，首先如图1中A所示，以掩膜图案层24作为掩膜，对第一半导体层21进行干蚀刻(反应离子蚀刻)，在第一半导体层21的内部形成通孔25。本实施方式中，通孔25的直径为20μm，但本发明并不限于此，通孔25的孔径可以更小。作为蚀刻气体，可以采用SF6、或SF6与Ar等稀有气体或惰性气体的混合气体。
接下来，如图1中B、C所示，在绝缘层23的经由通孔25露出的区域上形成凹处26。在形成凹处26时，以具有通孔25的第一半导体层21作为掩膜来进行干蚀刻(反应离子蚀刻)。本实施方式中，在形成凹处26时，将C4F8和Ar的混合气体用作蚀刻气体。
本实施方式中，形成凹处26的工序与在通孔25和凹处26的侧壁上形成树脂膜27的工序是同时进行的。树脂膜27由蚀刻气体的分解反应所生成的氟类树脂构成，它们同时在凹处26的侧壁和通孔25的侧壁形成。此外，也可在凹处26的底部形成同样的树脂膜，该树脂膜可通过因蚀刻处理中外加在基板20上的高频偏压而吸附在基板20上的等离子体中的离子来去除。即，该离子一边去除附着在凹处26底部的树脂膜，一边朝凹处26的深度方向蚀刻该凹处26。当凹处26的底部达到第二半导体层22表面的时刻，凹处26的形成过程结束。
采用本实施方式，与凹处26同时形成的树脂膜27作为通孔25和凹处26的侧壁保护膜而起作用，由此，可保护凹处26的侧壁不受等离子体中的离子的碰撞作用，防止在凹处26的侧壁产生缺口。此外，通过在通孔25的侧壁上形成树脂膜27，可保护通孔25的侧壁不受等离子体中的离子的碰撞作用，防止通孔25的孔形状发生变化。由此，可对基板20实施高精度的细微加工。
在通孔25和凹处26的侧壁上形成的树脂膜27的膜厚没有特别限制，但至少需要具有能保护通孔25和凹处26不受形成凹处26时入射的离子的碰撞作用。具体而言，树脂膜27的厚度为0.1μm以上。
形成凹处26之后，如图1中C所示，进行去除树脂膜26的工序。可采用在氧气环境中进行灰化处理来去除树脂膜26。由此，可在基板20上形成由通孔25和凹处26构成的接触孔28。
图2是在所述基板20的干蚀刻方法中采用的干蚀刻装置30的结构示意图。该干蚀刻装置30为NLD(磁中性环路放电)等离子蚀刻装置。
干蚀刻装置30具有真空室31。真空室31中，连接有涡轮分子泵(TMP)等真空泵，真空室31的内部按照规定的真空度进行真空排气。
真空室31具有等离子体发生部31a和基板处理部31b。在由石英制成、构成的等离子体发生部31a的筒状壁32的周围，分别设置有高频线圈(天线)33和三个磁线圈34A、34B、34C，该高频线圈33与第一高频电源RF1相连接，用于产生等离子体，该三个磁线圈34A、34B、34C设置在该高频线圈33的外周侧。
磁线圈34A和磁线圈34C中供给有同一方向的电流，而磁线圈34B中供给有与磁线圈34A、34C的电流方向相反的电流。从而，在等离子体发生部31a中，形成环状的磁中性环路35，通过用高频线圈33沿磁中性环路35外加感应电场，可形成放电等离子体。
尤其是，在NLD方式的蚀刻装置中，可根据磁线圈34A～34C中流过的电流的大小，调整磁中性环路35的形成位置和大小。即，当使磁线圈34A、34B、34C中流过的电流分别为IA、IB、IC时，若IA＞IC，磁中性环路35的形成位置朝磁线圈34C侧下降，相反，若IA＜IC，磁中性环路35的形成位置朝磁线圈34A侧上升。此外，若增大中间的磁线圈34B中流过的电流IB，则会使磁中性环路35的环状直径变小，与此同时，磁场为零的位置的磁场坡度变缓。通过利用这些特性，可使等离子体的密度分布最佳化。
另一方面，在真空室31的基板处理部31b中，设置有对基板20(图1)进行支承的台架36。该台架36中内置有未图示的温度调节机构，该温度调节机构可对放置在台架36上表面的基板20的温度进行调节。台架36经由电容器37与作为偏压电源的第二高频电源RF2相连接。此外，作为台架36的相向电极，在等离子体发生部31a的上部形成有顶板38，该顶板38经由电容器39与第三高频电源RF3相连接。
顶板38附近设置有气体导入管40，用于向真空室31导入处理气体(process gas)。处理气体包括对基板20进行蚀刻处理的各种气体，它们可以是：用于对第一半导体层21进行蚀刻处理的蚀刻气体(SF6气体和Ar气体的混合气体)、用于对绝缘层23进行蚀刻处理的蚀刻气体(C4F8气体和Ar气体的混合气体)、以及用于灰化去除树脂膜27的氧气等。
在上述结构的本实施方式的干蚀刻装置30中，通过更换气体而对放置在台架36上的基板20连续实施如下工序：对第一半导体层21的蚀刻工序(通孔25的形成工序)；对绝缘层23的蚀刻工序(凹处26的形成工序)；树脂膜27的去除工序。
接下来，图3表示C4F8气体的比例(混合比)与在凹处26(通孔25)的侧壁上形成的树脂膜27的成膜率之间的关系，所述C4F8气体的比例是指，在凹处26的形成工序中所使用的所有蚀刻气体中C4F8气体所占的比例。如图3所示，树脂膜27的成膜率取决于C4F8气体的混合比。尤其是，从图3可知，当C4F8气体的含量为10％以上时，树脂膜27的成膜率为200[nm/min]以上，当C4F8气体的含量为20％以上时，树脂膜27的成膜率约为300[nm/min]以上。侧壁上的树脂膜27的成膜率也与蚀刻气体中所含的碳氟化合物类气体的种类有关，例如，当碳氟化合物类气体为C4F8气体时，以0.2～0.3％的混合比可获得300[nm/min](0.3[μm/min])的成膜率。
在通孔25和凹处26的侧壁上形成的树脂膜27的成膜率，不仅取决于上述蚀刻气体中的碳氟化合物类气体的混合比，还取决于蚀刻处理时真空室的气压和基板温度。
图4表示室内气压与树脂膜27的成膜率之间的关系。从图4可知，当室内气压为1.0Pa以下时，可获得0.3[μm/min]以上的成膜率。当室内气压不足0.1Pa时，成膜率随蚀刻气体量的下降而下降。因此，通过在0.1Pa以上1.0Pa以下、或0.1Pa以上0.7Pa以下的室内气压下，对绝缘层23进行蚀刻处理，保护膜27可获得稳定的成膜率。
另一方面，图5表示基板温度与树脂膜27的成膜率之间的关系。从图5可知，随着基板温度的下降，成膜率会增加。当基板温度为150℃以下时，可获得0.3[μm/min]以上的成膜率。因为基板温度越低，有助于形成树脂膜27的活性物质朝基板的吸附量会越多。
此外，采用本实施方式，如图1中B、C所示，树脂膜27不仅在通孔25和凹处26的侧壁上形成，同样还在掩膜图案层24的表面上形成，因此，在绝缘层23上形成凹处26时，可避免对由与绝缘层23一样的硅氧化膜(SiO2)构成的掩膜图案层24的蚀刻。
该情况下，与入射在通孔25和凹处26的侧壁上的离子的数量相比，入射在掩膜图案层24的表面上的离子的数量较多，因此，对树脂膜27的蚀刻率会出现差异，但是，与通孔25和凹处26的侧壁相比，掩膜图案层24表面上的树脂膜27的成膜率较高，因此，可有效地保护掩膜图案层24不受离子碰撞作用。
因此，本发明对预先在掩膜图案层24上形成有金属布线层的基板20的蚀刻加工也有效果。图6中A～D示意性地表示了其适用例子。此外，该图6中，在与图1相对应的部分上标注了相同的附图标记，并省略了其详细说明。
如图6中A所示，掩膜图案层24用于在第一半导体层21上形成通孔25，该掩膜图案层24的表面上形成有金属层29。如图6中C所示，该实施例中，也是在形成凹处26的同时，在金属层29的表面、通孔25和凹处26的各侧壁上形成有树脂膜27。因此，可有效地防止因蚀刻而导致金属层29的膜减少，确保布线层29的可靠性。
如上，对本发明的实施方式进行了说明，当然，本发明并不限于此，可基于本发明的技术思想进行各种改型。
例如上述实施方式中，在形成接触孔28之后，去除了在通孔25和凹处26的侧壁上形成的树脂膜27，但也可不去除该树脂膜27而将其作为绝缘膜留在基板20内。
另一方面，图7中A～C表示本发明的干蚀刻方法所用基板的结构的例子。与上述实施方式一样，图7中A表示的是由一对半导体层41、42夹着绝缘层43的基板构造。对于该结构，可在加工好上层的第一半导体层41和绝缘层43之后，对下层的第二半导体层42实施蚀刻加工。
图7中B表示在第二半导体层42和绝缘层43之间设置有金属层44的基板构造。对于该结构，可在形成好贯穿第一半导体层41和绝缘层43的接触孔之后，实施导电镀膜等导体化处理，以形成对第一半导体层41和第二半导体层42之间进行电连接的层间连接层。
图7中C表示在绝缘层43之上形成有第一半导体层41的双层构造基板。对以该结构，绝缘层23由石英等玻璃基板(硅氧化物)构成，起到支承半导体层41的作用。绝缘层23例如可用作MEMS部件的框体部件。
此外，上述实施方式中，干蚀刻装置采用的是NLD方式的蚀刻装置，但本发明并不限于此，也可采用ICP(电感耦合等离子体)方式的干蚀刻装置、CCP(电容耦合等离子体)方式的干蚀刻装置。
Claims (10)
1.一种干蚀刻方法，其特征在于，
准备基板，该基板中，在由硅氧化物构成的绝缘层上形成有半导体层，
在所述半导体层上形成通孔，
对所述绝缘层中、经由所述通孔露出的区域进行蚀刻，在所述绝缘层上形成凹处，与此同时，在所述通孔和所述凹处的侧壁上形成树脂膜。
2.根据权利要求1所述的干蚀刻方法，其特征在于，
在形成所述凹处时，蚀刻气体采用至少含有碳氟化合物类气体的气体。
3.根据权利要求2所述的干蚀刻方法，其特征在于，
蚀刻气压为0.1Pa以上1.0Pa以下。
4.根据权利要求3所述的干蚀刻方法，其特征在于，
碳氟化合物类气体在蚀刻气体中所占的比例为20％以上。
5.根据权利要求4所述的干蚀刻方法，其特征在于，
所述碳氟化合物类气体为C4F8。
6.根据权利要求3所述的干蚀刻方法，其特征在于，
所述基板的温度为150℃以下。
7.根据权利要求3所述的干蚀刻方法，其特征在于，
在所述凹处的侧壁上形成的树脂膜的厚度为0.1μm以上。
8.根据权利要求1所述的干蚀刻方法，其特征在于，
通过磁中性环路放电蚀刻法形成所述凹处。
9.根据权利要求1所述的干蚀刻方法，其特征在于，
在形成所述凹处之后，去除所述树脂膜。
10.根据权利要求9所述的干蚀刻方法，其特征在于，
通过用氧等离子体进行灰化处理去除所述树脂膜。
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