CN101599034B - 确定时钟丢失的系统和方法 - Google Patents

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Abstract

在一个方面，一个实施例提供一种时钟丢失检测和切换电路及方法，其中时钟切换对主信号丢失以及对附加切换命令信号发送进行响应。在另一个方面，一个实施例提供一种时钟丢失检测电路和方法，它利用计数器和复位信号来比较主时钟和辅助时钟信号。

Description

确定时钟丢失的系统和方法
本申请是申请号为02819095.5、申请日为2002年8月5日、题为“时钟丢失检测和切换电路”的中国专利申请的分案申请。
技术领域
一般来说，本发明涉及电子技术，更具体地说，涉及用于检测时钟丢失和实现时钟信号切换的电路。
背景技术
许多电子器件、包括可编程逻辑器件利用时钟信号。可编程逻辑器件(“PLD”)(有时还称作PAL、PLA、FPLA、EPLD、EEPLD、LCA或FPGA)是众所周知的集成电路，它们在固定集成电路的优点上又提供了定制集成电路的灵活性。这些器件在本领域是众所周知的，通常提供“成品”，其中至少一部分可在电气上编程以满足用户的特定需求。专用集成电路(“ASIC”)在传统上是固定集成电路；但能够提供具有可编程的一个或多个部分的ASIC；因此集成电路器件能够具有ASIC和PLD两者的品质。本文所用的术语PLD应广义理解为包括这些器件。
时钟信号可在电子装置的内部或外部产生。在某些情况下，可能希望提供可交替使用的两个或两个以上时钟信号。提供两个或两个以上交替时钟信号的一个原因可能是实现冗余，也就是说，即使器件所用的主时钟信号丢失或者不能正常起作用，也允许继续工作。提供两个或两个以上交替时钟信号的另一个原因可能是在不同频率之间进行选择以操作器件或器件的一部分。虽然在时钟信号丢失时提供切换是已知的，但一方面由于时钟丢失的原因，另一方面由于用户确定的原因，还需要提供同一器件中在时钟信号之间进行切换的灵活性。此外，还需要简易的数字时钟丢失检测电路。
发明内容
一方面，本发明的一个实施例提供时钟丢失检测电路，该电路利用计数器和边缘传感器简捷迅速地确定主时钟信号的丢失。另一方面，本发明的一个实施例提供对时钟丢失信号以及附加切换命令信号进行响应的时钟切换电路。又一方面，时钟切换电路还对指明锁相环(PLL)电路中是否已经实现锁定的信号作出响应，其中主时钟信号作为参考时钟信号提供给PLL电路。再一方面，切换同步可参照辅助(切换到的)时钟而自动进行，或者可被选择为同时参照主(切换自的)时钟和辅助(切换到的)时钟而进行。
附图说明
本发明的新颖特征在所附权利要求书中阐述。但是，为便于说明，参照以下附图对本发明若干方面的特定实施例进行描述。
图1是示意图，说明根据本发明一个方面的原理的时钟丢失检测和切换电路。
图2是状态图，说明图1的电路的切换电路部分为了对时钟切换实现同步而实现的状态。
图3是示意图，更详细地说明图1所示电路的时钟丢失检测部分，所述时钟丢失检测部分根据本发明一个方面的原理。
图4a是时序图，说明提供给图3的时钟丢失检测电路的两个示范时钟信号的计数值、计数复位和“时钟出错”信号发送，这两个时钟信号具有完全相同的频率。
图4b是时序图，说明提供给图3的时钟丢失检测电路的两个示范时钟信号的计数值、计数复位和“时钟出错”信号发送，这两个时钟信号具有不同的频率。
具体实施方式
提供以下描述以便使本领域的技术人员能够实施和利用本发明，这些描述在特定应用及其要求的环境中提供。本领域的技术人员应当清楚对这些最佳实施例的各种修改，本文所定义的一般原理可应用于其它实施例和应用，只要不背离本发明的精神和范围。因此，本发明并非要仅限于所述实施例，而是符合与本文所公开的原理和特征一致的最广义范围。
虽然已经详细描述了特定实施例，但可以对本文所述实施例进行各种修改，只要不背离本发明的精神和范围，因此，本发明仅由所附权利要求书来限定。
图1是根据本发明一个方面的原理的时钟丢失检测和切换电路10的示意图。如图所示，电路10接收两个时钟信号、即CLK0和CLK1，它们被传送以由复用器(“mux”)11、mux12以及时钟检测电路30来接收。根据从切换电路14接收的控制信号CLKSW，mux11选择两个时钟信号之一，以便通过N计数器13提供信号REFCLK，作为对于在其中实现电路10的电子装置的PLL电路的相位频率检测器(PFD)15的输入。PLL通常用作产生时钟信号以驱动器件的时钟电路的组成部分。根据从切换电路14接收的控制信号SMCLKSW，mux12选择两个时钟信号之一以便保证运行切换电路14，如图所示。
时钟检测电路30产生信号CLK0BAD和CLK1BAD，它们分别表示CLK0和CLK1信号是否正常起作用。时钟切换电路14根据从时钟检测电路30接收的输入信号、从器件接收的输入信号EXTSWITCH(基于用户输入或者其它与CLK0或CLK1丢失不相关的预定条件)以及根据从器件的PLL电路接收的GLOCK信号，控制mux11和12来选择时钟信号。GLOCK信号表示是否已经实现了对信号REFCLK的锁定。
作为初始条件，CLKSW控制信号是这样的，使得mux11选择CLK0或CLK1作为主时钟信号、即当前提供给电子装置的时钟电路(这里为PLL电路)的时钟信号。另一个信号是辅助时钟信号。信号SMCLKSW控制信号是这样的，使得mux12选择辅助时钟信号以运行切换电路14。这提供了一种简单方法，确保电路10不会触发向没有运行的时钟信号的切换，因为在辅助时钟丢失时，切换电路14是无效的且不触发切换。
切换电路14能够响应来自时钟检测电路30、指明主时钟(CLK0或CLK1)出错的信号，或者响应指明切换的EXTSWITCH信号，发起从主时钟信号向辅助时钟信号的切换。EXTSWITCH可用于允许用户触发不同频率的时钟之间的切换，或者可用于根据其它某个标准集来触发响应。此外，GLOCK信号指明电子装置的PLL电路是否已经实现了对主时钟信号的锁定。如果GLOCK信号指明锁定已经丢失，切换电路14还能够发起从主时钟向辅助时钟的切换。
当切换电路14接收指明切换的信号(可响应CLK0BAD、CLK1BAD、EXTSWITCH或GLOCK信号来指明)时，它转换发送到mux11的CLCKSW信号和发送到mux12的SMCLK信号，使各mux所选的时钟信号进行切换。但是，在切换时，实现同步序列以确保信号之间的正常转变。切换电路14根据控制信号SYNC1和SYNC2、以及根据发起切换时主时钟的好坏来实现同步过程。与门17用于在同步期间对PLL时钟电路关闭时钟信号，现在将参照图2的状态图进行说明。
图2表示切换电路14实现的、对切换进行同步的状态。这个过程有助于确保切换之后在从mux11发送到N计数器13的信号中所提供的第一高信号脉冲不会过窄。“开始”状态21在给定时钟信号(CLK0或CLK1)通过mux11提供给N计数器13时定义系统。在“开始”状态21中，切换电路14向与门17提供高CLKON信号，使主时钟信号提供给N计数器17，以便向PFD15提供信号REFCLK。由于主时钟信号丢失(如相关信号CLK0BAD或CLK1BAD所示)或者由于信号交换因其它原因而根据信号EXTSWITCH来发起，则可实现切换。
控制信号SYNC1和SYNC2用于确定同步是否将仅基于“所到”时钟信号、即辅助时钟的时钟信号，或者还是基于“所到”时钟信号以及“来自”时钟信号、即主时钟信号。如果SYNC1设置为低电平，则系统将处于所谓的“自动同步”模式，这种模式当主时钟信号出错时才切换时钟。如果主时钟出错，则系统绕过“等待来自CLK”状态22，并直接转变为“关闭PLLCLK”状态23。在这种状态中，时钟切换电路14向与门17提供低CLKON信号，从而对电子装置的PLL电路关闭主时钟信号。在“等待所到CLK”状态24中，系统等待辅助时钟信号降到低电平。然后，在“转换参考CLK”状态25中，切换电路14改变发送到mux11的CLKSW信号，使辅助时钟信号而不是主时钟信号(CLK0或CLK1)被选取。最后，一旦选择了辅助时钟信号，切换电路14把发送到与门17的CLKON信号从低电平改变为高电平，使新的时钟信号(即辅助或“所到”时钟信号)现在能够提供给N计数器13，以便向电子装置的PLL的PFD15提供REFCLK信号。系统则重新转变到“开始”状态21。
如果SYNC1为高电平，则系统处于可称作“手动”同步模式的状态。在这种模式中，“来自”时钟是否用于同步过程(即无论系统是否从“开始”状态21转变为“等待来自CLK”状态22而不是如上所述直接转变为“等待所到CLK”状态23)将取决于SYNC2是否为高电平。如果SYNC2为低电平而SYNC1为高电平，则系统在EXTSWITCH为高电平时将从“开始”状态21转变为“等待来自CLK”状态22。在状态22中，系统等待主时钟成为低电平，然后再转变为“关闭PLLCLK”状态23。切换电路14监测mux11的输出(信号P-CLK)，如图所示，从而能够确定主时钟为低电平的时间。一旦系统处于状态22，则状态转变如上所述那样进行。注意，如果SYNC1设置为高电平，则当预计始终存在两个时钟时，SYNC2应当仅设置为低电平。如果SYNC1为高电平且SYNC2为高电平，则系统将始终仅同步到“所到”时钟，以及转变如上所述那样进行，直接从状态21到状态23而不使用状态22。在这种模式(SYNC1为高电平且SYNC2为高电平)中，转变可通过主时钟出错信号为高电平或者通过EXTSWITCH信号为高电平来发起。
本领域的技术人员应当知道，同步信号之间的上述关系只是示例，其它变更是可行的，只要不背离本发明这个方面的精神和范围。仅作为一个备选方案引用，可实现“手动”模式，每当主时钟出错时被自动忽略。换句话说，可改变上述示例并实现逻辑，使得即使SYNC1为高电平而SYNC2为低电平，系统在“来自”时钟出错时也不会尝试转变到状态22。
图3是图1中电路10的时钟丢失检测电路30的示意图。分别在边缘检测电路31a和31b上接收信号CLK0和CLK1。边缘检测电路31a和31b分别产生信号EDGE0和EDGE1，分别指示时钟信号CLK0和CLK1的边缘。信号EDGE0和EDGE1具有相应时钟信号CLK0和CLK1的上升沿和下降沿的脉冲。在一个备选实施例中，时钟信号可直接提供给相应的计数器，用于计算各时钟脉冲而不是各时钟信号转变的数量。但是，如所述实施例中所述的边缘检测电路的使用允许更迅速地检测丢失的时钟信号。信号EDGE0和EDGE1分别提供给2位计数器32a和32b。计数器32a和32b对相应边缘信号的每个脉冲产生递增的计数值，输出这些计数值作为信号bit0a和bit1a(对于计数器32a)以及bit0b和bit1b(对于计数器32b)。
信号bit0a和bit1a提供给第一级逻辑电路33a，信号bit0b和bit1b提供给第一级逻辑电路33b。第一级逻辑电路33a输出两个信号，CLKBAD1和RESET0。第一级逻辑电路33b也输出两个信号，CLKBAD0和RESET1。逻辑电路33a实现“与”功能，使CLKBAD1成为输入信号bit0a和bit1a的“与”函数。同样，逻辑电路33b实现“与”功能，使CLKBAD0成为输入信号bit0b和bit1b的“与”函数。这样，如果计数器32a曾达到计数值“3”、即二进制形式的“11”而没有复位，则CLKBAD1变为高电平，表示信号CLK1出错。同样，如果计数器32b曾达到计数值“3”、即二进制形式的“11”而没有复位，则CLKBAD0变为高电平，表示信号CLK0出错。现在将参照由电路33a、33b和34所实现的附加逻辑功能说明计数器值和时钟丢失信号发送之间的这种关系的原因。
第一级逻辑电路33a还实现“异或”功能，使输出信号RESET0为输入位bit0a和bit1a的“异或”函数。因此，如果计数器32a的计数值为1(二进制形式的“01”)或2(二进制形式的“10”)，则RESET0为高电平，否则为低电平。同样，第一级逻辑电路33b实现“异或”功能，使输出信号RESET1为输入位bit0b和bit1b的“异或”函数。
第二级逻辑电路34实现“与”功能，使其输出信号RESET为其输入信号RESET0和RESET1的“与”函数。当RESET为高电平时，两个计数器均复位为0(二进制形式的“00”)。全部按照如图所示方式连接的计数器32a和32b、第一级逻辑电路33a和33b、第二级逻辑电路34的组合实现的作用在于，如果接收指示时钟信号CLK0的信号的计数器(即计数器32a)达到计数值3而没有复位，这表明时钟信号CLK1出错。同样，如果接收指示时钟信号CLK1的信号的计数器(即计数器32b)达到计数值“3”而没有复位，则这表明时钟信号CLK0出错。
所实现的逻辑功能可通过下列真值表来概括：
bit0abit1aRESET0CLKBAD1
0000
0110
1010
1101
bit0bbit1bRESET1CLKBAD0
0000
0110
1010
1101
RESET0RESET1RESET
000
010
100
111
本领域的技术人员应当知道，为了通过示范电路30来说明的原理，在其它环境下可用互补功能实现相同的结果。因此，本文所用的术语“与”和“异或”将视作还包括其互补功能“与非”和“同”或者其它逻辑门集合，它们在实现时获得与本文所述相同的结果。此外，还可使用不同于“与”和“异或”的逻辑功能，只要不背离本发明广义方面的精神和范围。
图4a说明提供给图3的时钟丢失检测电路的两个完全相同频率的示范时钟信号的计数值、复位和时钟丢失信号传送。假定两个计数器在示意图的左侧从00开始，从左到右看示意图，首先对信号CLK0出现转变，它又使计数器32a的计数值增加到01(即二进制形式所表示的“1”)。对信号CLK1出现下一个转变，它又使计数器32b的计数值增加到01。根据上述真值表，两个计数器具有值01的情况将触发复位。因此，在时间t1出现复位，且两个计数值均复位为00。这个模式按照所述方式重复，其中在时间t2、t3和t4再次出现复位。但是，在t4之后，时钟信号CLK1停止脉冲发生。这样，在t4之后，计数器32a的计数值继续递增，而计数器32b的计数值则保持为00。只要这些计数值之一保持为00，则根据上述真值表，不出现RESET信号，从而计数器32a的计数值沿着下列值递增：01、10(二进制“2”)和11(二进制“3”)。一旦计数值达到11，根据上述真值表，信号CLK1BAD将在t5升高，指明信号CLK1出错。
图4b说明提供给图3的时钟丢失检测电路的两个具有完全不同频率的示范时钟信号的计数值、复位和时钟丢失信号发送。假定两个计数器在示意图的左侧以00开始，从左到右来看图，首先对信号CLK0出现转变，它又使计数器32a的计数值增加到01。同样对信号CLK0出现下一个转变，它又使计数器32a的计数值增加到10(二进制“2”)。对信号CLK1出现下一个转变，它又使计数器32b的计数值增加到01。根据上述真值表，两个计数器具有值01或者10的状况将触发复位信号RESET。因此，在时间t1出现复位，且两个计数值均复位为00。这个模式按照所述方式重复，在时间t2和t3再次出现复位。但是，在t3之后，时钟信号CLK0停止脉冲发生。这样，在t3之后，计数器32b的计数值继续递增，而计数器32a的计数值则保持为00。只要这些计数器之一保持为00，则根据上述真值表，不出现RESET信号，从而计数器32b的计数值沿着下列值递增：01、10(“2”)和11(“3”)。一旦计数器32b的计数值达到11时，根据上述真值表，信号CLK0BAD将在t4升高，指明信号CLK1出错。
所公开的时钟丢失检测电路说明以下原理：计数器的复位(例如在所公开的示例中，信号RESET为高电平)是对第一计数器的计数值结合第二计数器的计数值的响应，也就是说，计数器的复位是第一计数值和第二计数值的逻辑函数。
本领域的技术人员应当知道，如图4b所示，时钟丢失检测电路的公开示例允许时钟信号之间有一定的频率差。换句话说，两个时钟信号可在不同频率上正常工作，而不需要触发表示“出错”信号的时钟丢失信号。但是，在大于某个阈值的频率差上，所公开的示范时钟丢失电路将指明一个时钟信号相对另一个“出错”。频率差的大小将取决于所进行的特定设计选择，其中包括例如所用计数器的大小和所实现的逻辑电路。但是，可能还希望修改本发明的公开实施例或备选实施例来提供一种系统，其中的时钟丢失信号发送可以有选择地被禁用或忽略，使得例如时钟切换电路不根据时钟丢失信号来触发切换。这种修改将允许使用一些时钟信号，这些时钟信号的频率差高于特定的时钟丢失检测电路实施例所容许的阈值。
其它修改可提供不同的实施例，在这些实施例中，允许任意大的频率差，以及例如时钟丢失电路配置成检测一个信号的频率是否相对另一个信号的频率变化过大。例如，在这种备选方案中，检测和复位电路可提供对第一计数器的第一计数值与第二计数器的第二计数值之比进行响应的时钟出错信号。在两个计数器值的比值反映两个时钟信号的频率比的方面，达到某个上限或下限的计数器比率会指明一个时钟信号的频率相对另一个的变化已经超过规定的上限或下限。在这些备选方案中，两个时钟信号之一可被指定为“极好”或者标准信号，其频率用于确定另一个的频率是否“出错”。这种备选方案很可能使用大于2位的计数器，从而实现更大范围的计数器比率。
一般来说，本领域的技术人员会理解，对所公开的实施例的其它许多变更是可行的，只要不背离本发明各方面的精神和范围。仅举一个示例，较大的计数器(例如3位)可用于本文所述的时钟丢失检测电路的备选实施例。这些较大的计数器当然会影响检测时钟信号丢失时的延迟，例如在希望检测两个参考时钟之间的频率差的变化并使这些变化作为切换条件的应用中，这是符合需要的。因此，所述实施例仅作为示例。所述的基本原理不受所述特定示例的限制。本发明仅受所附权利要求书的限制。

Claims (20)

1.一种电子装置，包括：
时钟丢失检测电路：以接收第一时钟信号和第二时钟信号；以及确定所述第一和第二时钟信号中的哪一个没有在正确运行；以及
时钟切换电路，其在所述第一时钟信号被确定没有在正确运行时从所述第一时钟信号切换到所述第二时钟信号并且在所述第二时钟信号被确定没有在正确运行时从所述第二时钟信号切换到所述第一时钟信号，其中所述切换电路响应锁相控制信号的丢失在所述第一和第二时钟信号之间进行切换；
其中，所述时钟丢失检测电路进一步包括边缘检测电路，所述边缘检测电路被配置为检测所述第一和第二时钟信号的边缘，以便协助检测锁相控制信号的丢失。
2.如权利要求1所述的电子装置，其中，所述时钟切换电路响应来自时钟丢失检测电路的所述第一和第二时钟信号之一没有在正确运行的指示而在所述第一和第二时钟信号之间进行切换。
3.如权利要求1所述的电子装置，其中，锁相控制信号的丢失来自于锁相环电路。
4.如权利要求1所述的电子装置，其中，所述第一和第二时钟信号具有不同的频率。
5.如权利要求1所述的电子装置，其中，所述时钟切换电路还包括同步信令电路以响应至少一个同步控制输入信号来同步所述第一和第二时钟信号之间的切换。
6.如权利要求5所述的电子装置，其中，所述同步信令电路接收两个同步控制输入信号。
7.如权利要求5所述的电子装置，其中，所述同步信令电路暂时延迟在所述第一和第二时钟信号之间进行切换。
8.如权利要求7所述的电子装置，其中，所述同步信令电路暂时延迟所述进行切换，直到所述第二时钟信号的转变之后。
9.如权利要求7所述的电子装置，其中，所述同步信令电路暂时延迟所述进行切换，直到所述第一和第二时钟信号中的每一个转变之后。
10.如权利要求1所述的电子装置，其中，所述切换电路响应切换命令控制信号在所述第一和第二时钟信号之间进行切换。
11.电子装置中时钟丢失检测和切换的方法，包括：
确定第一时钟信号和第二时钟信号中的主时钟信号是否没有在正确运行；
响应所述确定，开始时钟切换序列以在所述主时钟信号被确定没有在正确运行时从所述主时钟信号切换到所述第一和第二时钟信号中的辅助时钟信号并且在所述辅助时钟信号被确定没有在正确运行时从所述辅助时钟信号切换到所述主时钟信号；以及
响应于指示锁相丢失的控制信号，开始所述时钟切换序列；
其中，所述方法进一步包括：检测所述第一和第二时钟信号的边缘，以便协助检测锁相控制信号的丢失。
12.如权利要求11所述的方法，还包括：响应于确定仅所述主时钟信号没有在正确运行，开始所述时钟切换序列。
13.如权利要求11所述的方法，其中，从锁相环电路接收指示锁相丢失的所述控制信号。
14.如权利要求11所述的方法，其中，所述第一和第二时钟信号具有不同的频率。
15.如权利要求11所述的方法，还包括：响应至少一个同步控制输入信号，同步所述时钟切换序列。
16.如权利要求15所述的方法，还包括：接收两个同步控制信号。
17.如权利要求15所述的方法，其中，所述同步包括：暂时延迟所述时钟切换序列。
18.如权利要求17所述的方法，其中，所述暂时延迟包括：延迟所述时钟切换序列，直到所述辅助时钟信号的转变之后。
19.如权利要求17所述的方法，其中所述暂时延迟包括：延迟所述时钟切换序列，直到所述主和辅助时钟信号中的每一个的转变之后。
20.如权利要求11所述的方法，还包括：响应切换命令控制信号，开始所述时钟切换序列。
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