JPH06334500A - 入力信号異常検出回路 - Google Patents
入力信号異常検出回路Info
- Publication number
- JPH06334500A JPH06334500A JP13996193A JP13996193A JPH06334500A JP H06334500 A JPH06334500 A JP H06334500A JP 13996193 A JP13996193 A JP 13996193A JP 13996193 A JP13996193 A JP 13996193A JP H06334500 A JPH06334500 A JP H06334500A
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- JP
- Japan
- Prior art keywords
- input signal
- count value
- abnormality
- counter
- count
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- Pending
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Abstract
(57)【要約】
【目的】 異常判定時間に関して高精度な判定及び集積
回路化を可能とし、入力信号の伝送路が断のときにも入
力信号の異常を検出可能とする。 【構成】 カウンタ２は入力信号１００が“１”のとき
にカウントアップを行い、入力信号１００が“０”にな
るとカウント値をクリアする。カウンタ３は入力信号１
００が“０”のときにカウントアップを行い、入力信号
１００が“１”になるとカウント値をクリアする。カウ
ント値判定部４，５はカウンタ２，３各々のカウント結
果が予め設定されたカウント値Ｎとなったか否かを判定
する。オアゲート６はカウント値判定部４，５各々の判
定結果のオアをとり、その演算結果を入力信号異常信号
として出力する。
回路化を可能とし、入力信号の伝送路が断のときにも入
力信号の異常を検出可能とする。 【構成】 カウンタ２は入力信号１００が“１”のとき
にカウントアップを行い、入力信号１００が“０”にな
るとカウント値をクリアする。カウンタ３は入力信号１
００が“０”のときにカウントアップを行い、入力信号
１００が“１”になるとカウント値をクリアする。カウ
ント値判定部４，５はカウンタ２，３各々のカウント結
果が予め設定されたカウント値Ｎとなったか否かを判定
する。オアゲート６はカウント値判定部４，５各々の判
定結果のオアをとり、その演算結果を入力信号異常信号
として出力する。
Description
【０００１】
【産業上の利用分野】本発明は入力信号異常検出回路に
関し、特にＮビット（Ｎは正の整数）間同一の二値信号
（“０”または“１”）が連続し得ない入力信号の異常
を検出する回路に関する。
関し、特にＮビット（Ｎは正の整数）間同一の二値信号
（“０”または“１”）が連続し得ない入力信号の異常
を検出する回路に関する。
【０００２】
【従来の技術】従来、この種の回路においては、コンデ
ンサ及び抵抗器を用いたマルチバイブレータで入力信号
の立上がりまたは立下がりを引き伸し、入力信号が定め
られた設定時間だけ“０”または“１”に固定されて変
化しないことを検出している。
ンサ及び抵抗器を用いたマルチバイブレータで入力信号
の立上がりまたは立下がりを引き伸し、入力信号が定め
られた設定時間だけ“０”または“１”に固定されて変
化しないことを検出している。
【０００３】すなわち、入力信号が定められた設定時間
だけ“０”または“１”に固定されて変化しない場合、
マルチバイブレータが復旧することによって入力信号が
異常であると判定し、異常検出信号を出力する。
だけ“０”または“１”に固定されて変化しない場合、
マルチバイブレータが復旧することによって入力信号が
異常であると判定し、異常検出信号を出力する。
【０００４】この場合、上記の設定時間はコンデンサ及
び抵抗器の時定数によって決定されるため、コンデンサ
及び抵抗器の値を変えることで設定時間を変化させるこ
とができる。しかしながら、これらの部品の特性誤差に
よって入力信号が“０”または“１”に固定されて実際
に入力信号異常が検出されるまでの時間に誤差が生じ
る。
び抵抗器の時定数によって決定されるため、コンデンサ
及び抵抗器の値を変えることで設定時間を変化させるこ
とができる。しかしながら、これらの部品の特性誤差に
よって入力信号が“０”または“１”に固定されて実際
に入力信号異常が検出されるまでの時間に誤差が生じ
る。
【０００５】また、プリントパターンの配線によっても
異常判定時間が左右されるので、事実上設計段階におい
て異常判定時間を高精度に設定するのは不可能である。
さらに、コンデンサ及び抵抗器を外付けしなければなら
ないためディジタル回路のみで実現することは困難であ
り、集積回路化することができない。
異常判定時間が左右されるので、事実上設計段階におい
て異常判定時間を高精度に設定するのは不可能である。
さらに、コンデンサ及び抵抗器を外付けしなければなら
ないためディジタル回路のみで実現することは困難であ
り、集積回路化することができない。
【０００６】この問題を解決するために、特開平２−２
４１１１１号公報に開示された技術では、入力信号の
“０”または“１”に固定されて変化しないことを検出
する手段を設け、入力信号が変化しないことを検出して
いる間、その間の時刻を入力信号を基に作成したクロッ
ク信号によって計数し、その計数値が所定値となったと
きに異常検出信号を出力している。
４１１１１号公報に開示された技術では、入力信号の
“０”または“１”に固定されて変化しないことを検出
する手段を設け、入力信号が変化しないことを検出して
いる間、その間の時刻を入力信号を基に作成したクロッ
ク信号によって計数し、その計数値が所定値となったと
きに異常検出信号を出力している。
【０００７】
【発明が解決しようとする課題】上述した従来の入力信
号異常検出回路では、入力信号の異常判定時間をマルチ
バイブレータに外付けするコンデンサ及び抵抗器の値で
設定しているので、これらの部品の特性誤差によって入
力信号が“０”または“１”に固定されて実際に入力信
号異常が検出されるまでの時間に誤差が生じる。
号異常検出回路では、入力信号の異常判定時間をマルチ
バイブレータに外付けするコンデンサ及び抵抗器の値で
設定しているので、これらの部品の特性誤差によって入
力信号が“０”または“１”に固定されて実際に入力信
号異常が検出されるまでの時間に誤差が生じる。
【０００８】また、プリントパターンの配線によっても
異常判定時間が左右されるので、事実上設計段階におい
て異常判定時間を高精度に設定するのは不可能である。
さらに、コンデンサ及び抵抗器を外付けしなければなら
ないためディジタル回路のみで実現することは困難であ
り、集積回路化することができない。
異常判定時間が左右されるので、事実上設計段階におい
て異常判定時間を高精度に設定するのは不可能である。
さらに、コンデンサ及び抵抗器を外付けしなければなら
ないためディジタル回路のみで実現することは困難であ
り、集積回路化することができない。
【０００９】また、上記問題を解決するために入力信号
を基に作成したクロック信号によって入力信号が変化し
ない時間を計数する方法では、入力信号の伝送路が装置
の起動時から断になっているとクロック信号を作成でき
ないため、入力信号の異常を検出することができない。
を基に作成したクロック信号によって入力信号が変化し
ない時間を計数する方法では、入力信号の伝送路が装置
の起動時から断になっているとクロック信号を作成でき
ないため、入力信号の異常を検出することができない。
【００１０】そこで、本発明の目的は上記問題点を解消
し、異常判定時間に関して高精度な判定を可能とし、集
積回路化することができるとともに、入力信号の伝送路
が断のときにも入力信号の異常を検出することができる
入力信号異常検出回路を提供することにある。
し、異常判定時間に関して高精度な判定を可能とし、集
積回路化することができるとともに、入力信号の伝送路
が断のときにも入力信号の異常を検出することができる
入力信号異常検出回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明による入力信号異
常検出回路は、二値データの入力信号が特定の値となっ
たときに基準クロック信号を計数する第１の計数手段
と、前記入力信号が前記特定の値を反転した値となった
ときに前記基準クロック信号を計数する第２の計数手段
と、前記第１及び第２の計数手段の計数値を基に前記入
力信号の正常性を判定する判定手段とを備えている。
常検出回路は、二値データの入力信号が特定の値となっ
たときに基準クロック信号を計数する第１の計数手段
と、前記入力信号が前記特定の値を反転した値となった
ときに前記基準クロック信号を計数する第２の計数手段
と、前記第１及び第２の計数手段の計数値を基に前記入
力信号の正常性を判定する判定手段とを備えている。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、カウンタ２のクリア端子
（ＣＬ）には入力信号１００が直接接続され、カウンタ
３のクリア端子（ＣＬ）には入力信号１００をインバー
タ１で反転した信号が接続されている。また、カウンタ
２，３各々のクロック端子（ＣＫ）には装置内のクロッ
ク信号１０１が接続されている。
ック図である。図において、カウンタ２のクリア端子
（ＣＬ）には入力信号１００が直接接続され、カウンタ
３のクリア端子（ＣＬ）には入力信号１００をインバー
タ１で反転した信号が接続されている。また、カウンタ
２，３各々のクロック端子（ＣＫ）には装置内のクロッ
ク信号１０１が接続されている。
【００１４】すなわち、カウンタ２は入力信号１００が
“１”のときにカウントアップを行い、入力信号１００
が“０”になるとカウント値をクリアする。また、カウ
ンタ３は入力信号１００が“０”のときにカウントアッ
プを行い、入力信号１００が“１”になるとカウント値
をクリアする。
“１”のときにカウントアップを行い、入力信号１００
が“０”になるとカウント値をクリアする。また、カウ
ンタ３は入力信号１００が“０”のときにカウントアッ
プを行い、入力信号１００が“１”になるとカウント値
をクリアする。
【００１５】カウンタ２のカウント結果ＱＡ〜ＱＮはカ
ウント値判定部４に接続され、カウンタ３のカウント結
果ＱＡ〜ＱＮはカウント値判定部５に接続されている。
カウント値判定部４，５はカウンタ２，３各々のカウン
ト結果ＱＡ〜ＱＮが予め設定されたカウント値Ｎとなっ
たか否かを判定する。尚、カウント値Ｎは入力信号１０
０が“０”または“１”に固定されて変化しなくなった
時間、つまり異常判定時間である。
ウント値判定部４に接続され、カウンタ３のカウント結
果ＱＡ〜ＱＮはカウント値判定部５に接続されている。
カウント値判定部４，５はカウンタ２，３各々のカウン
ト結果ＱＡ〜ＱＮが予め設定されたカウント値Ｎとなっ
たか否かを判定する。尚、カウント値Ｎは入力信号１０
０が“０”または“１”に固定されて変化しなくなった
時間、つまり異常判定時間である。
【００１６】オアゲート６はカウント値判定部４，５各
々の判定結果のオアをとり、その演算結果を入力信号異
常信号として出力する。すなわち、入力信号１００が
“１”に固定されてカウンタ２のカウント結果ＱＡ〜Ｑ
Ｎがカウント値Ｎになると、カウント値判定部４から
“１”が出力されるので、オアゲート６は入力信号異常
信号として“１”を出力する。
々の判定結果のオアをとり、その演算結果を入力信号異
常信号として出力する。すなわち、入力信号１００が
“１”に固定されてカウンタ２のカウント結果ＱＡ〜Ｑ
Ｎがカウント値Ｎになると、カウント値判定部４から
“１”が出力されるので、オアゲート６は入力信号異常
信号として“１”を出力する。
【００１７】また、入力信号１００が“０”に固定され
てカウンタ３のカウント結果ＱＡ〜ＱＮがカウント値Ｎ
になると、カウント値判定部５から“１”が出力される
ので、オアゲート６は入力信号異常信号として“１”を
出力する。
てカウンタ３のカウント結果ＱＡ〜ＱＮがカウント値Ｎ
になると、カウント値判定部５から“１”が出力される
ので、オアゲート６は入力信号異常信号として“１”を
出力する。
【００１８】図２は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
【００１９】入力信号１００がクロック信号１０１の立
上がり時刻においてハイレベル（“１”）のときにはカ
ウンタ２のカウント値がカウントアップされ、カウンタ
３のカウント値はクリアされる。
上がり時刻においてハイレベル（“１”）のときにはカ
ウンタ２のカウント値がカウントアップされ、カウンタ
３のカウント値はクリアされる。
【００２０】また、入力信号１００がクロック信号１０
１の立上がり時刻においてロウレベル（“０”）のとき
にはカウンタ２のカウント値がクリアされ、カウンタ３
のカウント値はカウントアップされる。
１の立上がり時刻においてロウレベル（“０”）のとき
にはカウンタ２のカウント値がクリアされ、カウンタ３
のカウント値はカウントアップされる。
【００２１】入力信号１００がハイレベルで連続した場
合にはカウンタ２のカウント値が順次１，２，３，…
…，Ｎとカウントアップされ、カウンタ２のカウント値
がＮに達するとカウント値判定部４が異常と判定し、判
定結果として異常を示す“１”を出力する。これによっ
て、オアゲート６は入力信号異常信号として“１”を出
力し、入力信号１００の異常を通知する。
合にはカウンタ２のカウント値が順次１，２，３，…
…，Ｎとカウントアップされ、カウンタ２のカウント値
がＮに達するとカウント値判定部４が異常と判定し、判
定結果として異常を示す“１”を出力する。これによっ
て、オアゲート６は入力信号異常信号として“１”を出
力し、入力信号１００の異常を通知する。
【００２２】一方、入力信号１００がロウレベルで連続
した場合にはカウンタ３のカウント値が順次１，２，
３，……，Ｎとカウントアップされ、カウンタ３のカウ
ント値がＮに達するとカウント値判定部５が異常と判定
し、判定結果として異常を示す“１”を出力する。これ
によって、オアゲート６は入力信号異常信号として
“１”を出力し、入力信号１００の異常を通知する。
した場合にはカウンタ３のカウント値が順次１，２，
３，……，Ｎとカウントアップされ、カウンタ３のカウ
ント値がＮに達するとカウント値判定部５が異常と判定
し、判定結果として異常を示す“１”を出力する。これ
によって、オアゲート６は入力信号異常信号として
“１”を出力し、入力信号１００の異常を通知する。
【００２３】このように、入力信号１００が“１”に固
定されている時間を装置内のクロック信号１０１を基に
カウンタ２で計数し、入力信号１００が“０”に固定さ
れている時間を装置内のクロック信号１０１を基にカウ
ンタ３で計数し、これらカウンタ２，３のカウント値が
Ｎとなったか否かをカウント値判定部４，５で判定する
ことによって、入力信号１００が“０”または“１”に
固定されて実際に入力信号１００の異常が検出されるま
での時間をディジタル的に高精度に判定することが可能
となる。
定されている時間を装置内のクロック信号１０１を基に
カウンタ２で計数し、入力信号１００が“０”に固定さ
れている時間を装置内のクロック信号１０１を基にカウ
ンタ３で計数し、これらカウンタ２，３のカウント値が
Ｎとなったか否かをカウント値判定部４，５で判定する
ことによって、入力信号１００が“０”または“１”に
固定されて実際に入力信号１００の異常が検出されるま
での時間をディジタル的に高精度に判定することが可能
となる。
【００２４】また、インバータ１とカウンタ２，３とカ
ウント値判定部４，５とオアゲート６とで構成している
ので、ディジタル回路のみで入力信号異常検出回路を実
現できるので、集積回路化を図ることができる。
ウント値判定部４，５とオアゲート６とで構成している
ので、ディジタル回路のみで入力信号異常検出回路を実
現できるので、集積回路化を図ることができる。
【００２５】さらに、入力信号１００が“０”または
“１”に固定された時間をカウンタ２，３で装置内のク
ロック信号１０１を用いて計数するので、入力信号１０
０の伝送路が装置の起動時から断のときにも入力信号１
００の異常を検出することができる。
“１”に固定された時間をカウンタ２，３で装置内のク
ロック信号１０１を用いて計数するので、入力信号１０
０の伝送路が装置の起動時から断のときにも入力信号１
００の異常を検出することができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、二
値データの入力信号が特定の値となったときに基準クロ
ック信号を計数する第１の計数手段、及び入力信号が特
定の値を反転した値となったときに基準クロック信号を
計数する第２の計数手段の計数値を基に入力信号の正常
性を判定することによって、異常判定時間に関して高精
度な判定を可能とし、集積回路化することができるとと
もに、入力信号の伝送路が断のときにも入力信号の異常
を検出することができるという効果がある。
値データの入力信号が特定の値となったときに基準クロ
ック信号を計数する第１の計数手段、及び入力信号が特
定の値を反転した値となったときに基準クロック信号を
計数する第２の計数手段の計数値を基に入力信号の正常
性を判定することによって、異常判定時間に関して高精
度な判定を可能とし、集積回路化することができるとと
もに、入力信号の伝送路が断のときにも入力信号の異常
を検出することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
１ インバータ ２，３ カウンタ ４，５ カウント値判定部 ６ オアゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 二値データの入力信号が特定の値となっ
たときに基準クロック信号を計数する第１の計数手段
と、前記入力信号が前記特定の値を反転した値となった
ときに前記基準クロック信号を計数する第２の計数手段
と、前記第１及び第２の計数手段の計数値を基に前記入
力信号の正常性を判定する判定手段とを有することを特
徴とする入力信号異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996193A JPH06334500A (ja) | 1993-05-19 | 1993-05-19 | 入力信号異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996193A JPH06334500A (ja) | 1993-05-19 | 1993-05-19 | 入力信号異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334500A true JPH06334500A (ja) | 1994-12-02 |
Family
ID=15257706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13996193A Pending JPH06334500A (ja) | 1993-05-19 | 1993-05-19 | 入力信号異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007209032A (ja) * | 2001-08-03 | 2007-08-16 | Altera Corp | クロックロス検出およびスイッチオーバー回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122019A (ja) * | 1982-12-27 | 1984-07-14 | Fujitsu Denso Ltd | レベル検出回路 |
| JPS63131217A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | クロツク断検出回路 |
-
1993
- 1993-05-19 JP JP13996193A patent/JPH06334500A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122019A (ja) * | 1982-12-27 | 1984-07-14 | Fujitsu Denso Ltd | レベル検出回路 |
| JPS63131217A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | クロツク断検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007209032A (ja) * | 2001-08-03 | 2007-08-16 | Altera Corp | クロックロス検出およびスイッチオーバー回路 |
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