CN101556956B - 集成有感应晶体管的分立功率金属氧化物半导体场效应晶体管 - Google Patents

集成有感应晶体管的分立功率金属氧化物半导体场效应晶体管 Download PDF

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Abstract

一个半导体器件包含一个主FET、一个或多个感应FET和一个共同栅极衬垫。该主FET和一个或多个感应FET形成在共同衬底上。主FET和每个感应FET包括一个源极终端、一个栅极终端和一个漏极终端。共同栅极衬垫连接主FET和一个或多个感应FET的栅极终端。在主FET和一个或多个感应FET的栅极终端之间设置电绝缘体。本发明可应用于N-沟道和P-沟道MOSFET器件。

Description

集成有感应晶体管的分立功率金属氧化物半导体场效应晶体管
技术领域
本发明一般涉及半导体器件，尤其涉及包括一个功率MOSFET和一个或多个感应MOSFET的半导体器件，该一个或多个感应MOSFET具有共同的栅极和漏极终端以及分离的源极终端。
背景技术
判定通过电路中负载的电流的方法之一是使用金属氧化物半导体场效应晶体管(MOSFET)来进行电流感应。传统的电流感应功率MOSFET包括成千个晶体管单元，该些晶体管单元是并联的且共用一个漏极、源极和栅极电极。器件内部的每一个晶体管单元或者元件都是相同的，且施加在器件漏极终端的电流在这些晶体管之间平均分配。此类设计中，常见的是，一些晶体管的源极电极分离于其余的源极电极，且连接到一个分离的源极终端。因此，最终的电流感应MOSFET可被认为是等同于两个或者多个晶体管并联，其具有共同的栅极和漏极终端，但是具有分离的源极终端。首先，在这些晶体管中，包括在电流感应功率MOSFET中的大多数晶体管单元，一般是主FET(main FET)。第二，具有分离源极终端的一些晶体管单元，是感应FET(场效应晶体管)。
使用中，感应FET仅仅传导施加在共同漏极终端的一小部分电流，该小部分电流和感应率n成反比，感应率n是电流率，该电流率取决于在主FET中的晶体管单元的数量与在感应FET中的晶体管单元的数量的比值。感应率n是在感应FET和主FET保持在同一电势的条件下获得的。当感应率已知时，流过器件的总电流，和因此流过连接器件的负载的负载电流就可以从感应FET的源极电流的测量值中计算出来，也就是流过感应FET的漏极电极和源极电极之间的电流通路中的电流。
然而，感应FET和主FET之间的接合线会影响器件的性能。另外，最好能在不增加掩模层的数量和制造工序的条件下，研究制造出把一个或者多个感应FET集成到一个分立功率MOSFET上的功率器件。本发明提出的实施例在下文中描述。
发明内容
由于传统的感应FET和主FET之间的接合线会影响器件的性能。为了解决该问题，本发明提供了一个半导体器件，包括：
一个主FET，其包括一个源极和一个栅极终端；
一个或多个感应FET，每个感应FET包括一个源极和一个栅极，所述感应FET没有直接位于感应FET源极衬垫之下；
一个共同栅极金属，其电连接到主FET的栅极和一个或多个感应FET的栅极；和
一个电绝缘体，其位于主FET和一个或多个感应FET之间，所述的主FET、一个或多个感应FET以及电绝缘体形成在一共同衬底上。
所述的一个或多个感应FET设置在主FET的有源区域内，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
所述的一个或多个感应FET位于临近主FET的中心的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
所述的一个或多个感应FET位于临近主FET的一个或多个边缘的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
所述的一个或多个感应FET位于临近主FET的一个或多个角落的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
所述的主FET包括一个金属氧化物半导体场效应晶体管。
所述的感应FET还包含一个源极金属，其延伸并超越出有源单元区域的上方以形成一感应衬垫。
所述的一个或多个感应FET按条纹状单元排列或按封闭单元排列。
所述的主FET和一个或多个感应FET具有分离的源极衬垫。
所述的电绝缘体包含形成在共同衬底上的一个本体阻隔和/或沟槽环。
本发明还提供一种制造具有一个主FET和一个或多个感应FET的半导体器件的方法，其特征在于，包含：
a)在衬底上形成主FET的一个源极和一个栅极；
b)在衬底上形成一个或多个感应FET的一个源极和一个栅极，所述感应FET没有直接位于感应FET源极衬垫之下；
c)在位于主FET和一个或多个感应FET之间的衬底上形成电绝缘体；以及，
d)电连接主FET和一个或多个感应FET的栅极终端；
所述的主FET、一个或多个感应FET以及电绝缘体形成在一个共同衬底上。
所述的步骤a)中包含形成沟槽主FET栅极的步骤，步骤b)中包含形成一个或多个沟槽感应FET栅极的步骤，步骤c)中包含形成绝缘沟槽的步骤；该些步骤在一个共同工序中同时完成。
所述的步骤a)包含掺杂主FET器件区域的步骤，步骤b)中包含掺杂一个或多个感应FET器件区域的步骤，步骤c)中包含掺杂电绝缘体的一个或多个本体阻隔区域的步骤；该些步骤在制造工艺的一个共同工序中同时完成。
所述的步骤a)～d)包括：
i)在具有第一极性的重掺杂衬底顶部形成具有第一极性的外延层；
ii)在外延层顶部形成沟槽掩模；
iii)通过沟槽掩模蚀刻外延层到预定深度，以形成一个或多个通过电连接的主FET栅极沟槽、一个或多个感应FET栅极沟槽以及一个或多个绝缘沟槽；其中，所述的绝缘沟槽位于主FET栅极沟槽和感应FET栅极沟槽之间；
iv)用导电性材料填充沟槽，以形成主FET栅极和感应FET栅极；
v)在外延层中临近绝缘沟槽的位置注入与具有第一极性的外延层相反极性的掺杂物，以形成位于主FET和一个或多个感应FET之间的绝缘体；和
vi)在主FET栅极和感应FET栅极之间形成共栅导电层，使得该主FET栅极和感应FET栅极通过该共栅导电层彼此电连接。
在步骤vi)之前，还包含在沟槽侧壁上形成一栅极氧化物层的步骤。
所述的步骤v)进一步包含：
在临近主FET栅极沟槽和感应FET栅极沟槽的N-外延层中注入P-型掺杂物；和
热处理注入的P-型掺杂物。
进一步包含注入N-型掺杂物以形成主FET源极终端和感应FET源极终端的步骤。
所述的步骤vi)包括：
在N-外延层顶部沉积一硼磷硅玻璃层；
回蚀该硼磷硅玻璃层，以在主FET栅极沟槽和感应FET栅极沟槽的顶部形成触点开口；
在硼磷硅玻璃层的顶部以及触点开口内沉积共栅导电层，以形成一个主FET和感应FET的共同栅极衬垫，以及主FET源极衬垫和感应FET源极衬垫；和
回蚀共栅导电层以形成开口，用于在共同栅极衬垫和主FET源极衬垫之间形成绝缘，以及在共同栅极衬垫和感应FET源极衬垫之间形成绝缘。
还包含在共栅导电层的顶部沉积一钝化层的步骤。
所述的步骤b)包含在主FET的有源区域内部形成一个或多个感应FET的步骤，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
所述的主FET包括一个金属氧化物半导体场效应晶体管。
所述的金属氧化物半导体场效应晶体管是一个功率金属氧化物半导体场效应晶体管。
所述的一个或多个感应FET包括一个或多个金属氧化物半导体场效应晶体管。
本发明不仅仅具有较好的使用性能，且制造工序简单，实现集成了一个或者多个感应FET到分立功率MOSFET上的功率器件。
当阅读以下结合附图的详细说明后，本发明的优点和效果将是显而易见的。
附图说明
图1是本发明的一个实施例的半导体器件的俯视图；
图1A是本发明的一个实施例中显示钝化层的半导体器件的俯视图；
图2是图1所示的半导体器件沿B-B线的侧视图；
图3A-3D是本发明的实施例中用于半导体器件的各个可替换的感应FET结构的俯视图；
图4A-4H是本发明的实施例中显示半导体器件的制造过程的一系列侧视图。
具体实施方式
虽然为了说明，以下的一些具体描述包含很多细节，但是本领域的任何一个普通技术人员都明白以下细节的很多变化和修饰都在本发明的保护范围之内。因此，以下描述的本发明的具体实施方式并不丧失一般性，且对于发明的权利要求未施加任何限制。
本发明的实施例的一些方面可能需要同时参考图1、图1A和图2才能被理解。图1显示的是本发明的实施例中半导体器件100的俯视图。如图1所示，该半导体器件包含一个共同衬底101，一个设置在共同衬底101上的主FET 102，和同样设置在该共同衬底101上的一个或者多个感应FET 104。如图1所描述的实施例中，感应FET 104可被内置在被主FET 102的有源区域围绕的区域内。主FET 102可以是MOSFET，典型的是个功率MOSFET，且可以按条纹状单元或者封闭单元排列。感应FET 104也可以是MOSFET，其也可以按条纹状单元或封闭单元排列。主FET 102和感应FET 104都形成在共同衬底101上。主FET 102和每个感应FET 104都包含他们各自的源极、栅极、和漏极结构。所述的源极结构形成在共同衬底101的本体层中。漏极衬垫103(如图2所示)形成在衬底101的背面。
组成主FET 102的栅极和源极结构一般位于主FET源极金属106的下方。感应FET 104的源极结构电连接感应FET的源极金属108。组成感应FET104的栅极和源极结构一般位于感应FET源极金属108的部分下方。然而，这些结构一般不位于感应FET的源极衬垫118(有时被当作为感应衬垫)的下方，以避免接合线的影响造成的损害。由于感应FET单元的数量通常比主FET单元的数量小好几个数量级，上述对感应FET单元的损害将很大地影响所设计的感应率的精确性。主FET单元也处于接合线影响的损害之下，但是被损害的主FET单元的数量和其总数比起来相对很小，因此不会对所设计的感应率的精确性造成太大的影响。感应FET源极金属108可能覆盖整个感应FET的源极区域，并且延伸到没有有源感应FET单元104的区域，该区域的感应衬垫直接形成在FET源极金属108之上，或者形成在位于感应FET源极金属108上的钝化层之上。为了图的简洁性，图1中未显示钝化层。图1A是如图1一样的俯视图，但是其还显示了钝化层208和开设在钝化层208上的窗口，根据本发明的实施例，该窗口是为了允许钝化层208和主FET源极金属106，感应FET源极金属108以及外部栅极金属111接合而开设。通过钝化层208上的窗口而暴露出来的金属，形成了栅极衬垫120，主FET源极衬垫107和感应FET源极衬垫118。很清楚，感应FET 104没有直接位于感应FET源极衬垫118之下。
主FET 102和感应FET 104的栅极结构通过一个共同栅极金属110彼此电连接。第一金属缝隙(gap)112将主FET源极金属106与共同栅极金属110电绝缘。第二金属缝隙114设置在共同栅极金属110和感应FET源极金属108之间。第三金属缝隙115设置在主FET源极金属106和外部栅极金属111之间。主FET 102和感应FET 104的栅极终端和共同栅极金属110之间的电连接可通过例如导电物填充沟槽(图1未显示)来实现，该导电物填充沟槽形成在衬底101的本体中，且通过沿着沟槽壁排布的氧化物层和衬底101绝缘。这些导电物填充沟槽也将共同栅极金属110和外部栅极金属111连接起来。从沉积在衬底101上面的单独的图形化金属层上形成了主FET源极金属106，感应FET源极金属108，外部栅极金属111和共同栅极金属110。栅极衬垫120设置在外部栅极金属111之上。
主FET源极金属106，感应FET源极金属108，外部栅极金属111和共同栅极金属110被钝化层208(如图1A和图2所示)覆盖。外部电连接可通过在钝化层208上的导通孔(via)连接到设置在钝化层208上的主FET源极衬垫，从而实现其与主FET源极金属106的电连接。或者，主FET源极衬垫可由通过钝化层208上的窗口而暴露出来的源极金属106的一部分形成。在一个类似的方式中，外部电连接可通过钝化层208连接到设置在感应FET源极金属108上的钝化层上的感应FET源极衬垫118(感应衬垫)，从而实现其与感应FET源极金属108的电连接。或者，感应FET源极衬垫118由感应FET源极金属108的一部分形成，该部分通过钝化层208上的窗口暴露出来。常见的是，主FET源极金属106的几乎整个表面都可用接合线接合。另外，外部电连接可通过钝化层连接到设置在栅极金属110上的钝化层之上的栅极衬垫120，从而实现其和栅极金属110的电连接。然而，在如图1、图1A、图2所示的实施例中，栅极衬垫120由外部栅极金属111实现。共同栅极金属110和外部栅极金属111在其下方通过栅极流道(runner)沟槽222(图2)连接。主FET 102和感应FET 104的漏极之间的电连接可通过将该些漏极通过衬底101的较低部分连接到共同漏极衬垫103上(如图2所示)来实现，该共同漏极衬垫103形成在共同衬底101的背面。
半导体器件100还包含一个电绝缘体122，如图2所示，该电绝缘体122形成在位于主FET 102和感应FET 104之间的共同衬底101的本体层上。在如图1所描述的实施例中，电绝缘体122设置在第一金属缝隙112和第二金属缝隙114之间。举例说明，电绝缘体122可通过掺杂体207和沟槽环209的组合的形式实现。电绝缘体122提供位于共同衬底101本体之内的主FET102和感应FET104的源极结构之间的电绝缘。
如图2所示，主FET 102包含若干个FET结构，每一个FET结构包含一个沟槽栅极202和对衬底101的部分本体区域201进行适当掺杂所形成的源极204。每个主FET器件的栅极202可能以排布有绝缘体的沟槽形式来实现，该绝缘体例如可以是氧化物，且填充有导电多晶硅。栅极202垂直于剖线B-B延伸且穿过并行于剖线B-B的一个或者多个沟槽栅极，且电连接于栅极流道沟槽222，该栅极流道沟槽222通过绝缘层206上的一个或者多个导电通孔203与共同栅极金属110实现电连接。栅极流道沟槽222还连接外部栅极金属111。主FET单元的源极204通过一个主FET源极金属106和其他类似器件并联。源极区域204通过穿过绝缘层206的导电通孔205电连接主FET源极金属106。主FET源极金属106通过导电通孔电连接主FET源极衬垫，该导电通孔是穿过位于源极衬垫下方和主FET源极金属106上方的部分钝化层208而形成的。另外，主FET源极衬垫可由未被钝化层208上的窗口覆盖的部分主FET源极金属106形成。允许主FET源极金属106的几乎整个表面作为接合线的接合区是常见的。
感应FET 104类似的包括若干器件结构，每一个器件结构都包括一个沟槽栅极210，其穿过一个或者多个垂直的栅极沟槽电耦合到栅极流道224上。栅极流道224通过通孔211连接共同栅极金属110。从共同栅极金属110，栅极流道224还通过外部栅极金属111和栅极流道222电连接栅极衬垫120。感应FET源极212穿过通孔225通过感应FET源极金属108电耦合到其他感应FET单元源极。沟槽栅极210，源极212和本体区域221和上述的主FET栅极202，源极204和本体201以一致的方式来设置。感应FET源极金属108通过形成在钝化层208上的导电通孔电连接感应FET源极衬垫(感应衬垫)118。或者，感应衬垫可由感应FET源极金属108的一部分形成，而这部分源极金属108通过钝化层208上的窗口暴露出来。共同栅极金属110把主FET102的沟槽栅极流道222和感应FET 104的沟槽栅极流道224电连接起来。第一金属缝隙112电绝缘共同栅极金属110和主FET源极金属106，第二金属缝隙114电绝缘感应FET源极金属108和共同栅极金属110。
如上所讨论的，主FET和感应FET器件的源极和本体区域形成在同一个衬底101上。电绝缘体122将这两个源极和本体区域绝缘。例如，电绝缘体122包含本体掺杂环207和一个电绝缘以及电浮动(floating)的多晶硅填充(poly-filled)沟槽209，其提供主FET 102和感应FET 104之间的电绝缘。本体掺杂环207可通过对部分衬底101进行适当的掺杂而形成。沟槽209具有和沟槽栅极202、210类似的结构，但是沟槽209和沟槽栅极绝缘。为了实现主FET源极金属106、感应FET源极金属108与共同栅极金属110电绝缘，钝化层208可填充金属缝隙112和114，且设置在主FET源极金属106、感应FET源极金属108和共同栅极金属110的顶部。或者，除去部分的或者全部的钝化层208，再将接合线分别直接的接合到主FET源极金属106、感应FET源极金属108和共同栅极金属110。
根据本发明的实施例，存在很多不同的可能的半导体器件的设计。图3A-3D是根据本发明的实施例，许多可能的用于半导体器件的感应FET结构中的仅仅一部分的俯视图。例如，如图3A所示，半导体器件300包含一个设置在主FET的有源区域内的感应FET。半导体器件300包括一个位于临近主FET 302中心的感应FET 304。主FET 302和感应FET 304的源极金属位于FET和相应的源极衬垫303、308，以及栅极衬垫306之间。缝隙305、307形成在共同金属层上，将其分割为主FET 302和感应FET 304的栅极金属区域和源极金属区域。主FET和感应FET的源极衬垫303、308位于相应的金属区域之上。栅极衬垫306位于部分栅极金属区域之上。虚线指出的电绝缘体309以适当的形式形成在衬底的本体部分，用以电绝缘主FET302和感应FET304的源极区域。
如图3B所示的半导体器件301中，感应FET 304位于主FET 302接近角落的位置。或者，感应FET 304位于如图3C所示的半导体器件321中临近主FET 302的边缘部分。主FET和感应FET之间的电流率通过仅仅改变一个源极掩模层来调整。
具有不同电流率的多种感应FET可以非常容易的被集成到主功率MOSFET中。图3D是显示半导体器件310，该半导体器件310包括两个感应FET 312和314，位于临近主FET 302的角落的位置。主FET和两个感应FET的源极金属位于FET和相应的源极衬垫311、313、315以及栅极衬垫317之间。缝隙316、318、319形成在共同金属层上，将该金属层分割成主FET和每一个感应FET的栅极金属区域和源极金属区域。主FET和感应FET的源极衬垫311、313、315位于相应的金属区域之上。栅极衬垫317位于部分栅极金属区域之上。虚线指出的一个电绝缘体320以适当的形式形成在衬底的本体部分，来电绝缘主FET和感应FET的源极区域。
有很多种不同的可能方式来制造上述所讨论的类型的半导体器件。例如，图4A-4H是一系列侧视图，是根据本发明的一个实施例，显示一个N沟道MOSFET半导体器件的制造过程。类似的技术可被用于制造P沟道MOSFET器件。如图4A所示，一个N-外延层404可被形成在N+衬底402的顶部。接着一个沟槽掩模(未显示)形成在N-外延层404的顶部。该N-外延层404可通过沟槽掩模蚀刻到预定的深度，用于形成如图4B所示的主FET栅极沟槽403A、主FET栅极流道沟槽403B、感应FET栅极沟槽405A、感应FET栅极流道沟槽405B和绝缘沟槽406。接着在沟槽403A、403B、405A、405B和406的侧壁上生长出栅极氧化物410。随后沟槽403、405和406可用如多晶硅的导电性材料408填充，接着如图4C所示进行回蚀。在这个方式中，源极终端、沟槽栅极、和绝缘沟槽可全部在一个共同的工艺序列步骤中同时形成。
为了形成源极区域和一个电绝缘体，可在外延层404注入与该外延层的惨杂物具有相反极性的掺杂物。例如，通过使用一个本体掩模(未显示)，P-掺杂物412被注入和热处理(annealed)到N-外延层404中，该N-外延层404临近主FET栅极沟槽403A、主FET栅极流道403B、感应FET栅极沟槽405A、感应FET栅极流道沟槽405B和绝缘沟槽406。如图4D所示，该P-掺杂物412在临近绝缘沟槽406处形成本体环，用以帮助提供主FET和感应FET之间的电绝缘。这样，主FET和感应FET器件区域和本体阻隔环可在一个共同工艺步骤的工序里同时形成。值得注意的是，在这个制造N沟道器件的例子里，P-掺杂物被注入到N-掺杂的外延层404中。或者，N-掺杂物可被注入到P-掺杂的外延层来制造一个P沟道器件。
N+型掺杂物被注入和热处理来形成如图4E所示的主FET源极区域413和感应FET源极区域414。一个绝缘层416，例如，硼磷硅玻璃(BPSG)，沉积在N-外延层404的顶部。回蚀绝缘层416来形成触点开口(opening)417和418，其分别位于主FET栅极流道沟槽403B和感应FET栅极流道沟槽405B的顶部。如图4F所示，分别形成主FET源极和感应FET的源极的触点开口430和431。触点填充物432、434可通过触点开口430、431而注入。
一个导电层沉积在绝缘层416的顶部，并且沉积至触点开口417、418、430和431中，通过图案化来形成共同栅极金属420(其电连接主FET栅极流道沟槽403B和感应FET栅极流道沟槽405B)，主FET源极金属421和感应FET源极金属422。如图4G所示，回蚀导电层用以形成绝缘共同栅极金属420和主FET源极金属421的开口423，以及绝缘共同栅极金属420和感应FET源极金属422的开口424。如图4H所示，最后将钝化层426沉积到开口417、418中，且沉积到共同栅极金属420、主FET源极金属421、感应FET源极金属422的顶部。
以上图4A-4H所描述的方法仅仅显示在一个衬底上制造N沟道主FET和感应FET的方法，且感应FET不位于感应FET源极衬垫的下方。然而，具有大量不同电流率的多种感应FET可在不需要额外步骤和额外掩模的情况下非常容易的形成在一个共同衬底上。本发明的实施允许主FET、感应FET和它们之间的电绝缘体使用共同的工艺步骤形成于同一半导体衬底。虽然根据本发明的实施例，用于制造器件的步骤的性质和工序可能是相同的，但在制造电绝缘体和FET器件的工艺步骤中使用的掩模是不同的。
虽然以上是本发明优选实施例的完整描述，其可以作出多种修改，变更和替代。因此，本发明的范围不应该由以上描述定义，而是应该由权利要求及其全部的等效范围决定。任何特征，无论优选与否，都可和其他任何无论是否优选的特征结合。在以下的权利要求中，定惯词A或An，除非明确指出，是指其后所指代的物品的数量的一个或者多个。附加权利要求不能被理解为功能叠加方法的限制，除非此类限制使用短语“代表”明确指出。

Claims (24)

1.一个半导体器件，其特征在于，包括：
一个主FET，其包括一个源极和一个栅极终端；
一个或多个感应FET，每个感应FET包括一个源极和一个栅极；所述感应FET没有位于感应FET源极衬垫之下；
一个共同栅极金属，其电连接到主FET的栅极和一个或多个感应FET的栅极；和
一个电绝缘体，其位于主FET和一个或多个感应FET之间，所述的主FET、一个或多个感应FET以及电绝缘体形成在一共同衬底上。
2.如权利要求1所述的半导体器件，其特征在于：
所述的一个或多个感应FET设置在被主FET的有源区域围绕的区域内，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
3.如权利要求2所述的半导体器件，其特征在于：
所述的一个或多个感应FET位于临近主FET的中心的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
4.如权利要求2所述的半导体器件，其特征在于：
所述的一个或多个感应FET位于临近主FET的一个或多个边缘的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
5.如权利要求2所述的半导体器件，其特征在于：
所述的一个或多个感应FET位于临近主FET的一个或多个角落的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
6.如权利要求1所述的半导体器件，其特征在于：
所述的一个或多个感应FET设置在被主FET的有源区域围绕的区域外，且位于临近主FET的一个或多个角落的区域，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
7.如权利要求1所述的半导体器件，其特征在于：
所述的主FET包括一个金属氧化物半导体场效应晶体管。
8.如权利要求1所述的半导体器件，其特征在于：
所述的感应FET还包含一个源极金属，其延伸并超越出有源单元区域以形成一感应衬垫。
9.如权利要求1所述的半导体器件，其特征在于：
所述的一个或多个感应FET按条纹状单元排列或按封闭单元排列。
10.如权利要求1所述的半导体器件，其特征在于：
所述的主FET和一个或多个感应FET具有分离的源极衬垫。
11.如权利要求1所述的半导体器件，其特征在于：
所述的电绝缘体包含形成在共同衬底上的一个本体阻隔和/或沟槽环。
12.一种制造具有一个主FET和一个或多个感应FET的半导体器件的方法，其特征在于，包含：
a)在衬底上形成主FET的一个源极和一个栅极；
b)在衬底上形成一个或多个感应FET的一个源极和一个栅极；所述感应FET没有位于感应FET源极衬垫之下；
c)在位于主FET和一个或多个感应FET之间的衬底上形成电绝缘体；以及，
d)电连接主FET和一个或多个感应FET的栅极终端；
所述的主FET、一个或多个感应FET以及电绝缘体形成在一个共同衬底上。
13.如权利要求12所述的方法，其特征在于：
所述的步骤a)中包含形成沟槽主FET栅极的步骤，步骤b)中包含形成一个或多个沟槽感应FET栅极的步骤，步骤c)中包含形成绝缘沟槽的步骤；该些步骤在一个共同工序中同时完成。
14.如权利要求12所述的方法，其特征在于：
所述的步骤a)包含掺杂主FET器件区域的步骤，步骤b)中包含掺杂一个或多个感应FET器件区域的步骤，步骤c)中包含掺杂电绝缘体的一个或多个本体阻隔区域的步骤；该些步骤在制造工艺的一个共同工序中同时完成。
15.如权利要求12所述的方法，其特征在于：所述的步骤a)～d)包括：
i)在具有第一极性的重掺杂衬底顶部形成具有第一极性的外延层；
ii)在外延层顶部形成沟槽掩模；
iii)通过沟槽掩模蚀刻外延层到预定深度，以形成一个或多个通过电连接的主FET栅极沟槽、一个或多个感应FET栅极沟槽以及一个或多个绝缘沟槽；其中，所述的绝缘沟槽位于主FET栅极沟槽和感应FET栅极沟槽之间；
iv)用导电性材料填充沟槽，以形成主FET栅极和感应FET栅极；
v)在外延层中临近绝缘沟槽的位置注入与具有第一极性的外延层相反极性的掺杂物，以形成位于主FET和一个或多个感应FET之间的绝缘体；和
vi)在主FET栅极和感应FET栅极之间形成共栅导电层，使得该主FET栅极和感应FET栅极通过该共栅导电层彼此电连接。
16.如权利要求15所述的方法，其特征在于：
在步骤vi)之前，还包含在沟槽侧壁上形成一栅极氧化物层的步骤。
17.如权利要求15所述的方法，其特征在于，所述的步骤v)进一步包含：
在临近主FET栅极沟槽和感应FET栅极沟槽的N-外延层中注入P-型掺杂物；和
热处理注入的P-型掺杂物。
18.如权利要求17所述的方法，其特征在于：
进一步包含注入N-型掺杂物以形成主FET源极终端和感应FET源极终端的步骤。
19.如权利要求18所述的方法，其特征在于，所述的步骤vi)包括：
在N-外延层顶部沉积一硼磷硅玻璃层；
回蚀该硼磷硅玻璃层，以在主FET栅极沟槽和感应FET栅极沟槽的顶部形成触点开口；
在硼磷硅玻璃层的顶部以及触点开口内沉积共栅导电层，以形成一个主FET和感应FET的共同栅极衬垫，以及主FET源极衬垫和感应FET源极衬垫；和
回蚀共栅导电层以形成开口，用于在共同栅极衬垫和主FET源极衬垫之间形成绝缘，以及在共同栅极衬垫和感应FET源极衬垫之间形成绝缘。
20.如权利要求19所述的方法，其特征在于：
还包含在共栅导电层的顶部沉积一钝化层的步骤。
21.如权利要求14所述的方法，其特征在于：
所述的步骤b)包含在主FET的有源区域内部形成一个或多个感应FET的步骤，该一个或多个感应FET与该主FET具有共同的栅极和漏极终端，以及分离的源极终端。
22.如权利要求14所述的方法，其特征在于：
所述的主FET包括一个金属氧化物半导体场效应晶体管。
23.如权利要求22所述的方法，其特征在于：
所述的金属氧化物半导体场效应晶体管是一个功率金属氧化物半导体场效应晶体管。
24.如权利要求12所述的方法，其特征在于：
所述的一个或多个感应FET包括一个或多个金属氧化物半导体场效应晶体管。
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