CN101529572B - 用于选择性材料沉积的工件表面改性的方法与设备 - Google Patents

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Abstract

提供用于工件(100)的表面选择性改性的方法和设备。在一些实施例中，使用工件表面影响装置(120)，其优先地接触工件(100)的顶表面(130)，顶表面(130)的化学改性可以在工件(100)的期望场区域(130)上实现，而不影响场区域(130)内的腔或凹进(132)的表面。工件表面影响装置包括与形成工件(100)表面(130)的材料起化学反应的物质(140)。化学活性材料(140)可以是薄膜或涂层的形式，其接触工件(100)的表面(130)，从而化学地改性该表面。在一些实施例中，工件表面影响装置可以是固态涂抹器的形式，如辊或半透膜。

Description

用于选择性材料沉积的工件表面改性的方法与设备
相关申请的引用
本申请根据美国法典35条119(e)款要求于2006年8月30日提交的编号为60/824,038标题为“WORKPIECE SURFACEMODIFICATION FOR SELECTIVE MATERIAL DEPOSITION(用于选择性材料沉积的工件表面改性)”的临时申请所具有的优先权，并通过引用将其全部公开内容并入本文。
技术领域
本发明一般涉及工件表面的选择性改性。更具体地，本发明涉及选择性地改性工件表面以允许在工件上的选择性沉积，如在集成电路制造期间在半导体基底上的选择性沉积。
背景技术
多个步骤通常被执行以制造集成电路(IC)的多级互联。这些步骤包括在诸如半导体基底或晶片的工件上沉积导电和绝缘材料，随后通过使用光刻法全部或部分移除这些材料以使光刻剂形成图案，从而，如在镶嵌处理期间，选择性地将其暴露于蚀刻剂而选择地移除材料，进而形成如通孔、接触孔、导线、沟槽和通道的凹进特征的期望图案。这些特征可以被统称为凹进或腔，而其中形成有所述特征的叠加表面可被称为工件的场区域或顶表面。通常，场区域是平的。凹进通常为广泛的各种尺度和形状，并且使用电镀或化学镀(无电镀)或其它的材料沉积方法将高导电材料填入所述凹进。一般的填充技术在凹进中和场区域上都沉积材料。因此，如蚀刻和/或化学机械抛光(CMP)的额外处理步骤通常被执行以除去沉积在场区域上的多余材料。在多次完成这些沉积和移除步骤后，IC的各个部分之间形成低电阻互联结构。
铜(Cu)和铜合金通常用于IC内的互联，这是因为其低电阻率和高电迁移阻抗。电沉积是将铜沉积到工件表面上的凹进内的普通方法。
传统的电沉积方法和设备在图1A和图1B中描述。图1A图示说明了绝缘体构成其顶部的工件10的截面图。使用传统沉积和蚀刻技术，如密集排列的小通孔18a或凹槽18b的特征18a、18b可以在工件内形成。通常，通孔18a的宽度可以是亚微米的。通孔18a可以是窄且深的；换句话说，它们可以有高的纵横比(即其深度对宽度的比率大)。在另一方面，双镶嵌结构(未显示)具有在底面上的宽凹槽和小通孔。宽的凹槽具有小的纵横比。
图1B图示说明了用铜填充图1A的凹进的传统方法。工件10和绝缘体具有沉积于其上的阻挡层或粘附层，以及覆盖阻挡层或粘附层的种子层。为便于图示说明，阻挡层和种子层一起被称为参考数字12。
参考图1B，在沉积种子层12之后，例如铜的导电材料14从电镀槽被电沉积到种子层6上。在这个步骤期间，电触点被制作到种子层和/或阻挡层12，从而阴极(负)电压可以相对于阳极(未显示)而施加于其上。随后，通过使用电镀溶液，导电材料14被电沉积到整个工件表面上。种子层12在图1B中被显示为沉积的导电材料层14的主要部分。通过使用如氯离子的添加剂、干扰剂/抑制剂和加速剂，获得凹进内导电材料(如铜)的自底向上的生长是可能的。
如图1B所示，沉积的铜14完全地填充通孔18a并且一般在大凹槽18b内是保角或共形的(conformal)。然而，铜不完全填充凹槽18b，这是因为添加剂在大特征内是无效的。例如，确信的是，在通孔和具有大纵横比的其他特征中观察到的自底向上的沉积的发生是因为干扰剂/抑制剂分子本身附着到特征开口的顶部分，从而抑制此处附近的材料生长。这些分子不能有效地通过窄开口扩散到如图1的通孔18a的高纵横比特征的底表面。此外，在通孔18a底表面上的加速剂的优先吸收导致该区域的更快生长，这导致自底向上生长和图1B所示的铜沉积图案。因此，如在图1B中看到的，相对大纵横比的特征18a被过填充，而相对大纵横比特征18b被更加保角地填充。可以意识到，没有适当的添加剂，铜可以在高纵横比特征的垂直壁和底表面上等速生长，因此导致如接缝和孔穴的缺陷，这是本行业所公知的。
在互联构造的下一步中，过量沉积的材料14被从工件10的场区域移除，留下工件内凹槽、通孔和其他凹进内的导电材料14。这个步骤消除了通过导电材料14形成的互联或其它特征之间的电触点。如本领域公知的，用于将材料从工件顶部选择性移除的普通技术是化学机械平坦化(CMP)。如图1C所示，在CMP步骤后，材料14被完全地从场区域14移除。
CMP技术在集成电路制造业被广泛采用，并已经成为制造工艺的标准部分。然而许多问题可能限制了CMP在下一代集成电路制造中的使用。这些问题包括，如，凹陷(挖空)和腐蚀(导电或介电材料的过度移除)，高处理成本、瑕疵以及对低介电(low-k)材料的应用限制。
为减少或消除与CMP相关的问题，几种方法被研发以用于仅在工件的凹进区域内的选择性材料沉积。
被称为电化学机械沉积(ECMD)的一种新型电镀技术被开发以在带有腔的工件上沉积材料。编号为6,176,992的美国专利“Method and Apparatus for Electrochemical Mechanical Deposition(用于电化学机械沉积的方法和设备)”公开了一种技术，其实现了在工件表面上的腔内沉积导电材料，并同时将场区域上的沉积最小化。这个ECMD工艺导致平坦的材料沉积，但同步的抛光和材料沉积易于导致带有严重瑕疵的构造。
编号为7,051,934、6,974,775、6,787,460和6,410,418的美国专利描述了用于选择性电镀或沉积的多种其它方法。然而这些方法存在限制它们实际应用的各种问题。
因此，存在对一种用于控制在工件的需要区域上沉积的方法和系统的需求。
发明内容
根据本发明的一方面，提供一种用于半导体处理的方法。这种方法包括：提供一工件，所述工件具有顶表面并具有在所述顶表面中的凹进图案。相对于所述凹进的表面，所述顶表面选择性地接触表面改性剂从而化学地改性所述顶表面。随后，选择性地将材料沉积到所述凹进中。所述材料的沉积在所述顶表面上被抑制。
依照本发明的另一个方面，提供一种用于集成电路制造的方法。该方法包含提供具有场区域和向所述场区域开口的腔的基底。相对于场区域和腔的表面中的另一个，选择性化学改性场区域和腔的表面中的一个。随后在所述场区域和所述腔的表面中的另一个上选择性沉积材料。
依照本发明的另一个方面，提供一种集成电路制造系统。该系统包含用于改性基底表面的表面改性剂源。固态化学载体被配置为通过机械地接触所述基底的所述表面将表面改性剂施加到所述基底的表面上。该系统同样包含沉积装置，其用于将材料沉积到所述基底上。
附图描述
通过优选实施例的详细描述以及附图可以更好地了解本发明，其中附图用于图示说明而不是限制本发明。
图1A-1C是根据现有技术，在用于执行镶嵌型铜电镀和CMP工艺的步骤顺序中，工件的示意性截面侧视图。
图2A-2C是依照本发明一些实施例的工件的示意性截面侧视图，所述工件具有带有阻挡层和种子层的凹进图案和接触所述工件的顶表面的化学载体。顶表面上的阻挡层/种子层被化学地改性并且材料被选择性地沉积到凹进中。
图3A-3D是依照本发明一些实施例的各种工件的示意性截面侧视图，其显示进一步处理步骤的示例。
图4A-4B是依照本发明其他实施例的与辊接触的工件的示意性截面侧视图。在与辊接触后工件的场区域被化学地改性，其中辊在其表面具有化学活性材料。
图5A-5C是依照本发明另外的其他实施例的与半透膜接触的工件的示意性截面侧视图，化学活性材料穿透该膜并化学地改性工件的顶表面。
图6A-6C是依照本发明其它实施例的工件的示意性截面侧视图，所述工件具有被保护物质填充的腔，该保护物质和同工件表面化学反应的物质是不可混合的。通过与化学活性物质接触，顶表面的未保护部分被改性。
图7A-7C是依照本发明另外的其他实施例的工件的示意性截面侧视图，该工件具有被保护物质填充的腔，该保护物质与同工件表面化学反应的物质是可高度混合的。工件被暴露在与工件表面化学反应的物质中，该物质堆积在腔内并将腔的表面改性。
图8A-8B是依照本发明实施例的显示不带有和带有选择性表面改性的工件上铜电镀结果的顶视图。
图9是依照本发明实施例的显示在测试晶片的不同特征内选择性沉积的结果的顶视图。
图10A-10B是依照本发明实施例的显示在测试晶片不同特征上选择性沉积的结果的顶视图。
图11是依照本发明实施例的选择性沉积结果的AFM图像和测量。
图12是依照本发明实施例的显示在测试晶片的不同凹槽内选择性沉积的结果的顶视图。
图13是显示在场区域内选择性沉积的顶视图，其中测试晶片的凹槽被保护以避免沉积。
图14是依照本发明的沉积系统的设备的示意图。
图15是图14设备的示意图，其显示隔离的表面改性模块。
具体实施方式
本发明的实施例提供用于工件的表面材料受控改性的方法和设备。表面改性剂通过例如选择性地接触工件的期望部分或通过选择性地在工件的期望部分中堆积，选择性地改性所述表面材料。改性避免了那些区域上的沉积。表面改性允许材料被选择性地沉积在工件的凹进内而不是场区域内。另一方面，材料可以被选择性地沉积在场区域而不是凹进内。
有利的是，本发明的实施例消除或显著地减少了平坦化或移除多余沉积材料的必要性。例如，特征可以在凹进内形成而不需要CMP来移除沉积在场区域内的材料，从而避免与CMP相关的缺陷(如导电材料或介电材料的过多移除、高处理成本、瑕疵以及低介电材料的应用限制等缺陷)。消除或减少对CMP步骤的需要带来进一步的优点，例如可使用各种脆弱的低介电材料来形成镶嵌结构。本发明一些实施例的另一优点是在工件的场区域上进行选择性材料沉积，因此允许镶嵌结构的介电部分选择性改性的能力。此外，本发明的实施例提供简单并且强大的选择性表面改性的系统和方法。
在一些实施例中，工件表面影响装置或敷料器优选地接触工件的顶表面而不接触工件内腔的表面。工件的接触场区域的化学改性被实现并且未接触的腔表面没有被化学地改性。不考虑理论限制，人们认为表面化学改性是通过工件表面与物质的接触化学反应实现的，所述物质与形成工件表面的材料化学反应。所述化学活性材料在敷料器上可以是薄膜或涂层的形式，这允许其与工件的顶表面接触。
在其他实施例中，工件的腔可以用掩膜材料填充。在一些实施例中，工件的未掩膜场区域被留下暴露并且被化学地改性。在其他实施例中，工件内腔的表面被化学地改变而场区域保持不变。
在选择性改变工件的表面后，材料可以被选择性沉积到未改变的表面。导电材料，如铜，可以通过电化学电镀而被沉积到未改变的表面如腔表面上。例如，本发明的实施例可以允许为镶嵌处理在凹槽内进行选择性金属沉积，从而形成半导体或集成电路结构。
可以意识到电化学沉积通常使用阻挡层和种子层以便于沉积。有利的是，在本发明的一些实施例中，选择性表面改性可以在阻挡层和/或种子层的沉积前执行。在这些实施例中，阻挡层和/或种子层沉积可以仅提供在凹槽和通孔中，这有利于避免不需要的互联或夹层电介质污染，从而得到优秀的互联结构。
参考本文的描述，可以意识到术语芯片、集成电路、单片电路器件、半导体器件和微电子器件是可互换使用的。
术语金属线、轨迹、导线、导体、信号路径、发信号介质都是相关的并且可使用本发明的实施例形成。此处列出的相关术语一般是可互换的并且按照从更具体到更一般的顺序出现。
金属线也可被称为轨迹、导线、线、互联或仅称为金属。金属线可由铜(Cu)或铜合金以及另一种或多种金属形成，如镍(Ni)、铝(Al)、钛(Ti)和钼(Mo)或由不同金属、合金或者其组合的叠层形成，金属线是导体，其提供用于连接或电互联电路的信号路径。
除金属以外的导体也可以用于形成微电器件。如掺杂的多晶硅、掺杂的单晶硅(一般只是指扩散掺杂，而不在意这种掺杂是否通过热扩散或离子注入来实现)、钛(Ti)、钼(Mo)和难熔金属的硅化物等材料是其它导体的示例。
如本文所使用的，术语金属适用于基本纯净的单金属元素以及两种或多种元素的合金或结合，其中至少一种是金属元素。
基底通常指是基础工件的物理对象，其通过各种处理操作转换成需要的电子器件，如集成电路。基底可包括导电材料(如铜或铝)、绝缘材料(如陶瓷、塑料或蓝宝石)，半导体材料(如硅)，非半导体材料或半导体与非半导体材料的组合。在一些实施例中，基底包括分层的材料，如一片被电介质层覆盖的为电和/或热传导性选择的材料(如铜或镀有镍/铁合金的铜)，所述电介质诸如为塑料，所述电介质因电绝缘性、稳定性和压膜加工特性而被选择。在一些其他实施例中，所述工件可以是太阳能电池板。
术语垂直被限定为表示基本垂直于基底的主平面。高度或深度表示垂直于基底主表面方向上的距离。
术语顶表面或场区域指工件的表面，其在凹进外侧并且凹进形成于其内。可以意识到，当凹进向上开口，所述顶表面在凹进水平(高度)之上，当凹进向下开口，所述顶表面在凹进水平之下。
现在将参考附图，其中相同的数字和相同的影线代表相同的部分。可以意识到附图不需要按比例绘出。
如上文描述的，图1A-1C以简化的截面示意图的形式说明现有技术实践中执行镶嵌型铜电镀和CMP工艺的步骤顺序。镶嵌处理通常包括以下简化的步骤：1.在基底上的隔离(介电)材料中建立凹进区域，其中互联将被置入此处。2.溅射(或化学镀层)材料从而对基底的整个表面进行涂覆。3.铺上电镀金属(如，铜)以填充压印的特征并用金属覆盖整个基底。4.从基底的顶表面磨掉多余的金属。
图1A显示了带有阻挡和种子层12的形成图案的基底10，其中阻挡和种子层12叠加在基底10的顶表面14和凹进18a、18b的表面16上。基底10(在图示部分由绝缘材料形成)被压印有位于凸起区域20之中的通道18b的图案。这些通道18b限定了最终形成成型轨迹的位置。
参考图1B，导电层22，如铜、镍或其它适当金属的溅射导体或如镍或铜的无电镀沉积的材料形成在基底10上。湿化学电镀同样可以被用于将额外的材料(如铜或其它适当金属)镀到适当的厚度以形成层22。带有小特征18a的密集区域24被过填充而带有宽通道或凹槽18b的区域26的填充低于顶表面14的水平，这是由电镀沉积造成的。在场区域14上沉积的材料的厚度通常等于或超过凹槽18b的深度。
图1C显示在厚镀层22被机械抛光去掉场区域14之后的压印的基底10，留下被基底10层的绝缘材料隔离的位于凹进或通道18a、18b内彼此分离的轨迹28。由于一个或多个打磨或抛光步骤，顶表面14通常表现为一定程度的粗糙。
不希望的是，CMP工艺可以引起如区域26内图示说明的凹陷(金属线内的凹进)，以及如区域24内图示说明的腐蚀(介电线内的凹进)。CMP工艺中的另一个困难是不均匀的抛光，特别是当在大基底上执行时。即使跨越整个基底均匀地抛光，沉积金属的过抛光(即过量的材料移除)可以导致过细的轨迹，而沉积材料的抛光不足(即材料移除不充分)会导致轨迹间的短路。不均匀的抛光会缘于基底厚度或硬度的变化，或者压印表面内的变化或在压印期间施加的压力的变化。因此，得到的轨迹会有厚度和导电性质的变化。打磨同样会引起轨迹具有粗糙的凹表面，这使后续对轨迹的连接变得困难、高成本和/或不可靠。
本发明的一些实施例在图2A-2C中图示说明。图2A显示压印的基底100，其带有阻挡和种子层110，以及基本平坦的化学载体110，所述化学载体120接触基底100的顶表面130。基底100带有凹进132。
虽然为了便于图示说明而显示为单个层，但是可以意识到层110可以包括两个单独形成的层，单独形成的阻挡层和单独形成的种子层。阻挡层可以由例如钽、氮化钽、钛、钨、TiW或其组合或本领域普遍用于形成阻挡层的其它材料构成。阻挡层可以使用本领域已知的各种方法沉积，包括例如溅射和化学气相沉积(CVD)。因此，种子层通过使用本领域已知的各种方法沉积到阻挡层上。对于所需金属的沉积，种子层可以由与所需金属的电化学沉积相适应的多种导电材料形成。例如，种子层可以是铜或用于将铜沉积到凹进132中的铜替代物。
化学载体120优选地被成形从而接触基底100的顶表面130。对于基本平坦的基底，化学载体120可以是基本平坦的金属片，例如，如玻璃或膜的硬平体，其被化学活性材料的薄层140覆盖。化学载体120的面积优选地超过待处理的基底100的面积从而化学载体120完全覆盖基底100。在另外的实施例中，化学载体120的面积小于基底100的面积并且多次曝光于化学载体120被用于使基底100的全部期望区域接触化学载体120。
应该理解的是，除玻璃以外的具有需要的平整度、表面粗糙度和质量的其它材料可被用于形成化学载体120。图2A中显示的薄化学层140可以具有在约1nm到约500nm之间的厚度(优选为约1-300nm并且更优选为约50-100nm)，并且可以使用各种方法来沉积，例如接触涂覆、旋转涂覆、蒸汽冷凝、从溶液中化学沉积或本领域公知的其他方法。用于在平面上沉积化学活性材料薄层140的一种可行方法是将化学材料布置为具有液态表面(未显示)的单层膜。随后该膜可转移到化学载体120。优选地，膜沉积导致高平均性、可控厚度与连续性的膜。
如本文讨论，用于表面改性剂的物质或化学活性物质或材料可以是从聚合物、硫醇类、p-s-t-胺和羧化物类别中选择的材料。这些材料列表仅是为了说明并且不排除使用有需要性质的其它材料。表面改性剂具有防止材料在和基底100接触的点沉积的性质。优选地，表面改性剂具有与基底材料形成复合物或化学键的能力，其易于掌握、无毒并具有有限的挥发性和在处理溶剂中需要的(对于不同应用)溶解性，同时其具有对于基底100和化学载体120的需要的可湿性。表面改性剂可具有两个或更多个官能团，每个官能团与基底100和化学载体120之一反应。工件或基底100与表面改性剂之间的化学活性和化学反应包括氧化、络合物形成、导电率改变和表面能改变。
参考图2B，在压印特征上的阻挡/种子层110通过接触固态相化学反应被化学改性后，化学载体120从工件100的改性顶表面131分离。参考图2C，材料150被选择性地沉积在凹进132内。沉积可以通过本领域公知的各种沉积方法完成。有利的是，电镀或其它沉积工艺仅在工件的未改性区域沉积材料。其它沉积工艺可以包括但不限于ALD、化学镀、物理气相沉积和化学气相沉积。通常，带有对于改性基底表面131的选择性的任意沉积工艺可以被用于在凹进132内沉积材料。
如图3A-3D所示，工件表面130的选择性化学改性和凹进132内材料的选择性沉积带来额外的工艺优点。参考图3A，在凹进132内选择沉积导电材料150后(图2B)，工件100的顶表面130可以被非选择性抛光或蚀刻，从而除去阻挡/种子层110。在凹槽内选择性沉积导电材料后，额外材料(如高纯度铜)可以被沉积以用于退火和瑕疵消除。可以意识到，通过除去阻挡/种子层110，在后续沉积期间，额外的材料将有利地优先在已经沉积的材料上生长。
参考图3B，在形成阻挡层和/或种子层前，基底100的表面可以选择性地按需要改性。例如，在形成阻挡层/种子层110之前，基底100的顶表面可以被选择性地改性以形成改性表面131。有利地，通过防止阻挡层/种子层在场区域131上沉积，由形成阻挡层和/或种子层110的材料造成的场区域(其可以由电介质形成)的污染可以被避免。
参考图3C，在凹进132内选择性沉积材料之后，基底100的表面基本平坦，并且不同的非选择性材料沉积方法可以被用于说明的工艺步骤。这个步骤不需要工艺选择性(如通过加速剂/抑制剂在镀工艺中填充凹槽)并且高纯度材料可被沉积。
参考图3D，由于基底100以及沉积材料150的不同材料，额外的材料可以被选择性地沉积在基底100或沉积材料150中之一上。例如，材料选择性杯状成型，如铜选择性化学镀杯状成型，可以被用于形成保护性结构151以保护由沉积材料150形成的互联。
本发明的额外实施例在图4A-4B中说明。用于表面改性剂的敷料器是辊121的形式，在辊121的表面上带有如化学活性材料的表面改性剂层140。如所图示说明的，辊121接触基底100。优选地，辊121具有均匀、圆形的表面，使得当其滚过基底100时，辊121仅接触基底100的顶表面130，131。辊表面上的化学活性材料可以通过接触另一化学载体122而被补充，如具有表面改性剂层141的平板，其用作表面改性剂的储存器。在一些实施例中，辊121同时滚过基底100的两个顶表面130、131以及其它化学载体122的表面。因此，辊121可以同时接触顶表面130、131从而表面改性剂与那些表面进行化学反应，同时补充辊121表面上的表面改性剂。
用于敷料器或化学载体上的化学活性材料的薄层沉积的其它方法可以被使用。化学活性材料的优选厚度是1到100nm，物质一般如前面实施例描述的那样。工件100的场区域131在与辊121接触后被化学地改性。参考图4B，通过例如电化学镀的传统沉积方法，材料150被选择性地沉积在凹进132内。
如图5A-5C，在一些实施例中，半透膜160可以被用于为基底100的顶表面130提供表面改性剂。表面改性剂供给161被提供在和基底100相对的半透膜160的一侧上。在一些实施例中，半透膜160是离子交换膜。参考图5A，半透膜160接触压印工件100的顶表面130。半透膜160允许某些需要的材料透过而阻挡其它物质。离子交换膜的示例包括(非限制的)：特拉华州的E.I.du Pont de Nemours以及Wilmington公司生产的Nafion
Figure G2007800401823D00121
。表面改性剂透过半透膜160并接触以及改性工件100的顶表面130。膜160具有充分的结构整体性和刚性，以至于其不会接触凹进132的表面。在基底100是基本平坦的情况下，膜160优选地同样具有用于接触顶表面130的基本平坦的表面。表面改性剂不进入凹进132并且不改性凹进132的表面。如图5B所示，膜160在工件100的顶表面130化学改性后与工件100分离。如图5C所示，通过例如电化学镀的传统沉积方法，材料150然后被选择性沉积在凹进132内。
参考图6A-6C，掩膜材料或保护物质170可以被沉积在凹进132内，从而允许顶表面130的选择性改性。参考图6A，工件100的凹槽和腔132被保护物质170填充，保护物质170在一些实施例中可是液体。保护材料170优选是与化学活性材料不溶合的。例如，保护物质170可以是无极性的，如油基液体，而化学活性物质可以是极性的，如水溶物质。保护物质170防止化学活性物质接触和改性凹进132的表面。工件100的未保护顶表面130通过与化学活性物质接触被改性以形成改性的表面131，化学活性物质可以是例如气态或液态的形式。工件100的凹进132内的保护物质170避免了凹进表面的化学改性，这导致工件100的顶表面131和凹进132内不同的表面性质。参考图6B，在表面改性完成后，保护物质170被从工件100的凹槽和腔132内移除。该移除可以通过多种方法完成，包括例如蒸发。参考图6C，通过例如电化学镀的传统沉积方法，材料150然后被选择性沉积到凹进132内。
参考图7A-7C，在一些实施例中，材料可以被选择性沉积在工件100的场区域而不是凹进中。参考图7A，工件100的凹槽和腔132可以被物质180(优选为液态)填充，物质180与表面改性剂相溶。物质180与表面改性剂的相溶性在宽泛的范围内理解，如溶解性、亲和性或任何其它化学或物理吸引性。在一些实施例中，物质180是水而表面改性剂是MPTES(3-巯丙基三乙氧基硅烷)。
继续参考图7A，如箭头指示的，工件100被暴露于气态、膜或液态形式的表面改性剂。优选地，物质180与表面改性剂的高可溶性导致表面改性剂在凹进132内的混合、保持和堆积。因此，表面改性在凹槽和腔132内发生，这导致改性表面133(图7B)。
参考图7B，物质180通过例如蒸发从工件100的腔和凹槽132中移除。参考图7C，通过如电化学镀的传统沉积方法，材料被选择性地沉积在工件100的顶表面130上。
可以意识到，相对于以凹进中的选择材料沉积为目标的实施例情况，图7C的材料沉积被保留。图7C显示本发明实施例的控制材料沉积选择性的优势能力。
图8-13中图示说明了本发明实施例的可行性，其显示依照本发明实施例处理的测试晶片的不同样品。
图8A是在测试晶片上电化学镀铜而无任何表面改性之后的测试晶片(形成图案的晶片)的光学图像。使用H2SO4/CuSO4电镀溶液通过铂反电极以30mA每平方英寸的电流密度电镀1分钟，晶片的凹槽和场区域被镀铜。可以意识到，如电镀领域已知的，沉积膜的粗糙度可以通过电流密度、电池构造和化学添加剂的优化而减小。镀金属优化在本实验中被忽略以便于工艺简化和可视性目的。可以看出铜被沉积在场区域200和凹槽210内。
参考图8B，与图8A执行的相同铜电镀在另一个晶片上被执行，该晶片带有场区域220的选择性表面改性，导致仅在凹槽230内的铜沉积，同时场区域220保持完整。用于本测试的晶片如参照图2A-2C中说明的实施例讨论的那样被改性。显微镜保护玻璃片被用做化学承载的平基底。玻璃板被MPTES(3-巯丙基三乙氧基硅烷)(硫醇类物质)薄层覆盖，其与晶片接触并与场区域220反应。有利地，MPTES涂层的质量和厚度不是特定控制的并且允许其在宽范围内变化。这些试验的正面结果显示本发明实施例是有效可靠的。
在宽凹槽和窄凹槽以及测试晶片的不同结构中选择性沉积的试验的其他结果在图9-10中说明。由于沉积铜的更高表面粗糙度，电化学沉积的铜在图像中呈深色。在全部情况下，工件的改性场区域未被铜沉积，这证明本发明实施例的有效性。
图11同样图示说明了本发明实施例允许完全填充凹槽的能力，其显示样品的AFM图像和测量，其中铜选择性沉积在凹槽内。初始的凹槽深度(未显示)约500nm。有利地，在选择性的材料沉积后，凹槽内的铜高于场区域内的铜。
图13显示在晶片的场区域上选择性沉积的结果，其中晶片的凹槽依照图7A-7C讨论的实施例而被保护不被沉积。凹槽、凹进块和线的初始图案与图12中显示的晶片的初始图案相似。在图12中，工件的凹进区域呈现材料沉积(较深色)，但在图13中情况是相反的，材料(深色)被沉积在工件的场区域内。这些结果说明本发明具有在工件凸起或凹进特征上的材料受控沉积的优点。
应该意识到，本发明的优选实施例可以用于本领域已知的各种沉积系统，并且其对于电化学沉积系统有特殊的优势。图14和15示意性显示用于集成制造的系统200。系统200包括沉积设备202，例如，如电化学沉积腔的沉积腔或镀金属工具。系统200同样包括一个或多于一个化学载体204a、204b，如固态化学载体，其可以是本文描述的任意化学载体之一，并被连接到表面改性剂140的源208。源208补充化学载体204a、204b上表面改性剂140的供给。可以意识到，化学载体204a和204b可以被提供在进行材料沉积的同一腔或壳体内，或者化学载体204a和204b可以被提供在不同的腔内，这可以具有产生高质量处理结果的优势。例如，表面改性可以在表面改性模块210内发生，该模块提供在沉积设备202和例如清洁室(无尘室)的外部制造设施环境之间的界面212处。有利地，单独的表面改性模块210具有的优点是易于用化学载体204更新现有处理系统。虽然图示说明了两个化学载体，其具有的优点是通过允许表面改性剂补充化学载体204a同时另一个化学载体204b被用于改性工件206的表面，从而增加产量，但是可以意识到，多于两个或仅仅单个化学载体可以被提供在表面改性模块210内。
本领域技术人员可以意识到，可以对本文描述的实施例进行其它各种删减、增加和修改而不超出本发明的范围。全部这些修改和改变意应理解为落入本发明的所附权利要求限定的范围内。

Claims (24)

1.一种用于半导体处理的方法，包含：
提供一工件，所述工件具有顶表面并具有在所述顶表面上的凹进图案；
相对于所述凹进的表面，用表面改性剂选择性接触所述顶表面从而通过使所述顶表面与所述表面改性剂化学反应，将所述顶表面化学地改性，所述表面改性剂包含两个或更多官能团，每个官能团与所述顶表面和表面改性剂敷料器中的一个反应；以及
将材料随后选择性地沉积到所述凹进中，其中所述材料的沉积在所述顶表面上被抑制。
2.根据权利要求1所述的方法，其中选择性接触包含使用敷料器机械地接触所述顶表面，所述表面改性剂敷料器具有在敷料器表面上的所述表面改性剂，用于接触所述顶表面。
3.根据权利要求2所述的方法，其中所述表面改性剂敷料器是硬平体，其被设定尺寸和形状从而在选择性接触期间完全地覆盖所述工件。
4.根据权利要求2所述的方法，其中所述表面改性剂敷料器是平坦膜，其被设定尺寸和形状从而在选择性接触期间完全地覆盖所述工件。
5.根据权利要求2所述的方法，其中所述表面改性剂敷料器是辊，其中选择性接触包括使用所述辊滚过所述顶表面。
6.根据权利要求5所述的方法，其中滚过所述顶表面进一步包含使所述辊接触表面改性剂载体，其中使所述辊接触表面改性剂载体补充所述辊上表面改性剂的供应。
7.根据权利要求2所述的方法，其中所述表面改性剂敷料器是半透膜，所述半透膜对所述表面改性剂是可透的。
8.根据权利要求2所述的方法，进一步包括在所述表面改性剂敷料器上沉积所述表面改性剂。
9.根据权利要求8所述的方法，其中沉积所述表面改性剂包括执行从接触涂覆、旋转涂覆、蒸汽冷凝和从溶液中化学沉积中选择的工艺。
10.根据权利要求8所述的方法，其中所述表面改性剂被布置为自组装单层，所述自组装单层被布置在所述表面改性剂敷料器上。
11.根据权利要求1所述的方法，其中所述表面改性剂是从聚合物、硫醇类、p-，s-，t-胺和羧化物中选择的材料。
12.根据权利要求1所述的方法，其中化学地改性包括氧化、络合物形成、导电率改变或表面能改变。
13.根据权利要求1所述的方法，其中所述工件包括硅晶片。
14.根据权利要求1所述的方法，其中所述工件包含太阳能电池板。
15.根据权利要求1所述的方法，其中随后选择性地沉积形成导电互联。
16.根据权利要求1所述的方法，其中随后选择性地沉积包含电镀。
17.根据权利要求1所述的方法，其中随后选择性地沉积包括沉积从铜、镍、铝、钛、钼和其组合和合金中选择的材料。
18.一种集成电路制造系统，包含：
表面改性剂的源，所述表面改性剂用于将基底表面改性，其中所述表面改性剂与所述基底表面化学反应；
固态化学载体，其被配置为通过机械地接触所述基底的表面将所述表面改性剂施加到所述基底的所述表面上；
沉积设备，其用于将材料沉积到所述基底上，其中所述表面改性剂包含两个或更多官能团，每个官能团与所述基底的所述表面和所述固态化学载体中的一个反应。
19.根据权利要求18所述的系统，其中所述化学载体被配置为在所述化学载体的表面上提供所述表面改性剂，其中所述化学载体被配置为在接触所述基底的所述表面时提供布置在所述化学载体的所述表面和所述基底的所述表面之间的所述表面改性剂。
20.根据权利要求18所述的系统，其中所述化学载体是硬平体，其被设定尺寸和形状从而在机械地接触所述基底的所述表面期间完全地覆盖所述基底。
21.根据权利要求18所述的系统，其中所述化学载体包含辊，所述辊被配置为在所述表面上滚动。
22.根据权利要求18所述的系统，其中所述化学载体包含半透膜。
23.根据权利要求18所述的系统，其中所述表面改性剂是从聚合物、硫醇类、p-，s-，t-胺和羧化物中选择的材料。
24.根据权利要求18所述的系统，其中表面改性剂在所述化学载体上形成一个层，所述层具有1-100nm的厚度。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119525B2 (en) * 2008-02-26 2012-02-21 Applied Materials, Inc. Process for selective growth of films during ECP plating
CN102460656B (zh) * 2009-06-02 2015-02-11 三菱电机株式会社 太阳能电池的制造方法
US8334202B2 (en) * 2009-11-03 2012-12-18 Infineon Technologies Ag Device fabricated using an electroplating process
US8242012B2 (en) 2010-07-28 2012-08-14 International Business Machines Corporation Integrated circuit structure incorporating a conductor layer with both top surface and sidewall passivation and a method of forming the integrated circuit structure
CA2815568C (en) * 2010-09-23 2018-10-09 Monosolrx Llc Method and system for forming a pharmaceutical product directly onto a packaging surface
US9515166B2 (en) * 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
DE102015006606B4 (de) * 2015-05-21 2021-11-04 Audi Ag Verfahren zum Herstellen eines Bedienelements für einen Kraftwagen
US10241024B1 (en) 2016-05-02 2019-03-26 Rashid Mavliev System and method for characterization of inclusions in liquid samples
US9799752B1 (en) 2016-10-31 2017-10-24 Eastman Kodak Company Method for forming a thin-film transistor
US10163632B2 (en) * 2016-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and process for substrate modification
US11142825B2 (en) * 2019-02-01 2021-10-12 Averatek Corporation Coating of nano-scaled cavities
KR20220161331A (ko) 2020-03-31 2022-12-06 라시드 마블리에프 가공된 템플릿들을 이용하여 금속 상호연결 층들을 형성하는 방법들 및 시스템들

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080656A (en) * 1999-09-01 2000-06-27 Taiwan Semiconductor Manufacturing Company Method for forming a self-aligned copper structure with improved planarity
CN1314436A (zh) * 1999-12-01 2001-09-26 佳能株式会社 元件表面改性方法,表面改性的元件,处理液及制备方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411952A (en) * 1962-04-02 1968-11-19 Globe Union Inc Photovoltaic cell and solar cell panel
FR2288389A1 (fr) * 1974-10-17 1976-05-14 Nat Res Dev Procede d'electrodeposition de metaux sur des substrats semi-conducteurs
IT1046971B (it) * 1975-03-11 1980-09-10 Oxy Metal Industries Corp Begno per l elettrodeposizione di rame e metodo per prepararlo
US5567300A (en) * 1994-09-02 1996-10-22 Ibm Corporation Electrochemical metal removal technique for planarization of surfaces
US5516412A (en) * 1995-05-16 1996-05-14 International Business Machines Corporation Vertical paddle plating cell
US5862605A (en) * 1996-05-24 1999-01-26 Ebara Corporation Vaporizer apparatus
JPH10214896A (ja) * 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
US5807165A (en) * 1997-03-26 1998-09-15 International Business Machines Corporation Method of electrochemical mechanical planarization
US6074546A (en) * 1997-08-21 2000-06-13 Rodel Holdings, Inc. Method for photoelectrochemical polishing of silicon wafers
WO1999016936A1 (en) * 1997-09-30 1999-04-08 Semitool, Inc. Electroplating system having auxiliary electrode exterior to main reactor chamber for contact cleaning operations
US6024857A (en) * 1997-10-08 2000-02-15 Novellus Systems, Inc. Electroplating additive for filling sub-micron features
US6004880A (en) * 1998-02-20 1999-12-21 Lsi Logic Corporation Method of single step damascene process for deposition and global planarization
JP3191759B2 (ja) * 1998-02-20 2001-07-23 日本電気株式会社 半導体装置の製造方法
US6185354B1 (en) * 1998-05-15 2001-02-06 Motorola, Inc. Printed circuit board having integral waveguide
EP1070159A4 (en) * 1998-10-14 2004-06-09 Faraday Technology Inc ELECTRIC COATING OF METALS IN SMALL CUTOUTS USING MODULATED ELECTRICAL FIELDS
US7449098B1 (en) * 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US6902659B2 (en) * 1998-12-01 2005-06-07 Asm Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6497800B1 (en) * 2000-03-17 2002-12-24 Nutool Inc. Device providing electrical contact to the surface of a semiconductor workpiece during metal plating
US6251235B1 (en) * 1999-03-30 2001-06-26 Nutool, Inc. Apparatus for forming an electrical contact with a semiconductor substrate
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
US6353623B1 (en) 1999-01-04 2002-03-05 Uniphase Telecommunications Products, Inc. Temperature-corrected wavelength monitoring and control apparatus
JP2000208443A (ja) 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
JP2000232078A (ja) * 1999-02-10 2000-08-22 Toshiba Corp メッキ方法及びメッキ装置
EP1063696B1 (en) 1999-06-22 2007-08-22 Interuniversitair Micro-Elektronica Centrum Vzw A method for improving the quality of a metal-containing layer deposited from a plating bath
JP3422731B2 (ja) * 1999-07-23 2003-06-30 理化学研究所 Ｅｌｉｄセンタレス研削装置
US6410418B1 (en) * 1999-08-18 2002-06-25 Advanced Micro Devices, Inc. Recess metallization via selective insulator formation on nucleation/seed layer
US6224737B1 (en) * 1999-08-19 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for improvement of gap filling capability of electrochemical deposition of copper
US6653226B1 (en) * 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
US6341998B1 (en) 1999-11-04 2002-01-29 Vlsi Technology, Inc. Integrated circuit (IC) plating deposition system and method
US6352623B1 (en) * 1999-12-17 2002-03-05 Nutool, Inc. Vertically configured chamber used for multiple processes
JP3594894B2 (ja) 2000-02-01 2004-12-02 新光電気工業株式会社 ビアフィリングめっき方法
US6354916B1 (en) * 2000-02-11 2002-03-12 Nu Tool Inc. Modified plating solution for plating and planarization and process utilizing same
US6848970B2 (en) * 2002-09-16 2005-02-01 Applied Materials, Inc. Process control in electrochemically assisted planarization
US6346479B1 (en) * 2000-06-14 2002-02-12 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having copper interconnects
US6605534B1 (en) * 2000-06-28 2003-08-12 International Business Machines Corporation Selective deposition of a conductive material
US6436267B1 (en) * 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US7220166B2 (en) * 2000-08-30 2007-05-22 Micron Technology, Inc. Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US6766082B2 (en) * 2000-10-18 2004-07-20 Nippon Telegraph And Telephone Corporation Waveguide-type optical device and manufacturing method therefor
US6936154B2 (en) * 2000-12-15 2005-08-30 Asm Nutool, Inc. Planarity detection methods and apparatus for electrochemical mechanical processing systems
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US7201829B2 (en) * 2001-03-01 2007-04-10 Novellus Systems, Inc. Mask plate design
JP2002289687A (ja) * 2001-03-27 2002-10-04 Sony Corp 半導体装置、及び、半導体装置における配線形成方法
US6482656B1 (en) * 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
EP1415365A4 (en) * 2001-07-13 2009-01-14 Univ Brown Res Found POLYMER ELECTROLYTE MEMBRANE FOR ELECTROCHEMICAL AND OTHER APPLICATIONS
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
US7238092B2 (en) * 2001-09-28 2007-07-03 Novellus Systems, Inc. Low-force electrochemical mechanical processing method and apparatus
US6833063B2 (en) * 2001-12-21 2004-12-21 Nutool, Inc. Electrochemical edge and bevel cleaning process and system
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
GB0229191D0 (en) * 2002-12-14 2003-01-22 Plastic Logic Ltd Embossing of polymer devices
US6974775B2 (en) * 2002-12-31 2005-12-13 Intel Corporation Method and apparatus for making an imprinted conductive circuit using semi-additive plating
US7238610B2 (en) 2003-03-31 2007-07-03 Intel Corporation Method and apparatus for selective deposition
US7250104B2 (en) * 2003-08-08 2007-07-31 Novellus Systems, Inc. Method and system for optically enhanced metal planarization
CN100463115C (zh) * 2004-05-18 2009-02-18 日立化成工业株式会社 粘接接合片与使用该粘接接合片的半导体装置以及其制造方法
JP2006156426A (ja) * 2004-11-25 2006-06-15 Seiko Epson Corp 導電性パターンの形成方法
US20060234499A1 (en) * 2005-03-29 2006-10-19 Akira Kodera Substrate processing method and substrate processing apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080656A (en) * 1999-09-01 2000-06-27 Taiwan Semiconductor Manufacturing Company Method for forming a self-aligned copper structure with improved planarity
CN1314436A (zh) * 1999-12-01 2001-09-26 佳能株式会社 元件表面改性方法,表面改性的元件,处理液及制备方法

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