CN101521165A - 芯片级封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 39
- 238000005520 cutting process Methods 0.000 claims abstract description 158
- 239000003292 glue Substances 0.000 claims abstract description 17
- 238000013461 design Methods 0.000 claims abstract description 9
- 238000000227 grinding Methods 0.000 claims abstract description 7
- 238000009413 insulation Methods 0.000 claims description 49
- 239000004568 cement Substances 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 abstract description 4
- 238000000576 coating method Methods 0.000 abstract description 4
- 230000007613 environmental effect Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 12
- 238000005538 encapsulation Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
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Abstract
一种芯片级封装方法，其包括如下步骤：在已经具有若干电路的晶圆上的接触区域制作导电凸块；对晶圆进行第一次切割；在晶圆表面涂覆第一绝缘胶层，将第一次切割的切割槽和晶圆表面覆盖，同时将凸块露在外面；研磨晶圆背面达到芯片的设计厚度；对晶圆进行第二次切割；在晶圆背面涂覆第二绝缘胶层，将第二次切割形成的切割槽和晶圆背面覆盖；采用切割的方法将每一个器件分离开，形成已封装的器件。本发明的优点在于提供的工艺方法不需要特殊的先进工艺设备和特殊芯片布局，降低制造成本；封装器件被绝缘胶包裹，这种方法充分的保护芯片不受诸如湿气等环境因素的损害，提高器件的使用寿命。
Description
【技术领域】
本发明涉及半导体封装领域，特别涉及芯片级封装方法。
【背景技术】
随着社会的发展，社会对芯片的要求向更小、更薄发展。减小电子器件体积的一个方法就是增加芯片的复杂度来减小其在器件中占有的空间。同时，缩小芯片封装外壳的体积也可以达到这个目标。传统的芯片封装外壳是采用一个金属框架来导通电路内部和外部引脚之间的电信号，但传统的封装外壳的尺寸会受到引线框架尺寸的限制。
对小型化器件的需求也推动了更先进的封装技术的发展，如芯片级封装工艺(CSP)就是目前半导体封装领域内一种先进的封装技术。芯片级封装工艺发展了更小的外部轮廓和焊接面。与传统的半导体封装技术采用引线框架不同的是，芯片级封装技术采用镀金属法来生成接触面，实现内部芯片与外界接触的功能。此外，芯片用黑胶塑封起来以保护不受环境的影响和防止折曲。以上技术的采用使得封装后半导体器件的体积与芯片本身的体积非常接近，不会造成封装后半导体芯片的体积明显增大。封装体积的减小有利于同时集成更多的电路来加强电子器件的功能并缩小整个电子功能器件的体积。
和传统的封装工艺相比，目前的CSP的缺点在于现有的芯片级封装制造方法需要采用更先进的工艺设备和特殊的芯片布局，增加了封装的工艺成本；并且目前的技术还不能十分充分的保护的芯片不受诸如湿气等环境因素的损害，会影响器件的使用寿命。
【发明内容】
本发明所要解决的技术问题是，提供一种不需要特殊的先进工艺设备和特殊芯片布局的芯片级封装方法，降低工艺成本，且这种方法可以充分的保护芯片不受诸如湿气等环境因素的损害，提高器件的使用寿命。
为了解决上述问题，本发明提供了一种芯片级封装方法，其括如下步骤：在已经具有若干电路的晶圆上的接触区域制作导电凸块；对晶圆进行第一次切割，在晶圆的上表面的划片区进行；在晶圆表面涂覆第一绝缘胶层，将第一次切割的切割槽和晶圆表面覆盖，同时将凸块露在外面；研磨晶圆背面达到芯片的设计厚度；对晶圆进行第二次切割，在晶圆的背面沿着第一次切割形成的切割槽所对应的位置进行；在晶圆背面涂覆第二绝缘胶层，将第二次切割形成的切割槽和晶圆背面覆盖；采用切割的方法将每一个器件分离开，形成已封装的器件。
可选的，所述之研磨晶圆背面的步骤中，可选用一种具有弹性的双面贴膜：将所述双面贴膜的一个面贴到所述晶圆的正面；在压力的作用下，此贴膜将使凸块嵌入到膜的表面，而膜的另一面保持平整，在对晶圆背面磨片的过程中大大提高了平整性。
可选的，第一次切割的宽度大于第二切的宽度。
可选的，所述对晶圆进行第二次切割，包括如下步骤：探测第一次形成的切割槽的位置；然后根据探测到的位置来定位第二次切割的位置。
可选的，所述的探测是用电磁波探测切割槽的方法。
可选的，所述第一与第二绝缘胶层的材料为黑胶。
本发明还提供了一种芯片级封装方法，包括如下步骤：在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；对晶圆进行第一次切割，在晶圆的上表面的划片区进行；对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面；研磨晶圆背面至芯片的设计厚度，露出填充在第二次的切割槽中的绝缘胶；在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；在第一层导电凸块上生长第二层凸块；采用切割的方法将每一个器件分离开，形成已封装的器件。
可选的，还包括如下步骤：第一绝缘胶层涂覆完成后抛光晶圆正面至露出凸块。
可选的，所述第一和第二绝缘胶层的材料为黑胶。
可选的，所述第一次切割形成的切割槽的宽度大于第二次切割形成的切割槽宽度。
本发明还提供了一种芯片级封装制造的方法，包括如下步骤：在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；对晶圆进行第一次切割，在晶圆的上表面的划片区进行；对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面；清除凸点附近的溢胶；研磨晶圆背面至露出填入在第二次的切割槽中的绝缘胶；在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；采用切割的方法将每一个器件分离开，形成已封装的器件。
可选的，所述第一和第二绝缘胶层的材料是黑胶。
可选的，所述第一次切割形成的切割槽的宽度大于第二次切割形成的切割槽宽度。
可选的，所述研磨晶圆背面的步骤中，采用一种具有弹性的双面贴膜：将所述双面贴膜的一个面贴到所述晶圆的正面；在压力的作用下，此贴膜将使凸块嵌入到膜的表面，而膜的另一面保持平整，在对晶圆背面磨片的过程中大大提高了平整性。
本发明的优点在于：
1、本发明提供的工艺方法不需要特殊的先进工艺设备和特殊的芯片布局，降低了制造成本。
2、封装器件被绝缘胶包裹，这样充分的保护芯片不受诸如湿气等环境因素的损害，提高器件的使用寿命。
【附图说明】
附图1所示为本发明所提供的芯片级封装方法的第一具体实施方式的工艺流程图；
附图2至附图8所示为本发明所提供的芯片级封装方法的第一具体实施方式的工艺示意图；
附图9所示为本发明所提供的芯片级封装方法的第二具体实施方式的工艺流程图；
附图10至附图16为本发明所提供的芯片级封装方法的第二具体实施方式的工艺示意图；
附图17所示为本发明所提供的芯片级封装方法的第三具体实施方式的工艺流程图；
附图18至附图20为本发明所提供的芯片级封装方法的第三具体实施方式的工艺示意图。
【具体实施方式】
下面结合附图对本发明的具体实施方式加以说明。
图1所示为本发明所提供的芯片级封装方法的第一具体实施方式的工艺流程图。执行步骤S10，在已经具有若干电路的晶圆上的接触区域制作导电凸块；执行步骤S11，对晶圆进行第一次切割，在晶圆的上表面的划片区进行；执行步骤S12，在晶圆表面涂覆第一绝缘胶层，将第一次切割的切割槽和晶圆表面覆盖，同时将凸块露在外面；执行步骤S13，研磨晶圆背面达到芯片的设计厚度；执行步骤S14，对晶圆进行第二次切割，在晶圆的背面沿着第一次切割形成的切割槽所对应的位置进行；执行步骤S15，在晶圆背面涂覆绝缘胶层，将第二次切割形成的切割槽和晶圆背面覆盖；执行步骤S16，采用切割的方法将每一个器件分离开，形成已封装的器件。
图2至图8为本发明所提供的芯片级封装方法的第一具体实施方式的工艺示意图。
如图2所示，参考步骤S10，在已经具有若干电路的晶圆101上的接触区域制作导电凸块导电凸块111、112、113和114。
任何一个器件都可能有很多接触区域。这些接触区域都有金属镀层而且都有特殊的形状以便生长导电凸块。导电凸块111、112、113和114可以通过电镀的工艺来形成。导电凸块111、112、113和114的材料是金属合金，如镍钴、镍铜或者镍金。导电凸块111、112、113和114必需达到合适的高度以便于焊接到PCB板或者电路板上。在其它后续工艺中有时也要考虑到导电凸块的高度，如步骤S12中，导电凸块的高度可能会影响到接触层的焊接能力。裸露的球状凸块与PCB板之间形成的焊接是一种可靠的接触方式，这种接触方式可以降低开裂，断裂或者在标准的可靠性测试例如热循环之后发生开焊的可能性。涂覆绝缘胶的厚度也会对凸块的高度有一定的要求，凸块要高于涂覆的绝缘胶的厚度。本实施例中，导电凸块111、112、113和114的高度大于30微米。
如图3所示，参考步骤S11，对晶圆101进行第一次切割，在晶圆的上表面的划片区进行。
划片区就是独立器件之间分隔的区域，这些区域是没有电路的，保证了在切割晶圆101可以使电路元件免受损伤。切割在划片区内进行，切割产生的切割槽是可以将器件分割开来的狭长切口或者凹槽。每个切割道都有固定的高度和宽度。切割槽121和122高度小于晶圆101厚度，也就是说，晶圆未被切穿。为了在切割晶圆时重复形成相同的切割高度，需要一个控制表面高度的方法。
如图4所示，参考步骤S12，在晶圆101表面涂覆第一绝缘胶层131，将第一次切割的切割槽121、122和晶圆表面覆盖，同时将凸块111、112、113和114露在外面。所述第一绝缘胶层131的材料为黑胶。第一绝缘胶层131形成一个平坦的覆盖面，将晶圆表面覆盖。控制第一绝缘胶层131的厚度小于导电凸块111、112、113和114的高度，保证凸块111、112、113和114暴露在绝缘胶131覆盖面的表面。
如图5所示，参考步骤S13，研磨晶圆101背面达到芯片的设计厚度。掩模时可以在晶圆的正面贴具有弹性的双面贴膜141，将所述双面贴膜141的一个面贴到所述晶圆的正面，在压力的作用下，此贴膜将使凸块111、112、113和114嵌入到贴膜的141表面，而贴膜141的另一面保持平整，在对晶圆背面磨片的过程中大大提高了平整性。
如图6所示，参考步骤S14，对晶圆101进行第二次切割，在晶圆的背面沿着第一次切割形成的切割槽121和122所对应的位置进行。切割从背面恰好切到之前涂覆绝缘胶的区域，形成切割槽151和152。切割槽151和152分别相应的以第一次切割的切割槽122和121为中心定位。此步骤还可以进一步包括探测第一次切割的切割槽121和122位置的步骤，因为切割槽121和122是在正面的而且是不可视的。探测切割槽121和122有助于对准晶圆，进一步提高背面切割105的效果，通过提高校准的精准度可以提高制造的精度。在晶圆正面朝下并准备做背面切割时，正面的图形都是朝下的而且不能被直接观察到的。一种可选的方法是借助红外线电磁波探测切割槽121和122的位置。切割槽121和122的边缘与晶圆形成了陡峭的厚度变化，是比较容易被探测到的。
如图7所示，参考步骤S15，在晶圆背面涂覆第二绝缘胶层161，将第二次切割形成的切割槽151、152和晶圆背面覆盖。第二绝缘胶层161的材料为黑胶。第二绝缘胶层161和第一绝缘胶层131可以是同一种材料。涂覆之后，第二绝缘胶层161和第一绝缘胶层131粘结在一起。
如图8所示，参考步骤S16，采用切割的方法将每一个器件分离开，形成已封装的器件171。切割在填充于切割槽内的绝缘胶处进行，不对芯片产生影响。
上述步骤实施完毕后，得到了封装完毕的器件171。
下面结合附图对本发明提供的芯片级封装方法的第二具体实施方式做详细说明。
如图9所示为本发明提供的芯片级封装方法的第二具体实施方式的工艺流程图。执行步骤S20，在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；执行步骤S21，对晶圆进行第一次切割，在晶圆的上表面的划片区进行；执行步骤S22，对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；执行步骤S23，在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面；执行步骤S24，研磨晶圆背面至芯片的设计厚度，露出填入在第二次的切割槽中的绝缘胶；执行步骤S25，在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；执行步骤S26，在第一层导电凸块上生长第二层凸块；执行步骤S27，采用切割的方法将每一个器件分离开，形成封装完毕的器件。
关于步骤S20和S21的详细说明，可以参考第一具体实施方式中关于步骤S10和S11的叙述和相应的附图。
如图10所示，参考步骤S22，对晶圆201进行第二次切割，在晶圆201的上表面沿着第一次切割形成的切割槽所对应的位置进行。第一次切割形成的切割槽的宽度大于第二次切割形成的切割槽宽度，因此切割槽的侧壁可以形成一个台阶状的结构。此步骤执行完毕后，在晶圆表面形成了台阶状的切割槽211和212。
如图11所示，参考步骤S23，在晶圆201上表面涂覆第一绝缘胶层221，填满第一次和第二次切割形成的台阶状切割槽211和212，以及晶圆201的上表面。
可选的，如图12所示，此步骤还可以进一步包括晶圆201正面研磨工艺，第一绝缘胶层221涂覆完成后，若晶圆201表面凸块的高度大于第一绝缘胶层221的高度，则需要对晶圆的正面进行抛光至露出凸块为止。
如图13所示，参考步骤S24，研磨晶圆201背面至芯片的设计厚度，露出填入在台阶状切割槽211中的绝缘胶。
如图14所示，参考步骤S25，在晶圆201的背面涂覆第二绝缘胶层231，覆盖晶圆201的背面并且与第一绝缘胶层221黏附。
如图15所示，参考步骤S26，执行步骤S26，在第一层导电凸块上生长第二层凸块。导电凸块的材料是金属，如含有锡、铜、银等金属的镍钴合金。在生长第二层凸块之前，首先要对第一层导电凸块的位置进行定位，防止生长第二层凸块时产生位置偏差。
如图16所示，参考步骤S27，采用切割的方法将每一个器件分离开，形成已封装的器件。切割在填充于切割槽内的绝缘胶处进行，不对芯片产生影响。
上述步骤实施完毕后，得到了封装完毕的器件。
下面结合附图对本发明提供的芯片级封装方法的第三具体实施方式做详细说明。
如图17所示为本发明提供的芯片级封装方法的第三具体实施方式的工艺流程图。执行步骤S30，在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；执行步骤S31，对晶圆进行第一次切割，在晶圆的上表面的划片区进行；执行步骤S32，对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；执行步骤S33，在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面；执行步骤S34，清除凸点附近的溢胶；执行步骤S35，研磨晶圆背面至露出填入在第二次的切割槽中的绝缘胶；执行步骤S36，在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；执行步骤S37，采用切割的方法将每一个器件分离开，形成已封装的器件。
关于步骤S30至S32的详细说明，可以参考第二具体实施方式中关于步骤S20至S22的叙述以及相应的附图。
如图18所示，参考步骤S33，在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面。控制第一绝缘胶层的厚度小于导电凸块的高度，可以保证凸块暴露在绝缘胶覆盖面的表面。
步骤S34，清除凸点附近的溢胶。其目的在于将凸块周围的毛刺和残胶清除，以免干扰成品后凸块的接触性能。凸块在涂覆绝缘胶之后，会在边缘留有残胶，这将在此步骤中被清除掉。此步骤可以采用机械方法、化学方法或者两者结合的方法。去胶工艺也可以采用激光方法。上述各种方法都是本领域内技术人员的公知技术。
如图19所示，参考步骤S35，研磨晶圆背面至露出填入在第二次的切割槽中的绝缘胶。研磨工艺可选用采用双面贴膜。具体实施方式请参考第一具体实施方式中对步骤S13的描述。
关于步骤S36和S37的详细说明，可以参考第二具体实施方式中关于步骤S26和S27的叙述以及相应的附图。
如图20所示，上述步骤实施完毕后，得到了封装完毕的器件。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (14)
1.一种芯片级封装方法，其特征在于，包括如下步骤：
在已经具有若干电路的晶圆上的接触区域制作导电凸块；
对晶圆进行第一次切割，在晶圆的上表面的划片区进行；
在晶圆表面涂覆第一绝缘胶层，将第一次切割的切割槽和晶圆表面覆盖，同时将凸块露在外面；
研磨晶圆背面达到芯片的设计厚度；
对晶圆进行第二次切割，在晶圆的背面沿着第一次切割形成的切割槽所对应的位置进行；
在晶圆背面涂覆第二绝缘胶层，将第二次切割形成的切割槽和晶圆背面覆盖；
采用切割的方法将每一个器件分离开，形成已封装的器件。
2.根据权利要求1所述的芯片级封装方法，其特征在于，所述之研磨晶圆背面的步骤中，采用一种具有弹性的双面贴膜：
将所述双面贴膜的一个面贴到所述晶圆的正面；
在压力的作用下，此贴膜将使凸块嵌入到膜的表面，而膜的另一面保持平整，在对晶圆背面磨片的过程中大大提高了平整性。
3.根据权利要求1所述的芯片级封装方法，其特征在于，第一次切割的宽度大于第二切的宽度。
4.根据权利要求1所述的芯片级封装方法，其特征在于，所述对晶圆进行第二次切割，包括如下步骤：
探测第一次形成的切割槽的位置；
然后根据探测到的位置来定位第二次切割的位置。
5.根据权利要求4所述的芯片级封装方法，其特征在于，所述的探测是用电磁波探测切割槽的方法。
6.根据权利要求1所述的芯片级封装方法，其特征在于，所述第一与第二绝缘胶层的材料为黑胶。
7.一种芯片级封装方法，其特征在于，包括如下步骤：
在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；
对晶圆进行第一次切割，在晶圆的上表面的划片区进行；
对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；
在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，
以及晶圆上表面；
研磨晶圆背面至芯片的设计厚度，露出填充在第二次的切割槽中的绝缘胶；
在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；
在第一层导电凸块上生长第二层凸块；
采用切割的方法将每一个器件分离开，形成已封装的器件。
8.根据权利要求7所述的芯片级封装方法，其特征在于，还包括如下步骤：
第一绝缘胶层涂覆完成后抛光晶圆正面至露出导电凸块。
9.根据权利要求7所述的芯片级封装方法，其特征在于，所述第一和第二绝缘胶层的材料为黑胶。
10.根据权利要求7所述的芯片级封装方法，其特征在于，所述第一次切割形成的切割槽的宽度大于第二次切割形成的切割槽宽度。
11.一种芯片级封装制造的方法，其特征在于，包括如下步骤：
在已经具有若干电路的晶圆上的接触区域制作第一层导电凸块；
对晶圆进行第一次切割，在晶圆的上表面的划片区进行；
对晶圆进行第二次切割，在晶圆的上表面沿着第一次切割形成的切割槽所对应的位置进行；
在晶圆上表面涂覆第一绝缘胶层，填满第一次和第二次切割形成的切割槽，以及晶圆上表面；
清除凸点附近的溢胶；
研磨晶圆背面至露出填充在第二次的切割槽中的绝缘胶；
在晶圆的背面涂覆第二绝缘胶层，覆盖住晶圆的背面并且与第一绝缘胶层黏附；
采用切割的方法将每一个器件分离开，形成已封装的器件。
12.根据权利要求11所述的芯片级封装方法，其特征在于，所述第一和第二绝缘胶层的材料是黑胶。
13.根据权利要求11所述的芯片级封装方法，其特征在于，所述第一次切割形成的切割槽的宽度大于第二次切割形成的切割槽宽度。
14.根据权利要求11所述的芯片级封装方法，其特征在于，在所述研磨晶圆背面的步骤中，采用一种具有弹性的双面贴膜：
将所述双面贴膜的一个面贴到所述晶圆的正面；
在压力的作用下，此贴膜将使凸块嵌入到膜的表面，而膜的另一面保持平整，在对晶圆背面磨片的过程中大大提高了平整性。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100338968A CN101521165B (zh) | 2008-02-26 | 2008-02-26 | 芯片级封装方法 |
| US12/109,597 US7745261B2 (en) | 2008-02-26 | 2008-04-25 | Chip scale package fabrication methods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100338968A CN101521165B (zh) | 2008-02-26 | 2008-02-26 | 芯片级封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101521165A true CN101521165A (zh) | 2009-09-02 |
| CN101521165B CN101521165B (zh) | 2012-01-11 |
Family
ID=40998723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100338968A Active CN101521165B (zh) | 2008-02-26 | 2008-02-26 | 芯片级封装方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7745261B2 (zh) |
| CN (1) | CN101521165B (zh) |
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- 2008-02-26 CN CN2008100338968A patent/CN101521165B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US7745261B2 (en) | 2010-06-29 |
| US20090215227A1 (en) | 2009-08-27 |
| CN101521165B (zh) | 2012-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |