CN101473429B - 浮动栅极存储器装置和制造 - Google Patents

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Abstract

一种包括具有相对于彼此隔离的栅极间介电区域的晶体管的浮动栅极存储器阵列及其制造方法。形成浮动栅极晶体管以使得所述阵列中的所述浮动栅极晶体管中的每一者均具有浮动栅极、控制栅极以及其间的栅极间介电层。每一晶体管的所述栅极间介电层与所述阵列中其它晶体管中的每一者的栅极间电介质隔离。还提供制造此类结构的方法。

Description

浮动栅极存储器装置和制造
技术领域
本发明的实施例大体上涉及存储器装置，且更明确地说涉及在邻近浮动栅极之间具有减小的干扰的浮动栅极存储器装置。
背景技术
本部分希望向读者介绍此项技术中可能与下文描述和/或主张的本发明的各方面有关的各方面。相信此论述有助于向读者提供背景信息以便于更好地理解本发明的各方面。因此，应了解这些陈述应在此条件下阅读，且不是对现有技术的承认。
基于处理器的系统(例如计算机)通常包含一个或一个以上存储器装置以为系统提供存储能力。系统存储器一般以一个或一个以上集成电路芯片或装置的形式提供，且一般包含随机存取存储器(RAM)和只读存储器(ROM)两者。系统RAM通常较大且为易失性，并提供系统的主存储器。静态RAM和动态RAM是通常采用类型的随机存取存储器。相比之下，系统ROM一般较小且包含非易失性存储器以用于存储初始化例行程序和识别信息。电可擦除只读存储器(EEPROM)是一种通常采用类型的只读存储器，其中可使用电荷来对存储器中的数据进行编程和/或擦除。
具有特定用途的一类非易失性存储器是快闪存储器。快闪存储器是可以块为单位进行擦除和再编程的一类EEPROM。快闪存储器常用于个人计算机系统中以便存储基本输入输出系统(BIOS)程序，使得其可容易更新。快闪存储器还用于无线电子装置，因为其使制造商能够在新的通信协议变得标准化时支持新的通信协议，且提供远程升级装置以获得增强特征的能力。
典型快闪存储器包含具有以行和列布置的大量存储器单元的存储器阵列。存储器单元一般分组为若干个块，使得单元群组可被同时编程或擦除。每一存储器单元包含能够保持电荷的浮动栅极场效应晶体管。浮动栅极存储器单元不同于标准MOSFET设计之处在于其除了标准控制栅极之外还包含电隔离栅极，称为“浮动栅极”。浮动栅极一般形成于沟道上且通过栅极氧化物与沟道分离。控制栅极直接形成于浮动栅极上方且通过另一薄氧化层与浮动栅极分离。浮动栅极存储器单元通过将电荷保持在浮动栅极内而存储信息。通过从浮动栅极添加或移除电荷，单元的阈值电压改变，从而界定此存储器单元是否经编程或擦除。
NAND快闪存储器装置是常见类型的快闪存储器装置，如此称谓是因为基本存储器单元配置所布置的逻辑形式。通常，NAND快闪存储器装置的存储器单元阵列经布置以使得阵列的一行的每一存储器单元的控制栅极连接到字选择线。阵列的列包含在一对选择线(源极选择线和漏极选择线)之间源极到漏极串联连接在一起的存储器单元串(常称为NAND串)。源极选择线包含位于NAND串与源极选择线之间的每一相交处的源极选择栅极，且漏极选择线包含位于NAND串与漏极选择线之间的每一相交处的漏极选择栅极。选择栅极通常是场效应晶体管。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到列位线。
行解码器通过选择连接到存储器单元的控制栅极的字选择线启动存储器单元的行来存取存储器阵列。另外，连接到每一串的未选定存储器单元的控制栅极的字选择线经驱动以操作每一串的未选定存储器单元作为传递晶体管，使得其以不受其所存储数据值限制的方式传递电流。电流接着从源极线经由对应选择栅极通过每一NAND串流动到列位线，仅受到每一串的选定存储器单元的限制。这将选定存储器单元行的电流编码数据值置于列位线上。
由于当今的日益减小的装置几何尺寸，存储器装置的极端密度可能引入许多可能不合意的组件间相互作用。举例来说，随着存储器单元大小减小，逐渐关注邻近存储器单元之间的干扰。尤其对于浮动栅极存储器单元，邻近浮动栅极之间的干扰一般不合意。
本发明的实施例可针对上文陈述的问题中的一者或一者以上。
发明内容
无
附图说明
在阅读以下具体实施方式且参看附图之后将了解本发明的优点，附图中：
图1说明具有包含根据本发明实施例制造的存储器装置的存储器的示范性基于处理器的装置的框图；
图2说明具有根据本发明实施例制造的存储器阵列的示范性存储器装置的框图；
图3是具有根据本发明实施例制造的存储器单元的示范性NAND快闪存储器阵列的示意图；
图4和5说明常规浮动栅极存储器装置的横截面图；
图6是说明用于根据本发明实施例制造浮动栅极存储器装置的示范性技术的流程图；
图7-11是说明根据本发明实施例的与图6流程图相关的浮动栅极存储器单元制造的横截面图；以及
图12是说明根据本发明进一步实施例制造浮动栅极存储器单元的替代方法的流程图。
具体实施方式
下文将描述本发明的一个或一个以上特定实施例。为了提供对这些实施例的简明描述，说明书中没有描述实际实施方案的所有特征。应了解在任何此类实际实施方案(如在任何工程化或设计项目中)的开发中，必须进行许多实施方案特定的决策以实现开发者的特定目标，例如与系统相关和商业相关约束条件的兼容，所述约束条件在实施方案之间可能变化。而且应了解，此开发努力可能复杂且耗时，但将仍然是得益于本发明的所属领域的技术人员进行设计、制造和制作的例行程序。
现在参看附图，且首先参看图1，说明描绘由参考标号10大致指定的示范性基于处理器的系统的框图。系统10可以是以下多种类型中的任一种，例如计算机、寻呼机、蜂窝式电话、个人组织器、控制电路等。在典型的基于处理器的装置中，例如微处理器的处理器12控制对系统10中的系统功能和请求的处理。此外，处理器12可包括多个共享系统控制的处理器。
系统10通常包含电源14。举例来说，如果系统10是便携式系统，那么电源14可有利地包含永久电池、可更换电池和/或可再充电电池。电源14还可包含AC适配器，因此系统10可插入到例如壁装电源插座中。电源14还可包含DC适配器，使得系统10可插入到例如车辆点烟器中。
各种其它装置可耦合到处理器12，取决于系统10执行的功能。举例来说，用户接口16可耦合到处理器12。用户接口16可例如包含按钮、开关、键盘、光笔、鼠标和/或语音识别系统。显示器18也可耦合到处理器12。显示器18可例如包含LCD显示器、CRT、LED和/或音频显示器。
此外，RF子系统/基带处理器20也可耦合到处理器12。RF子系统/基带处理器20可包含耦合到RF接收器和RF发射器(未图示)的天线。通信端口22也可耦合到处理器12。通信端口22可适合于耦合到例如一个或一个以上外围装置24，例如调制解调器、打印机、计算机，或耦合到网络，例如局域网、远程区域网络、内部网或因特网。
因为处理器12通过实施软件程序来控制系统10的功能，所以使用存储器来使处理器12能够高效。大体上，存储器耦合到处理器12以存储各种程序并便利各种程序的执行。举例来说，处理器12可耦合到系统存储器26，其可包含易失性存储器，例如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。系统存储器26还可包含非易失性存储器28，例如只读存储器(ROM)、EEPROM和/或快闪存储器，以用于结合易失性存储器使用。如下文进一步描述，系统存储器26可包含一个或一个以上存储器装置，例如快闪存储器装置，其可包含根据本发明实施例制造的浮动栅极存储器阵列。
图2是说明可包含作为图1的系统存储器26的一部分的快闪存储器装置30的框图。如下文将参看图3进一步描述，快闪存储器装置30可为NAND快闪存储器装置。快闪存储器装置30一般包含存储器阵列32。存储器阵列32一般包含许多行和列的导电迹线，其以网格图案布置以形成许多存储器单元。构成存储器阵列32的行或“行线”一般称为“字线”。列或“列线”一般称为“位线”或“数字线”。存储器阵列32的大小(即，存储器单元的数目)将取决于快闪存储器装置30的大小而变化。
为了存取存储器阵列32，提供行解码器块34和列解码器块36，且其经配置以接收和转译经由地址总线38来自处理器12的地址信息，以存取存储器阵列32中的特定存储器单元。还在列解码器36与存储器阵列32之间提供具有多个读出放大器的读出放大器块40，以读出并放大存储器单元中存储的个别值。此外，在行解码器块34与存储器阵列32之间提供行驱动器块42，以根据给定行地址启动存储器阵列中的选定字线。
在读取和写入操作期间，数据可经由数据总线44传递到快闪存储器装置30和从快闪存储器装置30传递。数据和地址信息的协调可通过数据控制电路块46进行。最后，快闪存储器装置30可包含控制电路48，其经配置以经由控制总线50从处理器12接收控制信号。控制电路48耦合到行解码器块34、列解码器块36、读出放大器块40、行驱动器块42以及数据控制电路块46中的每一者，且通常经配置以协调快闪存储器装置30中各种电路之间的定时和控制。
图3说明图2的存储器阵列32的示范性实施例。在本示范性实施例中，存储器阵列32包括NAND存储器阵列52。NAND存储器阵列52包含字线WL(O)-WL(M)以及相交的局部位线BL(O)-BL(M)。如将了解，为便于在数字环境中寻址，字线WL的数目和位线BL的数目均是2的幂(例如，256个字线WL和4,096个位线BL)。局部位线BL以多对一关系耦合到全局位线(未图示)。
NAND存储器阵列52包含浮动栅极晶体管54，其位于字线WL和局部位线BL的每个相交处。浮动栅极晶体管54用作用于NAND存储器阵列52中数据存储的非易失性存储器单元，如先前所述。如将了解，每一浮动栅极晶体管包含源极、漏极、浮动栅极和控制栅极。每一浮动栅极晶体管54的控制栅极耦合到相应的字线WL。浮动栅极晶体管54经源极到漏极串联连接以形成在栅极选择线之间形成的NAND串56。明确地来说，NAND串56形成于漏极选择线GS(D)与源极选择线GS(S)之间。漏极选择线GS(D)通过相应漏极选择栅极58耦合到每一NAND串56。类似地，源极选择线GS(S)通过相应源极选择栅极60耦合到每一NAND串56。漏极选择栅极58和源极选择栅极60每一者可包括例如场效应晶体管(FET)。存储器阵列52的列包含NAND串56以及与其连接的源极选择栅极60和漏极选择栅极58。浮动栅极晶体管52的行是通常耦合到给定字线WL的那些晶体管。
每一源极选择栅极60的源极连接到共用源极线CSL。每一源极选择栅极的漏极耦合到相应NAND串56中的浮动栅极晶体管54的漏极。每一源极选择栅极60的栅极耦合到源极选择线GS(S)。
每一漏极选择栅极58的漏极连接到用于对应NAND串56的相应局部位线BL。每一漏极选择栅极58的源极连接到相应NAND串56的浮动栅极晶体管54的漏极。因此，如图3说明，每一NAND串56耦合在相应漏极选择栅极58与源极选择栅极60之间。每一漏极选择栅极58的栅极耦合到漏极选择线GS(D)。
在NAND存储器阵列52的操作期间，个别存储器单元(浮动栅极晶体管54)的紧密接近度和物理构造可能导致邻近存储器单元之间的干扰。举例来说，在读取操作期间，启用源极选择线GS(S)和漏极选择线GS(D)。源极选择线GS(S)和漏极选择线GS(D)可偏置于例如4.5V的电压。源极选择线GS(S)和漏极选择线GS(D)的偏置接通相应的源极选择栅极60和漏极选择栅极58。在操作期间，邻近浮动栅极之间的电容性干扰(“FG-FG干扰”或“FG-FG电容”)可能不利地影响NAND存储器阵列52的操作。下文相对于图4和5简要描述和说明许多常规浮动存储器单元的FG-FG干扰。
简要参看图4，说明例如NAND存储器阵列的常规浮动栅极存储器阵列的一部分的横截面图，且其由参考标号62大致指定。结构62说明沿着浮动栅极存储器阵列的字线WL截取的三个浮动栅极晶体管64A-64C的横截面图。结构62包括衬底66，其可为例如硅。为了在沿着字线WL的浮动栅极晶体管64A-64C中的每一者之间提供隔离，在衬底66中形成浅沟槽并用介电材料填充，例如氧化物，以产生由浅沟槽隔离(STI)氧化物区域70分离的垂直柱68。如将了解，柱68沿着阵列的位线BL延伸到页内。在柱68的上部中形成掺杂区域(在说明的图中不可见)以提供浮动栅极晶体管64A-64C中的每一者的源极和漏极。
每一浮动栅极晶体管64A-64C一般包含栅极氧化物72，例如二氧化硅(SiO2)。每一浮动栅极晶体管64A-64C还包含经隔离浮动栅极74。浮动栅极74可包括例如多晶硅。如先前论述，每一浮动栅极晶体管64A-64C还进一步包含控制栅极，其可由例如多晶硅的单一传导层形成，其由参考标号76大致说明。由于阵列的配置和操作，单一字线WL中的浮动栅极晶体管64A-64C中的每一者可共享共用控制栅极76，如图4说明。浮动栅极74和控制栅极76通过栅极间介电层78彼此电隔离。栅极间介电层可包括例如SiO2或SiNx。然而，栅极间电介质通常是具有比例如SiO2或SiNx的介电常数(k)高的介电常数的材料，如下文进一步论述。
如先前所述，邻近浮动栅极74之间的小间距可导致FG-FG干扰增加。举例来说，FG-FG干扰可通过STI氧化物而发生，如电容器80说明。尽管此小量的FG-FG干扰可为可容许的，但由电容器82表示的通过栅极间介电层78的FG-FG干扰可为较不可容许的。对于高k介电材料(例如，其中k>10)尤其如此。如将了解，电容80和82一般由以下等式确定：
C = k ϵ 0 A t
其中A是电容面积
ε0是自由空间的电容率
k是材料的介电常数
t是材料的厚度。
如将了解，常采用高k材料来减小隧穿电流和从浮动栅极74和控制栅极76的向外扩散。然而，高k材料还具有增加通过栅极间介电层78的FG-FG电容82的不利作用。因此，在采用具有较高介电常数的材料作为栅极间介电层78时，FG-FG电容82增加。本发明的实施例可通过消除通过栅极间介电层78的在浮动栅极74之间的电容路径而减小通过栅极间介电层78的FG-FG电容82，如下文相对于图6-12进一步描述。
现参看图5，说明结构84。结构84相同于图4的结构62，不同的是栅极间介电层78浸入STI氧化物70区域中的浮动栅极74之间。在用于制造浮动栅极晶体管64A-64C的特定工艺中，STI氧化物70可经过度蚀刻以使得当安置栅极间电介质78时，其浸入浮动栅极74之间，从而产生浮动栅极74之间的较直接的干扰路径。如将了解，图5的常规结构84可甚至更容易受到不利的FG-FG电容82的影响，因为栅极间介电层78在邻近浮动栅极74之间产生较短的电容路径。本发明的实施例可通过消除通过栅极间介电层78的在浮动栅极74之间的电容路径而减小通过栅极间介电层78的FG-FG电容82，如下文将进一步相对于图6-12所述。
图6说明根据本发明一个实施例的示范性工艺86。图7-11说明根据示范性工艺86制造的浮动栅极存储器阵列的一部分的横截面图。因此，将结合图7-11说明的横截面图来描述图6。
首先结合图6参看图7，在衬底108上安置或生长栅极氧化物层110，如图6的框88中所指示。衬底108可包括例如硅或砷化镓。栅极氧化物层110可包括例如二氧化硅(SiO2)。在安置栅极氧化物层110之后，安置浮动栅极材料112，如框90中所指示。浮动栅极层112可包括例如多晶硅材料。浮动栅极层112将用于形成个别晶体管的浮动栅极，如下文将进一步描述。在沉积浮动栅极层112之后，安置例如氮化硅(SiN2)层114的介电层，如框92中所指示。如下文将进一步描述，氮化硅层114是在制造期间采用的牺牲层，且将在形成浮动栅极晶体管之前移除。出于下文参看图9进一步论述的原因，将氮化硅层114安置为大于大约400埃的厚度。在某些实施例中，氮化硅层114沉积于400-700埃范围内的厚度。
现结合图6参看图8，在沉积栅极氧化物层110、浮动栅极材料112和氮化硅层114之后，穿过每一沉积层和衬底108蚀刻浅沟槽，使得形成浅沟槽隔离(STI)区域，如框94中所指示。接着，在每一沟槽中沉积例如氧化物等介电材料，如框96中所指示，以形成STI氧化物区域116。如先前所描述，STI氧化物区域116界定在衬底108中形成且在进入页的方向上沿着将最终是浮动栅极存储器阵列的位线BL延伸的垂直柱118。STI氧化物区域116还在形成于衬底108中的每一垂直柱118的顶部上提供栅极氧化物层110、浮动栅极层112和氮化硅层114的隔离区域。如还将了解，在沉积提供STI氧化物区域116的氧化物材料期间，氧化物一般沉积在整个结构上，包含氮化硅层114。因此，为了完成图8说明的结构，可将氧化物的表面平坦化，以便将其从氮化硅层114的顶部移除，如框98中所指示。平坦化可通过例如化学机械平坦化(CMP)工艺进行。可执行平坦化步骤，直到氮化硅层114在每一柱118上方被隔离为个别区域为止，如图8中所说明。
在对氧化物进行平坦化以产生STI氧化物区域116之后，移除氮化硅114，如图6的框100中所指示。可使用例如沸腾H3PO4等标准氮化硅蚀刻剂移除氮化硅114。如将了解，可采用其它对氮化硅具选择性的蚀刻剂。如将了解，尽管通过使用对氮化硅具选择性的蚀刻剂来本质上实施氮化硅蚀刻，但完整的蚀刻工艺可包含氮化硅蚀刻前和蚀刻后步骤，例如在使用氮化硅蚀刻剂之前和/或之后用氟化氢(HF)酸处理图8的结构。举例来说，可在氮化硅蚀刻之前用稀释的HF溶液处理所述结构以移除在平坦化(图6的步骤98)之后留在氮化硅114上的任何剩余的氧化物。氮化硅蚀刻之前的HF处理将确保氮化硅114的整个表面暴露于后续的氮化硅蚀刻剂。类似地，在氮化硅蚀刻之后，可采用使用稀释HF溶液的另一湿式处理，以移除任何原生氧化物或在通过氮化硅蚀刻移除氮化硅114之后留存的在开口中的剩余氧化物。尽管HF溶液处理有利于移除某些不合意的氧化物，但HF溶液也可能蚀刻STI氧化物116的表面的一部分。根据本发明的实施例，一旦执行氮化硅蚀刻和HF溶液处理步骤，就需要保持STI氧化物116的在浮动栅极层112平面上方延伸的部分，以产生用于沉积栅极间介电层的浅沟槽，如下文进一步所描述。
现结合图6参看图9，在移除氮化硅层114之后，可沉积栅极间介电层120，如框102中所指示。如本文使用，“栅极间介电层”指将存在于浮动栅极晶体管的浮动栅极与控制栅极之间的介电层。图9说明在移除氮化硅层114之后和沉积栅极间介电层120之后的此结构。如先前所描述，在氮化硅蚀刻和HF处理之后，浅沟槽保留于每一STI氧化物区域116之间，使得栅极间介电层120可安置在浮动栅极层112的顶部上和一部分STI氧化物区域116之间，如图9中所说明。为了确保一部分STI氧化物区域将延伸高于浮动栅极层112平面，甚至在HF蚀刻步骤之后，将最终界定用于沉积栅极间介电层120的开口的牺牲氮化硅层114安置为大于大约400埃的厚度。在某些实施例中，将氮化硅层114沉积于400-700埃范围内的厚度。如将了解，用于氮化硅层114的至少400埃的起始厚度将导致在移除氮化硅和HF处理之后在STI氧化物区域116之间形成所要沟槽。也就是说，足够的STI氧化物区域116仍将存在于浮动栅极层112平面上方以界定其中可安置栅极间电介质120的腔或沟槽。浮动栅极层112上方的腔或沟槽的深度可在50-500埃的范围内。可调节氮化硅层114的厚度和所采用的平坦化技术(图6的步骤98和104)以产生具有所要厚度的栅极间介电层的浮动栅极晶体管，如将了解。
还应注意，尽管浮动栅极层112上方的沟槽在图9中说明为与浮动栅极层112的边缘垂直对准，但HF溶液处理可能横向蚀刻沟槽的侧壁进入STI氧化物区域116。因此，在某些实施例中，在浮动栅极层112上方形成的沟槽的侧壁可界定比下伏浮动栅极层112宽的沟槽(且最终界定栅极间介电层)。无论如何，根据本发明的实施例，在每一沟槽之间将存在某一量的STI氧化物区域116，其将最终界定每一浮动栅极晶体管的经隔离栅极间介电区域(图10的120A-120C)，如下文进一步描述。
如先前论述，栅极间介电层120可有利地包括具有高介电常数(k)的材料。如本文所使用，“高k”介电材料一般指具有大于或等于10(k≥10)的介电常数的材料。可用于栅极间介电层120的合适的高k材料包含但不限于Al2O3、Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、HfO2，、TiO2、Ta2O5、SrTiO3、BaxSr1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy或AlxZr1-xO2，或其组合。如先前所描述，采用高k介电材料减小了栅极泄漏同时维持了晶体管性能，即使是浮动栅极晶体管中栅极间电介质的厚度非常薄的情况。
为了完成浮动栅极晶体管的形成，对栅极间介电层120进行平坦化以使得其与STI氧化物区域116的顶面平齐，且因此与邻近的栅极间介电区域电隔离，如图6的框104中所指示。因此，如图10最佳说明，在对栅极间介电层120(图6的框104)之后进行平坦化，个别隔离的栅极间介电区域120A-120C保留下来。如将了解，通过为每一晶体管形成电隔离的栅极间氧化物区域120A-120C，而不是采用每一浮动栅极112上的连续介电层，消除了穿过栅极间介电层的电容路径，从而有利地减小先前参看图4和5描述的FG-FG干扰。每一栅极间介电区域120A-120C的厚度在大约50-500埃的范围内。最终，为了完成根据本发明实施例的浮动栅极晶体管124A-124C，沉积控制栅极层122，如图10所说明，且如图6的框106中所指示。
现参看图11，其展示图10中说明的最终结构的替代视图。图11说明沿着位线BL而不是字线WL截取的图10的结构。也就是说，在图11所示的视图中，字线WL延伸到页中。如图11说明，每一浮动栅极晶体管124A-124C的浮动栅极112、栅极间介电区域120A-120C以及控制栅极122沿着位线BL与邻近的装置电隔离。图11还说明形成于衬底108的柱118中的源极和漏极扩散区域126，如所属领域的技术人员将了解。
现参看图12，说明用于制造根据本发明另外实施例的具有经隔离栅极间介电区域的浮动栅极晶体管的替代工艺128。在工艺128中，不采用牺牲氮化硅层。而是，在衬底上安置栅极氧化物层和浮动栅极层，如先前所描述和图12的框130和132中所指示。并非如先前所述在浮动栅极层顶部上沉积氮化硅层，而是在浮动栅极层上直接沉积栅极间介电层，如框134中所指示。在沉积栅极间介电层之后，蚀刻栅极间介电层、浮动栅极层、栅极氧化物层以及下伏衬底以形成STI区域，如框136中所指示。在沉积栅极间介电层之后STI区域的形成将产生位于由沟槽界定的每一柱顶部上的经隔离栅极间介电区域。接着，在STI区域中安置STI氧化物，如框138中所指示。接着，将结构平坦化以形成经隔离STI氧化物区域，如框140中所指示。在平坦化之后，沉积控制栅极，如框142中所指示。
也可采用类似于相对于图6和12所描述的工艺的工艺。本示范性工艺类似于相对于图12描述的工艺，不同的是在沉积栅极间介电层(框134)之后且在蚀刻STI区域(框136)之前，在栅极间介电层上沉积多晶硅层且在多晶硅层上沉积氮化硅层。在沉积多晶硅层和氮化硅层之后，可蚀刻STI区域(框138)。在用STI氧化物填充STI区域(框138)且将表面平坦化(框140)之后，移除氮化硅层。在移除氮化硅层之后，所沉积多晶硅层的经隔离区域保留在栅极间介电层上。接着，在结构上沉积控制栅极层(框142)。如将了解，安置控制栅极层以使得其与经隔离多晶硅区域直接接触。多晶硅区域导电且形成控制栅极层的垂直延伸，从而朝向相应的下伏浮动栅极区域向下延伸。
尽管本发明的实施例可能易于具有各种修改和替代形式，但已通过图中的实例展示且在本文中详细描述了特定实施例。然而应了解，不希望本发明限于揭示的特定形式。而是本发明的实施例将涵盖属于如所附权利要求书界定的这些实施例的精神和范围内的所有修改、等效物以及替代例。

Claims (23)

1.一种浮动栅极存储器阵列，其包括：
多个晶体管，其以多个行和列布置，其中所述多个晶体管中的每一者均包括：
浮动栅极，其安置于第一隔离氧化物区域与第二隔离氧化物区域之间；
控制栅极；以及
栅极间介电层，其安置于所述浮动栅极与所述控制栅极之间，其中对所述栅极间介电层进行平坦化以使得其与所述第一和第二隔离氧化物区域的顶面平齐；且
其中所述多个晶体管中的每一者的相应栅极间介电层与所述多个晶体管中的其它晶体管中的每一者的所述栅极间介电层隔离。
2.根据权利要求1所述的浮动栅极存储器阵列，其中所述多个晶体管中的每一者的所述栅极间介电层包括高k电介质。
3.根据权利要求1所述的浮动栅极存储器阵列，其中所述多个晶体管中的每一者的所述栅极间介电层包括Al2O3、Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、HfO2、TiO2、Ta2O5、SrTiO3、BaxSr1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy或AlxZr1-xO2或其组合中的一者。
4.根据权利要求1所述的浮动栅极存储器阵列，其中所述多个晶体管中的每一者的所述栅极间介电层具有等于所述多个晶体管中的每一者的所述浮动栅极的相应宽度的相应宽度。
5.根据权利要求1所述的浮动栅极存储器阵列，其中所述多个晶体管中的每一者的所述栅极间介电层具有大于所述多个晶体管中的每一者的所述浮动栅极的相应宽度的相应宽度。
6.根据权利要求1所述的浮动栅极存储器阵列，其中所述多个晶体管中的每一者的所述浮动栅极和所述控制栅极中的每一者均包括多晶硅。
7.根据权利要求1所述的浮动栅极存储器阵列，其中所述浮动栅极存储器阵列包括NAND存储器阵列。
8.一种制造浮动栅极存储器阵列的方法，其包括：
在衬底中的多个柱的每一者上形成栅极氧化物层，其中所述柱由所述柱的至少两侧上的沟槽界定；
在所述栅极氧化物层上形成浮动栅极层；
在所述浮动栅极层上形成栅极间介电层；
隔离所述浮动栅极层上的所述栅极间介电层以产生位于所述浮动栅极层上且下伏于相应多个柱中的每一者的多个经隔离栅极间介电区域，使得所述多个栅极间介电区域中的所述栅极间介电区域中的每一者通过所述沟槽而与所述多个栅极间介电区域中的其它栅极间介电区域中的每一者隔离；以及
在所述多个栅极间介电区域上形成控制栅极层。
9.根据权利要求8所述的方法，其中形成所述浮动栅极层包括隔离所述浮动栅极层以产生位于所述多个柱中的每一者上的多个浮动栅极，使得所述多个浮动栅极中的所述浮动栅极中的每一者通过所述沟槽而与所述多个浮动栅极中的其它所述浮动栅极中的每一者隔离。
10.根据权利要求9所述的方法，其中在所述多个浮动栅极的相应一者上形成所述多个栅极间介电区域的相应一者。
11.根据权利要求10所述的方法，其中所述形成所述多个浮动栅极和所述形成所述多个栅极间介电区域在同一处理步骤中发生。
12.一种制造浮动栅极存储器阵列的方法，其包括：
在衬底上安置栅极氧化物层；
在所述栅极氧化物层上安置浮动栅极层；
在所述浮动栅极层上安置牺牲层；
穿过所述牺牲层、所述浮动栅极层、所述栅极氧化物层和所述衬底中的每一者蚀刻多个平行的沟槽；
用隔离氧化物填充所述多个沟槽中的每一者；
移除所述牺牲层以形成具有由所述隔离氧化物形成的侧壁的腔，其中所述浮动栅极层通过所述腔而暴露；
将栅极间介电层安置在所述腔中的每一者内；
通过隔离所述栅极间介电层的区域而在所述腔中的每一者中产生相应的栅极间介电区域；以及
在所述栅极间介电区域中的每一者上沉积控制栅极。
13.根据权利要求12所述的方法，其中安置所述牺牲层包括安置氮化硅层。
14.根据权利要求12所述的方法，其中安置所述牺牲层包括将所述牺牲层安置为大于或等于400埃的厚度。
15.根据权利要求12所述的方法，其中安置所述牺牲层包括将所述牺牲层安置为400-700埃范围内的厚度。
16.根据权利要求12所述的方法，其中移除所述牺牲层包括用硫酸结合过氧化氢(H2SO4+H2O2)来蚀刻所述牺牲层。
17.根据权利要求12所述的方法，其中移除所述牺牲层包括：
将所述牺牲层暴露于氟化氢(HF)酸溶液；
蚀刻所述牺牲层以形成所述腔；以及
将所述腔暴露于氟化氢(HF)酸溶液。
18.根据权利要求12所述的方法，其中在所述腔中的每一者中产生所述相应栅极间介电区域包括将所述栅极间介电层平坦化。
19.根据权利要求18所述的方法，其中将所述栅极间介电层平坦化包括通过化学机械平坦化(CMP)工艺进行平坦化。
20.根据权利要求12所述的方法，其进一步包括在用隔离氧化物填充所述多个沟槽中的每一者以产生隔离氧化物区域之后，且在移除所述牺牲层以形成具有由所述隔离氧化物形成的侧壁的腔之前将所述隔离氧化物平坦化。
21.一种制造浮动栅极存储器阵列的方法，其包括：
在衬底上安置栅极氧化物层；
在所述栅极氧化物层上安置浮动栅极层；
在所述浮动栅极层上安置栅极间介电层；
穿过所述栅极间介电层、所述浮动栅极层、所述栅极氧化物层和所述衬底中的每一者蚀刻多个平行的沟槽；
用隔离氧化物填充所述多个沟槽中的每一者；以及
在所述栅极间介电区域中的每一者上沉积控制栅极。
22.根据权利要求21所述的方法，其中蚀刻包括在单一处理步骤中蚀刻所述栅极间介电层和所述浮动栅极层中的每一者。
23.根据权利要求21所述的方法，其进一步包括在用隔离氧化物填充所述多个沟槽中的每一者以产生由所述浮动栅极层的经隔离区域分离的隔离氧化物区域之后将所述隔离氧化物平坦化。
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