CN116114393A - 集成组合件和形成集成组合件的方法 - Google Patents

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CN116114393A CN202180051701.6A CN202180051701A CN116114393A CN 116114393 A CN116114393 A CN 116114393A CN 202180051701 A CN202180051701 A CN 202180051701A CN 116114393 A CN116114393 A CN 116114393A
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Abstract

一些实施例包含一种集成组合件，其具有第一叠组，所述第一叠组具有布置在彼此上下安置的第一层次中的第一存储器单元；并且具有第二叠组，所述第二叠组在所述第一叠组之上且具有布置在彼此上下安置的第二层次中的第二存储器单元。单元材料支柱穿过所述第一叠组和所述第二叠组。所述单元材料支柱具有同所述第一叠组与所述第二叠组之间的边界相关联的第一叠组间拐曲部。所述单元材料支柱布置在包含第一存储器块区和第二存储器块区的配置内。面板在所述第一存储器块区与所述第二存储器块区之间。所述面板具有同所述第一叠组与所述第二叠组之间的所述边界相关联的第二叠组间拐曲部。一些实施例包含形成集成组合件的方法。

Description

集成组合件和形成集成组合件的方法
相关专利数据
本申请要求2020年8月25日申请的美国专利申请第17/002,339号的优先权，所述美国专利申请的公开内容以引用的方式并入本文中。
技术领域
本发明涉及集成组合件(例如，NAND组合件)和形成集成组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，并且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态硬盘中的快闪存储器来替换常规硬盘。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可为快闪存储器的基本架构，并且可被配置成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般地描述集成布置内的存储器阵列的关系。图1展示包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)；和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003以及从所述存储器单元传送信息。行解码器1007和列解码器1008对地址线1009上的地址信号A0到AX进行解码，以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，并且利用控制线1020上的信号。装置1000可分别在第一电源线1030上和第二电源线1032上接收电源电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的可表示待从存储器单元1003读取或待编程到所述存储器单元中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，并且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多个电荷存储装置串。在第一方向(Z-Z′)上，每串电荷存储装置可包括例如堆叠在彼此之上的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个层次(例如，层次0-层次31)中的一个。相应串中的电荷存储装置可共享公共沟道区，例如形成在半导体材料(例如，多晶硅)的相应支柱中的公共沟道区，所述电荷存储装置串围绕所述相应支柱形成。在第二方向(X-X′)上，例如多个串的十六个第一群组中的每一第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，又称为字线WL)的八个串。存取线中的每一个可耦合层次内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层次)的电荷存储装置可在逻辑上分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y′)上，例如多个串的八个第二群组中的每一第二群组可包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可包括1,024页且总共约16MB(例如，16WL×32层次×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层次、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所展示的那些数目更大或更小。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X′方向上的横截面视图，包含关于图2描述的串的十六个第一群组中的一个中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，片列)，例如片列I、片列j和片列K，其中每一子集(例如，片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应一个耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，片列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块(例如，片列)的串的SGD而同时耦合或切断对应部分块的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应一个耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块(例如，片列)的串的SGS而同时耦合或切断对应部分块的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一个的相应层次的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应一个耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它层次的电荷存储装置而同时耦合或切断对应于相应部分块和/或层次的电荷存储装置。对应于相应子集(例如，部分块)和相应层次的电荷存储装置可包括电荷存储装置的“部分层次”(例如，单一“片”)。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“片源”)中的对应一个，其中每一子源耦合到相应电源。
替代地参考图4的示意性图示描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷捕集材料(例如，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于数据的存储的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间进行源极-漏极串联连接。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210和212可为任何合适的存取装置，并且在图4中一般用方框示出。
每一源极选择装置210的源极连接到公共源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极接点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208具有耦合到字线202的其控制栅极236。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是公共耦合到给定字线202的那些晶体管。
期望开发改进的NAND架构和改进的用于制造NAND架构的方法。
附图说明
图1展示具有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X′方向上的横截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5-14是在用于形成实例存储器阵列的实例方法的实例顺序过程阶段的集成组合件的区的图解横截面侧视图。图6A、9A和14A分别是图6、9和14的集成组合件的区的图解俯视图；其中图6的横截面沿着图6A的线6-6，图9的横截面沿着图9A的线9-9，并且图14的横截面沿着图14A的线14-14。图6B、9B和14B是类似于图6A、9A和14A的那些图解俯视图的集成组合件的区的图解俯视图。图6C、9C和14C是类似于图6A、9A和14A的那些图解俯视图的集成组合件的区的图解俯视图。图9D是图9的区“D”的放大图解横截面侧视图。图14D是图14C的集成组合件的区的图解俯视图，并且穿过与图14C的视图不同的层级。图14E是图14的区“E”的放大图解横截面侧视图。图11A是图11的区“A”的放大图解横截面侧视图。
图15-18是在用于形成实例存储器阵列的实例方法的实例顺序过程阶段的集成组合件的区的图解横截面侧视图。在一些实施例中，图15的过程阶段可遵循图5的过程阶段。
具体实施方式
一些实施例包含形成具有彼此上下堆叠的两个或更多个叠组的存储器的方法，并且一些实施例包含具有彼此上下堆叠的两个或更多个叠组的配置。参考图5-18描述示例性实施例。
参考图5，组合件10包含导电结构14。导电结构14可为类似于上文在背景技术章节中描述的源极结构216和360的源极结构。导电结构14可包括任何合适的导电组合物，并且在一些实施例中可包括导电掺杂的半导体材料。导电掺杂的半导体材料可为导电掺杂的硅(例如，n型硅)。源极结构14的导电掺杂的半导体材料可在源极结构14的一或多种额外导电材料(例如，一或多种含金属材料，例如，钨和钨硅化物中的一种或两种)之上。
导电结构14可由半导体基底(未展示)支撑。基底12可被称作半导体衬底。术语“半导体衬底(semiconductor substrate)”意指任何包括半导体材料的构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底(substrate)”是指任何支撑结构，包含但不限于上文描述的半导体衬底。基底可支撑CMOS，并且结构14可与CMOS电耦合。
交替的第一层次(层级、层)16和第二层次18的堆叠12形成在导电结构14之上。堆叠12可包括任何合适数目个交替的层次16和18。层次16最终变成存储器布置的导电层级。可存在任何合适数目个层次16以形成所要数目个导电层级。在一些实施例中，层次16的数目可为8、16、32、64等。
第一层次16包括第一材料20。此类第一材料可包括任何合适的组合物，并且在一些实施例中可包括氮化硅、主要由氮化硅组成或由氮化硅组成。
第二层次18包括第二材料22。此类材料可为绝缘材料，并且可包括任何合适的组合物。在一些实施例中，材料22可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
在一些实施例中，材料20和22可分别被称作第一材料和绝缘第二材料。
层次16和18可具有任何合适的厚度；并且可具有彼此相同的厚度，或可为相对于彼此不同的厚度。在一些实施例中，层次16和18可具有从约10纳米(nm)到约400nm范围内的竖直厚度。在所示出实施例中，最底部层次18比其它层次18更厚。在其它实施例中，最底部层次18可具有与其它层次18的厚度大约相同的厚度，或可比其它层次18薄。
在一些实施例中，堆叠12可被称作第一堆叠，以将其与在后续过程阶段形成的额外堆叠区分开。第一堆叠12可被视为由第一叠组24(叠组-1)包括。第一叠组24还可包括源极结构14，如所展示。
参考图6和6A，支柱开口26经形成以延伸穿过堆叠12。在所展示实施例中，支柱开口26向下延伸到源极结构14的上部表面。
支柱开口26布置在包含邻近的存储器块区28a和28b的配置内。存储器块区28a和28b可分别被称作第一存储器块区和第二存储器块区。第一存储器块区28a和第二存储器块区28b可类似于上文在背景技术章节中描述的存储器块(或其部分)。
狭缝开口30、32和34也经形成以延伸穿过堆叠12。在一些实施例中，狭缝开口30可被称作第一狭缝开口，其中此类第一狭缝开口在第一存储器块区28a与第二存储器块区28b之间。
图6A展示支柱开口26在俯视图中是圆形形状的。在其它实施例中，支柱开口26可具有其它形状(例如，椭圆形、多边形等)。
图6A还展示经形成以沿着水平y轴方向延伸的狭缝开口30、32和34。狭缝开口中的每一个具有一对相对侧壁，其中狭缝开口30的侧壁被标注为31a和31b。侧壁31a和31b可分别被称作第一侧壁和第二侧壁。侧壁31a和31b彼此平行，并且在图6A的实施例中，沿着y轴方向是大体上笔直的(其中术语“大体上笔直的(substantially straight)”意指在合理的制造和测量容差内是笔直的)。
图6B和6C展示类似于图6A的实施例的实施例，但其中狭缝开口30、32和34各自具有拥有沿着y轴方向的蜿蜒(卷绕、波状、编织等)配置的平行侧壁(例如，狭缝开口30的侧壁31a和31b)。
参考图7，牺牲材料36形成在开口26、30、32和34内。牺牲材料36可包括任何合适的组合物，并且在一些实施例中可包括金属(例如，钨)、未掺杂的半导体材料(例如，未掺杂的硅)、碳、氧化铝等中的一或多种，主要由金属(例如，钨)、未掺杂的半导体材料(例如，未掺杂的硅)、碳、氧化铝等中的一或多种组成，或由金属(例如，钨)、未掺杂的半导体材料(例如，未掺杂的硅)、碳、氧化铝等中的一或多种组成；其中术语“未掺杂的(undoped)”意指未显著掺杂的，并且在一些实施例中意指小于或等于约1×1016原子/cm3的掺杂剂浓度。在一些实施例中(未展示)，狭缝30、32和34内的牺牲材料可在组合物上不同于支柱开口26内的牺牲材料。
平坦化表面35经形成以跨越牺牲材料36和上部层次18延伸。平坦化表面35可用任何合适的处理形成，包含例如化学机械抛光(CMP)。
参考图8，交替的第三层次(层级、层)40和第四层次42的第二堆叠38形成在第一堆叠12之上。堆叠38可包括任何合适数目个交替的层次40和42。层次40最终变成存储器布置的导电层级。可存在任何合适数目个层次40以形成所要数目个导电层级。在一些实施例中，层次40的数目可为8、16、32、64等。
第三层次40包括第三材料44。此类第三材料可包括任何合适的组合物，并且在一些实施例中可包括氮化硅、主要由氮化硅组成或由氮化硅组成。因此，第三材料44可包括与第一材料20相同的组合物。
第四层次42包括第四材料46。此类第四材料可为绝缘材料，并且可包括任何合适的组合物。在一些实施例中，第四材料46可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。在一些实施例中，绝缘第四材料46可包括与绝缘第二材料22相同的组合物。
层次40和42可具有上文关于层次16和18描述的相同厚度，或可具有与层次16和18不同的厚度。
第二堆叠38可被视为由第二叠组48(叠组-2)包括。
参考图9，第二支柱开口50经形成以延伸穿过第二堆叠38到第一支柱开口26内的牺牲材料36。而且，狭缝开口52、54和56分别经形成以延伸穿过第二堆叠38到狭缝开口30、32和34内的牺牲材料36。在一些实施例中，存储器块区28a和28b之间的狭缝开口52可被称作第二狭缝开口，并且此可被视为延伸穿过第二堆叠38到第一狭缝开口30。
叠组间区58在图9中图解地指示为叠组24和48彼此介接的区。开口50和26一起形成其中其接合的第一叠组间拐曲部60(其中仅一个标注在图9中)。狭缝开口52和30一起形成其中其接合的第二叠组间拐曲部62。类似地，狭缝开口54和32一起形成其中其接合的叠组间拐曲部62，并且狭缝开口56和34一起形成其中其接合的叠组间拐曲部62。
图9D展示沿着叠组间区58的区D的放大视图以更清楚地示出实例叠组间拐曲部60和62中的一些。所示出叠组间拐曲部60出现在支柱开口50(穿过第二叠组48形成的支柱开口)与支柱开口26(穿过第一叠组24形成的支柱开口)相遇的位置处，并且是在此类开口的形成期间使第一支柱开口和第二支柱开口逐渐变窄的结果。因此，拐曲部60出现在锥形开口50的窄下部部分接合到锥形开口26的宽上部部分的位置处。
所示出叠组间拐曲部62类似于拐曲部60，并且出现在上部叠组的锥形狭缝开口(例如，52)的窄下部部分与下部叠组的锥形狭缝开口(例如，30)的宽上部部分相遇的位置处。
图9和9D展示可在叠组间区中检测到的叠组间拐曲部的实例。叠组间拐曲部由在与下部叠组相关联的制造期间形成的配置的一个部分以及在与上部叠组相关联的制造期间形成的配置的另一部分产生。在其它实施例中，叠组间拐曲部可具有与图9和9D中所展示的表现形式不同的其它表现形式。举例来说，叠组间拐曲部可对应于穿过上部叠组的开口相对于穿过下部叠组的开口偏移(例如，通过开口的形成期间的掩模未对准)的区。在一些实施例中，开口26、30、32、34、50、52、54和56中的一或多个可不具有所展示逐渐变窄。
图9A展示狭缝开口52、54和56沿着所示出y轴方向延伸。狭缝开口中的每一个具有一对相对侧壁，其中狭缝开口52的侧壁被标注为53a和53b。侧壁53a和53b可分别被称作第一侧壁和第二侧壁。侧壁53a和53b彼此平行，并且在图9A的实施例中，沿着y轴方向是大体上笔直的。
图9B和9C展示类似于图9A的实施例的实施例，但其中狭缝开口52、54和56具有各自拥有沿着y轴方向的蜿蜒(卷绕、波状、编织等)配置的平行侧壁(例如，狭缝开口52的侧壁53a和53b)。
参考图10，额外牺牲材料64形成在狭缝开口52、54和56内；图案化掩模材料66沿着组合件10的顶部表面设置以保护狭缝开口30、32、34、52、54和56内的牺牲材料36和64；并且随后牺牲材料36从支柱开口26内移除。上部叠组24和下部叠组48内的支柱开口26和50合并以形成竖直延伸的支柱开口26/50，其完全延伸穿过第一叠组24和第二叠组48两者。
在一些实施例中，牺牲材料64可形成在第二支柱开口50(图9)内，因为此类牺牲材料形成在狭缝开口52、54和56内；平坦化表面63可经形成以跨越牺牲材料64和上部层次42延伸；图案化掩模材料66可形成在此类平坦化表面63上；并且接着牺牲材料36和64可从支柱开口去除，以留下具有竖直延伸的开口26/50的图10的最终配置，所述开口完全延伸穿过叠组24和48(即，完全延伸穿过堆叠12和38)。
图案化掩模66可包括任何合适的组合物，并且在一些实施例中可包括光刻图案化光致抗蚀剂。
牺牲材料64可包括任何合适的组合物，并且在一些实施例中可包括与牺牲材料36相同的组合物。
参考图11，沟道材料支柱68形成在开口26/50内。掩模材料66在沟道材料支柱形成时可或可不保持在狭缝区之上，并且在图11的所展示实施例中保持在此类狭缝区之上。
沟道材料支柱68可被视为竖直地延伸穿过第一叠组24和第二叠组48，并且被展示为与导电结构14电耦合(且在所展示实施例中，直接抵靠导电结构14)。沟道材料支柱68被展示为是中空的，并且横向包围绝缘材料70。沟道材料支柱68从开口26/50的边缘偏移包括单元材料的区。
关于图11A的放大视图更详细地展示沟道材料支柱和单元材料。沟道材料支柱68包括沟道材料72。沟道材料72可包括任何合适的半导体组合物。在一些实施例中，沟道材料72可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种、主要由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种组成；其中术语III/V半导体材料是指包括选自周期表的第III和第V族(其中第III和第V族是旧命名法，且现在被称作第13和第15族)的元素的半导体材料。在一些实施例中，沟道材料72可包括硅。硅可呈任何合适的结晶状态(例如，单晶、多晶、非晶形等)。
沟道材料72从开口26/50的边缘偏移包括单元材料的区74。区74内的单元材料可包含栅极电介质材料(绝缘材料、隧穿材料)76、电荷存储材料78和电荷阻挡材料80。
栅极电介质材料76可包括任何合适的组合物；并且在一些实施例中可包括二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等中的一或多种。在一些实施例中，材料76可包括带隙工程的层合物。
电荷存储材料78可包括任何合适的组合物，并且在一些实施例中可包括电荷捕集材料(例如，氮化硅、氮氧化硅、导电纳米点等中的一或多种)。
电荷阻挡材料80包括任何合适的组合物，并且在一些实施例中可包括二氧化硅和氮氧化硅中的一种或两种。
绝缘材料70可包括任何合适的组合物，并且在一些实施例中可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。在一些实施例中，绝缘材料70可省略，并且沟道材料支柱68可为实心支柱，而非所示出中空支柱。
在一些实施例中，材料72、76、78和80可被视为一起形成单元材料支柱82。换句话说，单元材料支柱82可被视为包括沟道材料支柱68连同单元材料76、78和80。
参考图12，掩模材料66(图11)与狭缝区内的牺牲材料36和64一起移除，以留下延伸穿过叠组24和48(即，穿过堆叠12和38)的狭缝开口32/54、30/52和34/56。
参考图13，蚀刻剂(未展示)流动到狭缝开口32/54、30/52和34/56中，并且用于移除材料20和44(展示在图12)以形成沿着层级16和40的空隙84。
参考图14，电介质阻障材料86形成在空隙84(图13)内以内衬所述空隙，并且接着导电材料88形成在经内衬空隙内。
电介质阻障材料88可包括任何合适的组合物；并且可例如包括一或多种高k组合物(例如，氧化铝、氧化铪、氧化锆等)。术语“高k组合物(high-k composition)”意指具有大于与二氧化硅相关联的电介质常数(即，大于约3.9)的电介质常数的组合物。在一些实施例中，除形成在空隙84内之外，或替代于形成在所述空隙内，电介质阻障材料86还可形成在开口26/50(图11和11A)内作为区74(图11A)内的单元材料中。
导电材料88可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些实施例中，导电材料88可包括含金属芯(例如，含钨芯)和沿着含金属芯的外围的金属氮化物(例如，氮化钛、氮化钨等)。在一些实施例中，导电材料88可被视为被配置为沿着导电层级16和40的字线，并且可被称作导电字线材料。
第一堆叠12中的交替的层级16和18可分别被称作第一导电层级和第一绝缘层级；并且第二堆叠38中的交替的层级40和42可分别被称作第二导电层级和第二绝缘层级。
图13和14的处理可被视为用一或多种导电材料(例如，导电材料88)替换第一材料20和第三材料44(图12)中的至少一些，以形成图14的第一导电层级16和第二导电层级40。
在材料86和材料88形成在空隙84(图13)内之后，面板90形成在狭缝开口32/54、30/52和34/56内。面板90可包括任何合适的组合物。在所展示实施例中，面板90包括均质绝缘组合物92。此类组合物可例如包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。在其它实施例中，面板可包括两种或更多种组合物的层合物，并且此类组合物中的至少一种可为导电的。
第一存储器单元15(仅标注其中的一些)沿着第一叠组24的第一导电层级16，并且第二存储器单元17(仅标注其中的一些)沿着第二叠组48的第二导电层级40。第一存储器单元和第二存储器单元中的每一个包含沟道材料支柱68的部分、邻近于沟道材料支柱的存储器单元材料的部分(其中上文参考图11A描述存储器单元材料)以及导电层级的部分。沿着支柱82的存储器单元15和17可对应于适合于在上文参考图1-4描述的类型的NAND存储器中利用的竖直存储器单元串。
第一叠组24的底部导电层级16被展示为包括源极侧选择栅极(SGS)装置94，而非包括存储器单元。在一些实施例中，导电层级中的多于一个可并入到SGS装置中。如果多个导电层级并入到SGS装置中，则导电层级可电连接在一起。
第一存储器单元15可被视为布置在第一层次(层级16)中，其中此类第一层次彼此上下安置且由第一叠组24包括。第二存储器单元17可被视为布置在第二层次(层级40)中，其中此类第二层次彼此上下安置且由第二叠组48包括。
单元材料支柱82(以及与此类支柱相关联的存储器单元15和17)布置在包含第一存储器块区28a和第二存储器块区28b的配置内。
叠组间区58在图14中图解地指示为叠组24和48彼此介接的区。第一叠组间拐曲部60和第二叠组间拐曲部62展示在图14中，其中第一叠组间拐曲部沿着单元材料支柱82，并且第二叠组间拐曲部沿着面板90。在一些实施例中，第一叠组间拐曲部60可被视为同第一叠组24与第二叠组48之间的边界相关联，且在单元材料支柱82内；并且第二叠组间拐曲部62可被视为同第一叠组与第二叠组之间的边界相关联，且在面板90内。叠组间拐曲部可由在单独的过程阶段中形成在顶部叠组和底部叠组中的开口产生，如上文参考图9和9D更详细地描述。图14E展示沿着叠组间区58的区E的放大视图以更清楚地示出代表性叠组间拐曲部60和62。
图14A的俯视图展示面板90沿着对应于所示出y轴方向的水平方向延伸。面板中的每一个具有一对相对侧壁，其中中心面板的侧壁被标注为93a和93b。侧壁93a和93b可分别被称作第一侧壁和第二侧壁。侧壁93a和93b彼此平行，并且在图14A的实施例中，沿着y轴方向是大体上笔直的。
图14B和14C展示类似于图14A的实施例的实施例，但其中面板具有各自拥有沿着y轴方向的蜿蜒(卷绕、波状、编织等)配置的平行侧壁(例如，中心面板90的侧壁93a和93b)。
图14B和14C的蜿蜒侧壁配置的优点是可使得面板侧壁能够维持相对于单元材料支柱的相邻边缘的均匀距离。关于图14D更详细地描述此类优点，所述图展示穿过导电层级40中的一个的自上而下横截面(电介质材料86未展示在图14D中以简化图式)。第一存储器块区28a内的单元材料支柱82可被视为包含单元材料支柱82的第一集合96，所述第一集合是与中心面板90(即，将存储器块区28a与存储器块区28b分离的面板)的侧壁93a相邻的那些支柱。类似地，第二存储器块区28b内的单元材料支柱82可被视为包含单元材料支柱82的第二集合98，所述第二集合是与中心面板90的侧壁93b相邻的那些支柱。第一集合96内的支柱82具有邻近于中心面板90的侧壁93a的相邻边缘95(仅标注其中的一些)，并且第二集合98的支柱82具有邻近于中心面板90的侧壁93b的相邻边缘97。侧壁93a和93b的蜿蜒配置有利地可使得面板90的侧壁93a和93b能够维持在距集合96和98内的支柱82的相邻边缘95和97大体上均匀的距离D1处。相比之下，图14A的实施例的笔直侧壁具有距相邻支柱82的相邻边缘变化的距离D2和D3。归因于例如由支柱与面板90的侧壁之间的导电字线材料88的片段的不同大小产生的沿着支柱82的不均匀电阻，此类变化的距离可有问题地导致装置性能(例如，存储器单元性能)的不均匀性。在一些实施例中，与图14A的实施例的笔直面板侧壁相关联的问题可利用图14B-D的实施例中展示的类型的编织面板侧壁来缓和且甚至防止。
图14B-14D的蜿蜒侧壁配置的另一优点可为可使得存储器块28a和28b能够比在图14A的笔直侧壁的情况下可能的更紧密地封装。
首先参考图14A，存储器块区28a内的支柱82与存储器块区28b内的邻近支柱82之间的中心到中心间隔S可用支柱间距(pp)表示，其中支柱间距是存储器块区28a和28b中的邻近支柱之间的中心到中心距离。在一些实施例中，14A的笔直侧壁面板配置将产生至少约3.5pp的间隔距离(S)。相比之下，图14B-D的编织侧壁面板配置可产生小于或等于约3pp、小于或等于约2.5pp且甚至小于或等于约2pp的间隔距离(S)。
上文所描述的实施例展示一个堆叠在另一个的顶部上的两个叠组(24和48)。在一些应用中，类似实施例可应用于具有一个堆叠在另一个的顶部上的多于两个叠组的配置。
在第一叠组24内形成狭缝开口(30、32和34)和支柱开口(26)的第一区，之后在第二叠组48内形成狭缝开口(52、54和56)和支柱开口(50)的第二区可使得整个狭缝开口(30/52、32/54和34/56)和整个支柱开口(26/50)能够形成为具有比可通过尝试在单一步骤中将狭缝开口和支柱开口蚀刻穿过第一叠组24和第二叠组48获得的均匀性更多的均匀性，并且可产生比在狭缝开口和支柱开口在单一步骤中蚀刻穿过第一叠组和第二叠组的情况下将出现的临界尺寸更好(例如，锥度更小)的临界尺寸。然而，应理解，一些实施例可包含在单一步骤中穿过多个叠组形成开口中的至少一些，而非在单独蚀刻步骤中在叠组中的每一个内形成开口的部分。举例来说，图15-18示出一示例性实施例，其中利用单独蚀刻步骤在多个叠组内形成支柱开口，并且其中通过单一蚀刻步骤穿过多个叠组形成狭缝开口。
参考图15，组合件10被展示为在类似于图6的过程阶段的过程阶段，不同之处在于仅支柱开口26形成在第一叠组24内，而非还在第一叠组内形成狭缝开口。
参考图16，通过类似于上文参考图7描述的处理的处理在第一叠组24之上形成第二叠组48。
参考图17，通过类似于上文参考图9描述的处理的处理在第二叠组48内形成支柱开口50，并且通过类似于上文参考图11描述的处理的处理在开口50/26内形成单元材料支柱82。
参考图18，穿过第一叠组24和第二叠组48形成狭缝开口100。在后续处理中，材料20和46可至少部分地用导电材料替换，以形成类似于上文参考图14描述的那些字线层级(导电层级)的字线层级(导电层级)16和40，并且面板90(类似于上文参考图14描述的那些面板)可形成在狭缝开口100内。在一些实施例中，图18的狭缝开口100可被配置成具有类似于上文参考图9B和9C描述的那些编织(蜿蜒、波状等)侧壁配置的编织(蜿蜒、波状等)侧壁配置，并且形成在狭缝开口100内的面板90可被配置成具有类似于上文参考图14B-D描述的那些编织(蜿蜒、波状等)侧壁配置的编织(蜿蜒、波状等)侧壁配置。
上文所论述的组合件和结构可在集成电路内利用(术语“集成电路(integratedcircuit)”意指由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或尚待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质(dielectric)”和“绝缘(insulative)”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些情况下利用术语“电介质”以及在其它情况下利用术语“绝缘”(或“电绝缘(electrically insulative)”)可能是为了在本公开内提供语言变化，以简化以下权利要求书内的前提基础，而非用以指示任何显著化学或电学差异。
术语“电连接(electrically connected)”和“电耦合(electrically coupled)”均可用于本公开中。所述术语被视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化，以简化以下权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明性目的，并且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅展示横截面平面内的特征，而不展示横截面平面后的材料，以便简化图式。
在结构被称作“在另一结构上(on)”、“邻近于另一结构(adjacent)”或“抵靠另一结构(against)”时，所述结构可直接在所述另一结构上或还可能存在介入结构。相比之下，在结构被称作“直接在另一结构上(directly on)”、“直接邻近于另一结构(directlyadjacent)”或“直接抵靠另一结构(directly against)”时，不存在介入结构。术语“直接在……之下(directly under”、“直接在……之上(directly over)”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可被称作“竖直延伸(extending vertically)”，以指示结构通常从下伏基底(例如，衬底)向上延伸。竖直延伸的结构大体上可相对于基底的上部表面正交地延伸，或不可相对于基底的上部表面正交地延伸。
一些实施例包含一种集成组合件，其具有第一叠组，所述第一叠组具有布置在彼此上下安置的第一层次中的第一存储器单元；并且具有第二叠组，所述第二叠组在第一叠组之上且具有布置在彼此上下安置的第二层次中的第二存储器单元。单元材料支柱穿过第一叠组和第二叠组。单元材料支柱具有同第一叠组与第二叠组之间的边界相关联的第一叠组间拐曲部。单元材料支柱布置在包含第一存储器块区和第二存储器块区的配置内。面板在所述第一存储器块区与所述第二存储器块区之间。面板具有同第一叠组与第二叠组之间的边界相关联的第二叠组间拐曲部。
一些实施例包含一种集成组合件，其具有交替的导电层级和绝缘层级的堆叠。单元材料支柱穿过堆叠。单元材料支柱布置在包含第一存储器块区和第二存储器块区的配置内。存储器单元包含单元材料支柱的区且沿着导电层级。面板在第一存储器块区与第二存储器块区之间。面板在俯视图中具有一对相对侧壁。相对侧壁大体上彼此平行并且具有沿着水平方向的蜿蜒配置。
一些实施例包含一种形成集成组合件的方法。交替的第一层次和第二层次的第一堆叠形成在导电结构之上。第一层次和第二层次分别包括第一材料和绝缘第二材料。第一支柱开口经形成以延伸穿过第一堆叠，其中第一支柱开口布置在包含第一存储器块区和第二存储器块区的配置内。第一狭缝开口经形成以延伸穿过第一堆叠且在第一存储器块区与第二存储器块区之间。交替的第三层次和第四层次的第二堆叠形成在第一堆叠之上。第三层次和第四层次分别包括第三材料和绝缘第四材料。第二支柱开口经形成以延伸穿过第二堆叠到第一支柱开口，并且第二狭缝开口经形成以延伸穿过第二堆叠到第一狭缝开口。沟道材料支柱形成在第一支柱开口和第二支柱开口内。沟道材料支柱竖直地延伸穿过第一堆叠和第二堆叠且与导电结构电耦合。第一材料和第三材料中的至少一些被一或多种导电材料替换，由此将第一层次和第三层次分别转换成第一导电层级和第二导电层级。面板形成在第一狭缝开口和第二狭缝开口内。面板竖直地延伸穿过第一堆叠和第二堆叠。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和所描述的具体特征，因为本文中所公开的构件包括示例性实施例。因此，权利要求书具有如书面所示出的全部范围，并且应根据等效物原则恰当地进行解释。

Claims (33)

1.一种集成组合件，其包括：
第一叠组，其具有布置在彼此上下安置的第一层次中的第一存储器单元；
第二叠组，其在所述第一叠组之上且具有布置在彼此上下安置的第二层次中的第二存储器单元；
单元材料支柱，其穿过所述第一叠组和所述第二叠组；所述单元材料支柱具有同所述第一叠组与所述第二叠组之间的边界相关联的第一叠组间拐曲部；所述单元材料支柱布置在包含第一存储器块区和第二存储器块区的配置内；以及
面板，其在所述第一存储器块区与所述第二存储器块区之间；所述面板具有同所述第一叠组与所述第二叠组之间的所述边界相关联的第二叠组间拐曲部。
2.根据权利要求1所述的集成组合件，其中所述面板在俯视图中具有一对相对侧壁，其中所述侧壁沿着水平方向延伸；并且其中所述相对侧壁大体上彼此水平地平行且大体上水平地笔直。
3.根据权利要求1所述的集成组合件，其中所述面板在俯视图中具有一对相对侧壁，其中所述侧壁沿着水平方向延伸；并且其中所述相对侧壁大体上彼此水平地平行且具有沿着所述水平方向的蜿蜒配置。
4.根据权利要求3所述的集成组合件，其包括：
所述单元材料支柱的第一集合，其在所述第一存储器块区内且沿着所述相对侧壁中的一个；
所述单元材料支柱的第二集合，其在所述第二存储器块区内且沿着所述相对侧壁中的另一个；
所述单元材料支柱的所述第一集合具有邻近于所述相对侧壁中的所述一个的相邻边缘；
所述单元材料支柱的所述第二集合具有邻近于所述相对侧壁中的所述另一个的相邻边缘；以及
所述相对侧壁的所述蜿蜒配置被配置成维持所述相对侧壁中的所述一个距所述第一集合中的所述单元材料支柱的所述相邻边缘的大体上均匀的距离，并且维持所述相对侧壁中的所述另一个距所述第二集合中的所述单元材料支柱的所述相邻边缘的大体上均匀的距离。
5.根据权利要求4所述的集成组合件，其中所述第一存储器块区和所述第二存储器块区内的所述单元材料支柱沿着支柱间距pp；并且其中从所述第一集合中的单元材料支柱的中心、跨越所述面板且到所述第二集合中的单元材料支柱的中心的距离小于或等于约3pp。
6.根据权利要求5所述的集成组合件，其中所述距离小于或等于约2.5pp。
7.根据权利要求5所述的集成组合件，其中所述距离小于或等于约2pp。
8.根据权利要求1所述的集成组合件，其中所述面板包括二氧化硅。
9.根据权利要求1所述的集成组合件，其中所述第一叠组间拐曲部是与所述第二叠组相关联的较窄单元材料支柱区与同所述第一叠组相关联的较宽单元材料支柱区合并的区。
10.根据权利要求9所述的集成组合件，其中所述第二叠组间拐曲部是与所述第二叠组相关联的较窄面板区与同所述第一叠组相关联的较宽面板区合并的区。
11.一种集成组合件，其包括：
交替的导电层级和绝缘层级的堆叠；
单元材料支柱，其穿过所述堆叠；所述单元材料支柱布置在包含第一存储器块区和第二存储器块区的配置内；
存储器单元，其包括所述单元材料支柱的区且沿着所述导电层级；以及
面板，其在所述第一存储器块区与所述第二存储器块区之间；所述面板在俯视图中具有一对相对侧壁；所述相对侧壁大体上彼此平行且具有沿着水平方向的蜿蜒配置。
12.根据权利要求11所述的集成组合件，其中所述堆叠包含彼此上下设置的两个或更多个叠组。
13.根据权利要求11所述的集成组合件，其中所述面板包括二氧化硅。
14.根据权利要求11所述的集成组合件，其包括：
所述单元材料支柱的第一集合，其在所述第一存储器块区内且沿着所述相对侧壁中的一个；
所述单元材料支柱的第二集合，其在所述第二存储器块区内且沿着所述相对侧壁中的另一个；
所述单元材料支柱的所述第一集合具有邻近于所述相对侧壁中的所述一个的相邻边缘；
所述单元材料支柱的所述第二集合具有邻近于所述相对侧壁中的所述另一个的相邻边缘；以及
所述相对侧壁的所述蜿蜒配置被配置成维持所述相对侧壁中的所述一个距所述第一集合中的所述单元材料支柱的所述相邻边缘的大体上均匀的距离，并且维持所述相对侧壁中的所述另一个距所述第二集合中的所述单元材料支柱的所述相邻边缘的大体上均匀的距离。
15.根据权利要求14所述的集成组合件，其中所述第一存储器块区和所述第二存储器块区内的所述单元材料支柱沿着支柱间距pp；并且其中从所述第一集合中的单元材料支柱的中心，跨越所述面板且到所述第二集合中的单元材料支柱的中心的距离小于或等于约3pp。
16.根据权利要求15所述的集成组合件，其中所述距离小于或等于约2.5pp。
17.根据权利要求15所述的集成组合件，其中所述距离小于或等于约2pp。
18.一种形成集成组合件的方法，其包括：
在导电结构之上形成交替的第一层次和第二层次的第一堆叠；所述第一层次和所述第二层次分别包括第一材料和绝缘第二材料；
形成第一支柱开口以延伸穿过所述第一堆叠，其中所述第一支柱开口布置在包含第一存储器块区和第二存储器块区的配置内，并且形成第一狭缝开口以延伸穿过所述第一堆叠且在所述第一存储器块区与所述第二存储器块区之间；
在所述第一堆叠之上形成交替的第三层次和第四层次的第二堆叠；所述第三层次和所述第四层次分别包括第三材料和绝缘第四材料；
形成第二支柱开口以延伸穿过所述第二堆叠到所述第一支柱开口，并且形成第二狭缝开口以延伸穿过所述第二堆叠到所述第一狭缝开口；
在所述第一支柱开口和所述第二支柱开口内形成沟道材料支柱；所述沟道材料支柱竖直地延伸穿过所述第一堆叠和所述第二堆叠且与所述导电结构电耦合；
用一或多种导电材料替换所述第一材料和所述第三材料中的至少一些，由此将所述第一层次和所述第三层次分别转换成第一导电层级和第二导电层级；以及
在所述第一狭缝开口和所述第二狭缝开口内形成面板；所述面板竖直地延伸穿过所述第一堆叠和所述第二堆叠。
19.根据权利要求18所述的方法，其中所述第一狭缝开口和所述第二狭缝开口沿着水平方向延伸且具有彼此平行的相对侧壁；并且其中所述相对侧壁在俯视图中沿着所述水平方向大体上笔直。
20.根据权利要求18所述的方法，其中所述第一狭缝开口和所述第二狭缝开口沿着水平方向延伸且具有彼此平行的相对侧壁；并且其中所述相对侧壁在俯视图中具有沿着所述水平方向的蜿蜒配置。
21.根据权利要求18所述的方法，其中所述导电结构是源极结构。
22.根据权利要求18所述的方法，其进一步包括在所述第一支柱开口和所述第二支柱开口内形成单元材料，并且邻近于所述单元材料形成所述沟道材料支柱；所述单元材料包含电荷阻挡材料、电荷存储材料和栅极电介质材料。
23.根据权利要求18所述的方法，其进一步包括在形成所述第二堆叠之前在所述第一支柱开口和所述第一狭缝开口内形成牺牲材料。
24.根据权利要求23所述的方法，其中所述牺牲材料包括硅。
25.根据权利要求23所述的方法，其中所述牺牲材料包括碳。
26.根据权利要求23所述的方法，其中所述牺牲材料包括金属。
27.根据权利要求23所述的方法，其进一步包括：
在形成所述第二支柱开口之后从所述第一支柱开口内移除所述牺牲材料；以及
在移除所述牺牲材料之后，在所述第一支柱开口和所述第二支柱开口内形成所述沟道材料支柱。
28.根据权利要求27所述的方法，其进一步包括：
在形成所述第二狭缝开口之后从所述第一狭缝开口内移除所述牺牲材料；以及
在移除所述牺牲材料之后，在所述第一狭缝开口和所述第二狭缝开口内形成所述面板。
29.根据权利要求28所述的方法，其进一步包括：
在形成所述沟道材料支柱之后，并且在从所述第一狭缝开口内移除所述牺牲材料之后，用所述一或多种导电材料替换所述第一材料和所述第三材料中的所述至少一些，由此将所述第一层次和所述第三层次转换成所述第一导电层级和所述第二导电层级；以及
在将所述第一层次和所述第三层次转换成所述第一导电层级和所述第二导电层级之后，在所述第一狭缝开口和所述第二狭缝开口内形成所述面板。
30.根据权利要求18所述的方法，其中所述第二绝缘材料和所述第四绝缘材料包括彼此相同的组合物。
31.根据权利要求30所述的方法，其中所述相同组合物包括二氧化硅。
32.根据权利要求18所述的方法，其中所述第一材料和所述第三材料包括彼此相同的组合物。
33.根据权利要求32所述的方法，其中所述相同组合物包括氮化硅。
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