CN101464491B - 一种测试方法和系统 - Google Patents
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Abstract
本发明公开了一种测试方法，包括：被测设备(DUT)获取来自自动测试设备(ATE)的测试程序，根据所述测试程序进行初始化；所述DUT接收测试信号，根据所述测试信号进行测试，并输出测试结果；所述ATE读取所述测试结果，并根据所述测试结果确定所述DUT是否符合要求。本发明同时公开了一种测试系统。应用本发明所述的方法和系统，能降低测试成本和提高故障覆盖率，且易于实现。
Description
技术领域
本发明涉及电子技术，特别涉及一种芯片测试方法和系统。
背景技术
低成本、小面积、高频高速以及生产周期短等特点使得系统级封装(SIP，System in a Packet)的需求量日益增大，逐渐成为一种主流的产品封装形式。这里所提到的SIP，是指将多种功能芯片集成在一个封装内，从而实现一个基本完整的功能。
为了保证产品质量，需要对封装后的SIP进行测试。目前，各厂家的测试方式基本都是保密的，已知的测试方式主要有以下两种：将SIP内的各芯片分离测试以及只进行连接性和漏电流的测试。
但这两种测试方式在实际应用中均会存在一定的问题，比如：对于第一种测试方式，会增加极其复杂的射频(RF，Radio Frequency)测试(SIP内通常包括一个用于处理射频信号的芯片，该芯片的测试对于测试设备以及测试环境等的要求非常高，实现过程非常复杂)，难于实现，而且会增加封装引脚(pin)数，从而增加封装成本；对于第二种测试方式，虽然不会存在上述问题，但由于故障覆盖率过低，所以很容易将坏片提供给客户。
发明内容
有鉴于此，本发明的主要目的在于提供一种测试方法，能够降低成本和提高故障覆盖率，且易于实现。
本发明的另一目的在于提供一种测试系统，能够降低成本和提高故障覆盖率，且易于实现。
为达到上述目的，本发明的技术方案是这样实现的：
一种测试方法，包括：
被测设备DUT获取来自自动测试设备ATE的测试程序，根据所述测试程序进行初始化；
所述DUT接收测试信号，根据所述测试信号进行测试，并输出测试结果；
所述ATE读取所述测试结果，并根据所述测试结果确定所述DUT是否符合要求；
其中，所述DUT接收测试信号包括：
当所述DUT的上电时间达到第一预定时间后，所述ATE向射频源RFSource发送一触发信号；所述RF Source接收到所述触发信号后，向所述DUT发送包括4个以上时隙的RF信号；
或者，当所述DUT的上电时间达到第一预定时间后，所述ATE向所述DUT发送包括4个以上时隙的RF信号。
较佳地，所述根据所述测试信号进行测试，并输出测试结果包括：
所述DUT将接收到的RF信号进行下变频和模/数转换处理，并根据处理后的信号进行同步，如果同步成功，则进一步对所述处理后的信号进行解码和纠错处理，并输出同步以及纠错结果。
所述输出同步以及纠错结果包括：
通过输出预定的高电平、低电平或波形，来表示所述同步以及纠错结果。
较佳地，当所述DUT为系统级封装SIP时，所述通过输出预定的高电平、低电平或波形，来表示所述同步以及纠错结果包括：
当同步成功后，所述DUT将自身的P3_1引脚由高电平转换为低电平；
当所述解码和纠错过程完成后，所述DUT查询自身纠错寄存器中记录的纠错次数是否为0，如果是，则将自身的P3_4引脚由高电平转换为低电平。
所述ATE读取测试结果，并根据所述测试结果确定所述DUT是否符合要求包括：
当所述DUT的上电时间达到第二预定时间后，所述ATE读取所述DUT的P3_1和P3_4引脚上的电平值，如果均为低电平，则确定所述DUT符合要求，否则，确定所述DUT不符合要求。
所述第一预定时间为110ms，所述第二预定时间为340ms。
当所述测试程序中携带有循环冗余校验码CRC时，所述DUT根据所述测试程序进行初始化之前，进一步包括：根据所述CRC对所述测试程序进行校验，以确定所述测试程序是否正确获取，如果是，则根据所述测试程序进行初始化。
当所述测试程序中携带有关于所述DUT中的存储器的内建自测程序BIST时，所述根据所述测试信号进行测试包括：根据所述BIST，测试所述存储器是否符合要求。
一种测试系统，包括：被测设备DUT和自动测试设备ATE；
所述DUT，用于获取来自所述ATE的测试程序，根据所述测试程序进行初始化，并根据接收到的测试信号进行测试，输出测试结果；
所述ATE，用于为所述DUT提供测试程序，并读取所述DUT输出的测试结果，根据所述测试结果确定所述DUT是否符合要求；
其中，所述ATE用于，当所述DUT的上电时间达到第一预定时间时，向所述DUT发送包括4个以上时隙的RF信号作为所述DUT的测试信号；
或者，该系统中包括：射频源RF Source；所述ATE用于，当所述DUT的上电时间达到第一预定时间时，向所述RF Source发送触发信号；所述RFSource，用于在接收到所述触发信号后，向所述DUT发送包括4个以上时隙的RF信号作为所述DUT的测试信号。
所述DUT为系统级封装SIP，所述DUT中包括：调谐器以及解调器；
所述调谐器，用于将接收到的RF信号进行下变频处理，并输出给所述解调器；
所述解调器，用于获取来自所述ATE的测试程序，根据所述测试程序对所述调谐器以及解调器进行初始化，并对接收自所述调谐器的信号进行模/数转换，根据转换后的信号进行同步，在同步成功后，进行解码和纠错处理，并输出所述同步以及纠错结果。
较佳地，所述解调器中包括：中央处理单元CPU、模/数转换单元、同步单元、解码纠错单元以及输出单元；
所述CPU，用于获取来自所述ATE的测试程序，根据所述测试程序对所述调谐器以及所述解调器进行初始化，并控制所述模/数转换单元、同步单元、解码纠错单元以及输出单元的运行状态；
所述模/数转换单元，用于将接收到自所述调谐器的信号由模拟信号转换为数字信号；
所述同步单元，用于根据所述数字信号进行同步，并将同步结果发送给所述解码纠错单元；
所述解码纠错单元，用于当同步成功时，对所述数字信号进行解码和纠错；
所述输出单元，用于通过预定的高电平、低电平或波形来输出所述同步以及纠错结果。
所述CPU进一步用于，当同步成功时，通知所述输出单元将所述DUT上的P3_1引脚由高电平转换为低电平，并在当所述解码和纠错过程完成后，查询所述解码纠错单元中的纠错寄存器中记录的纠错次数是否为0，如果是，则通知所述输出单元将所述DUT上的P3_4引脚由高电平转换为低电平。
较佳地，当所述测试程序中携带有循环冗余校验码CRC时，所述CPU进一步用于，根据所述CRC对获取到的测试程序进行校验，以确定所述测试程序是否正确获取，如果是，则根据所述测试程序进行初始化。
所述DUT中包括：存储器；所述测试程序中携带有所述存储器的内建自测程序BIST；所述CPU用于，根据所述BIST，测试所述存储器是否符合要求。
可见，采用本发明的技术方案，DUT获取来自ATE的测试程序，根据该测试程序进行初始化，并根据接收到的测试信号进行测试，输出测试结果；ATE读取该测试结果，并根据该测试结果确定DUT是否符合要求。与现有技术相比，本发明所述方案无需对DUT内的各组成部分分离进行测试，所以便于实现，且 减少了引脚数，从而降低了测试成本；而且，本发明所述方案测试全面，即较之现有技术提高了故障覆盖率，从而保证了产品质量。
图1为本发明方法实施例的流程图。
图2为本发明方法较佳实施例的流程图。
图3为本发明方法较佳实施例中的脉冲信号示意图。
图4为本发明系统实施例的组成结构示意图。
附图说明
针对现有技术中存在的问题，本发明中提出一种全新的测试方法。如图1所示，图1为本发明方法实施例的流程图，包括以下步骤：
步骤101：被测设备(DUT，Device Under Test)获取来自自动测试设备(ATE，Automatic Test Equipment)的测试程序，根据该测试程序进行初始化。
ATE可预先将测试程序以施加模式(force pattern)发送到DUT的端口上；这样，当DUT上电后，通过读取相应的端口，即可获取所述测试程序。
步骤102：DUT接收测试信号，根据该测试信号进行测试，并输出测试结果。
具体实施方式
本步骤中，DUT接收到的测试信号可以是来自ATE的，也可以是来自射频源(RF Source)的。即：可以是当DUT的上电时间达到第一预定时间，如110ms时，由ATE向RF Source发送触发信号(Trigger Signal)，RF Source接收到该触发信号后，向DUT发送包括4个以上时隙(即至少包括4个时隙)的RF信号，该RF信号即为测试信号；或者，也可以不设置RF Source，而是当DUT的上电时间达到第一预定时间时，由ATE直接向DUT发送包括4个以上时隙的RF信号。
DUT将接收到的RF信号进行下变频和模/数转换处理，并根据处理后的信号进行同步，如果同步成功，则进一步进行解码和纠错处理，并通过输出预定 的高电平、低电平或波形来输出同步以及纠错结果。
步骤103：ATE读取测试结果，并根据该测试结果确定DUT是否符合要求。
本步骤中，ATE将读取到的测试结果与期望的测试结果进行比较，从而确定出DUT是否符合要求，即确定出DUT是否为合格产品。
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举较佳实施例，对本发明所述方案作进一步地详细说明。
图2为本发明方法较佳实施例的流程图。假设该较佳实施例中的DUT为SIP(具体来说为CMMB SIP)，该SIP中至少包括调谐器(Tuner)以及解调器(Demodulator)两个芯片，并预先将这两个芯片连接起来。如图2所示，包括以下步骤：
步骤201：SIP获取来自ATE的测试程序，并根据该测试程序进行初始化。
ATE预先将测试程序以force pattern发送到Demodulator的端口上，假设总用时为101.4ms；然后，当Demodulator中的CPU上电后，通过读取相应的端口，获取该测试程序，并根据该测试程序对Tuner和Demodulator进行初始化，具体如何实现为本领域公知，不再赘述。后续过程中，CPU还可进一步根据该测试程序控制Demodulator中其它各组成部分的运行状态以及判断这些组成部分的运行状态是否正常等。
另外，还可在测试程序中进一步携带循环冗余校验码(CRC，CyclicRedundancy Check)，这样，当CPU获取到测试程序后，可首先根据该CRC对测试程序进行校验，以确定测试程序是否正确获取，如果是，则根据该测试程序进行初始化；否则，中止本次测试或重新获取测试程序。
步骤202：ATE向RF Source发送一触发信号，RF Source接收到该触发信号后，向SIP发送包括4个以上时隙的RF信号。
本较佳实施例中采用的是由RF Source向SIP发送RF信号的方式，在实际应用中，如果ATE具备相应功能，也可由ATE直接向SIP发送RF信号。
另外，本步骤中，ATE是在当Demodulator中的CPU上电一定时间后，比如110ms后，才向RF Source发送触发信号，这样处理的好处在于可以留给CPU 足够的时间以完成初始化过程。该触发信号可以是一个简单的脉冲(pulse)信号，如logic“1”＝3.3v。图3为本发明方法较佳实施例中的脉冲信号示意图，如图3所示，该脉冲信号的宽度可为0.1us～1us。
RF Source接收到来自ATE的触发信号后，向SIP发送一个至少包括4个时隙的RF信号，其中一个时隙用于粗同步(Coarse Syn)，两个时隙用于细同步(Fine Syn)，另外一个时隙用于解码；当然，如果为了增加测试的可靠性，还可适当增加时隙数，比如8个。这些时隙的具体作用为本领域公知，不再赘述。
步骤203：SIP根据接收到的RF信号进行测试，并输出测试结果。
本步骤中，Tuner首先将接收到的RF信号进行下变频处理，然后将处理后的信号输出给Demodulator；然后，Demodulator对接收到的信号进行模/数转换，得到数字信号，并利用该数字信号进行同步，如果同步成功，则将SIP上的P3_1引脚由高电平转换为高电平，当然，如果不成功，则维持P3_1引脚上的高电平不变；同步成功后，进一步对该数字信号进行解码和纠错处理，其间，Demodulator中的纠错寄存器，如低密度奇偶检验码(LDPC，Low Density ParityCheck)寄存器(Register)和里德-所罗门(RS，Reed-Solomon)寄存器将跟踪记录纠错过程；当所有的数据均处理完毕后，负责进行解码和纠错处理的单元会向CPU发送一个中断信号，CPU接收到该中断信号后，查询LDPC和/或RS寄存器的状态，如果LDPC和/或RS寄存器中记录的纠错次数为0，则将SIP上的P3_4引脚由高电平转换为低电平，否则，维持P3_4引脚上的高电平不变。
需要说明的是，该较佳实施例中仅以当同步成功或纠错次数为0时，将P3_1和P3_4引脚上的电平由高电平转换为低电平为例进行说明，在实际应用中，也可以是由低电平转换为高电平，或者是输出某种预先定义的波形。总之，具体实现方式不限，只要ATE能够识别即可。
步骤204：ATE读取测试结果，并根据该测试结果确定DUT是否符合要求。
本步骤中，ATE在等待足够长的时间，即等到Demodulator中的CPU上电一定时间，比如340ms后，读取SIP上的P3_1和P3_4引脚上的电平值，如果 均为低电平，则确定SIP符合要求；否则，确定SIP不符合要求。
至此，即完成了一次测试过程。
除了上述Tuner以及Demodulator之外，在SIP中还可能会进一步包括存储器(Memory)，那么本发明所述方案中，为了提高故障覆盖率，可在ATE发送给SIP的测试程序中进一步携带Memory的内建自测程序(BIST，Built-in SelfTest)，以便测试该Memory是否符合要求，具体实现为本领域公知，不再赘述。相应地，可通过在某一引脚上输出高电平或低电平，或预定的波形，来表示Memory是否符合要求。同样，对于步骤201中所提到的CRC校验，也可通过在某一引脚上输出高电平或低电平，或预定的波形，来表示校验是否成功。
基于上述方法，图4为本发明系统实施例的组成结构示意图。如图4所示，该系统包括：DUT 41以及ATE 42；
DUT 41，用于获取来自ATE 42的测试程序，根据所述测试程序进行初始化，并根据接收到的测试信号进行测试，输出测试结果；
ATE 42，用于为DUT 41提供测试程序，并读取DUT 41输出的测试结果，根据该测试结果确定DUT 41是否符合要求。
其中，ATE 42可进一步用于，当DUT 41的上电时间达到第一预定时间时，向DUT 41发送包括4个以上时隙的RF信号作为DUT 41的测试信号；
或者，该系统中进一步包括：RF Source 43；ATE 42进一步用于，当DUT41的上电时间达到第一预定时间时，向RF Source 43发送触发信号；RF Source43，用于在接收到所述触发信号后，向DUT 41发送包括4个以上时隙的RF信号作为DUT 41的测试信号。
当DUT 41为SIP时，DUT41中可具体包括：调谐器411以及解调器412；
调谐器411，用于将接收到的RF信号进行下变频处理，并输出给解调器412；
解调器412，用于获取来自ATE 42的测试程序，根据该测试程序对调谐器411以及解调器412进行初始化，并对接收自调谐器411的信号进行模/数转换，根据转换后的信号进行同步，在同步成功后，进行解码和纠错处理，并输出同 步以及纠错结果。
其中，解调器412中可进一步包括：CPU 4121、模/数转换单元4122、同步单元4123、解码纠错单元4124以及输出单元4125；
CPU4121，用于获取来自ATE 42的测试程序，根据所述测试程序对调谐器411以及解调器412进行初始化，并控制模/数转换单元4122、同步单元4123、解码纠错单元4124以及输出单元4125的运行状态；
模/数转换单元4122，用于将接收到自调谐器411的信号由模拟信号转换为数字信号；
同步单元4123，用于根据所述数字信号进行同步，并将同步结果发送给解码纠错单元4124；
解码纠错单元4124，用于当同步成功时，对所述数字信号进行解码和纠错处理；
输出单元4125，用于通过预定的高电平、低电平或波形来输出所述同步以及纠错结果。
CPU 4121可进一步用于，当同步成功时，通知输出单元4125将DUT41上的P3_1引脚由高电平转换为低电平，并在当解码和纠错过程完成后，查询解码纠错单元4124中的纠错寄存器中记录的纠错次数是否为0，如果是，则通知输出单元4125将DUT 41上的P3_4引脚由高电平转换为低电平。
ATE 42包括：提供单元421以及读取判断单元422；
提供单元421，用于将测试程序以force pattern发送到DUT 41的端口上；
读取判断单元422，用于当DUT 41的上电时间达到第二预定时间时，读取DUT 41上的P3_1和P3_4引脚的电平值，如果均为低电平，则确定DUT 41符合要求，否则，确定DUT 41不符合要求。
通常，上述第一预定时间为110ms，第二预定时间为340ms。
进一步地，还可在测试程序中进一步携带CRC；相应地，CPU4121可进一步用于，根据CRC对获取到的测试程序进行校验，以确定该测试程序是否正确获取，如果是，则根据该测试程序进行初始化。
另外，DUT 41中可进一步包括：存储器413；所述测试程序中进一步携带有存储器413的BIST；CPU 41进一步用于根据所述BIST测试存储器413是否符合要求。
需要说明的是，为简化附图，纠错寄存器以及PS_1和PS_4引脚均未进行图示。图4所示系统实施例的具体工作流程请参照方法实施例和较佳实施例中的相应说明，此处不再赘述。
总之，采用本发明的技术方案，无需对DUT内的各组成部分分离进行测试，所以便于实现，且减少了引脚数，从而降低了测试成本；而且，本发明所述方案测试全面，即较之现有技术提高了故障覆盖率，从而保证了产品质量；另外，本发明所述方案可用于进行量产测试(Mass Production Testing)，比如一次测试4个DUT，从而提高了测试吞吐率，缩短了测试时间。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种测试方法，其特征在于，该方法包括：
被测设备DUT获取来自自动测试设备ATE的测试程序，根据所述测试程序进行初始化；
所述DUT接收测试信号，根据所述测试信号进行测试，并输出测试结果；
所述ATE读取所述测试结果，并根据所述测试结果确定所述DUT是否符合要求；
其中，所述DUT接收测试信号包括：
当所述DUT的上电时间达到第一预定时间后，所述ATE向射频源RFSource发送一触发信号；所述RF Source接收到所述触发信号后，向所述DUT发送包括4个以上时隙的RF信号；
或者，当所述DUT的上电时间达到第一预定时间后，所述ATE向所述DUT发送包括4个以上时隙的RF信号。
2.根据权利要求1所述的方法，其特征在于，所述根据所述测试信号进行测试，并输出测试结果包括：
所述DUT将接收到的RF信号进行下变频和模/数转换处理，并根据处理后的信号进行同步，如果同步成功，则进一步对所述处理后的信号进行解码和纠错处理，并输出同步以及纠错结果。
3.根据权利要求2所述的方法，其特征在于，所述输出同步以及纠错结果包括：
通过输出预定的高电平、低电平或波形，来表示所述同步以及纠错结果。
4.根据权利要求3所述的方法，其特征在于，当所述DUT为系统级封装SIP时，所述通过输出预定的高电平、低电平或波形，来表示所述同步以及纠错结果包括：
当同步成功后，所述DUT将自身的P3_1引脚由高电平转换为低电平；
当所述解码和纠错过程完成后，所述DUT查询自身的纠错寄存器中记录的纠错次数是否为0，如果是，则将自身的P3_4引脚由高电平转换为低电平。
5.根据权利要求4所述的方法，其特征在于，所述ATE读取测试结果，并根据所述测试结果确定所述DUT是否符合要求包括：
当所述DUT的上电时间达到第二预定时间后，所述ATE读取所述DUT的P3_1和P3_4引脚上的电平值，如果均为低电平，则确定所述DUT符合要求，否则，确定所述DUT不符合要求。
6.根据权利要求5所述的方法，其特征在于，所述第一预定时间为110ms，所述第二预定时间为340ms。
7.根据权利要求1所述的方法，其特征在于，当所述测试程序中携带有循环冗余校验码CRC时，所述DUT根据所述测试程序进行初始化之前，进一步包括：根据所述CRC对所述测试程序进行校验，以确定所述测试程序是否正确获取，如果是，则根据所述测试程序进行初始化。
8.根据权利要求1所述的方法，其特征在于，当所述测试程序中携带有关于所述DUT中的存储器的内建自测程序BIST时，所述根据所述测试信号进行测试包括：根据所述BIST，测试所述存储器是否符合要求。
9.一种测试系统，其特征在于，包括：被测设备DUT和自动测试设备ATE；
所述DUT，用于获取来自所述ATE的测试程序，根据所述测试程序进行初始化，并根据接收到的测试信号进行测试，输出测试结果；
所述ATE，用于为所述DUT提供测试程序，并读取所述DUT输出的测试结果，根据所述测试结果确定所述DUT是否符合要求；
其中，所述ATE用于，当所述DUT的上电时间达到第一预定时间时，向所述DUT发送包括4个以上时隙的RF信号作为所述DUT的测试信号；
或者，该系统中包括：射频源RF Source；所述ATE用于，当所述DUT的上电时间达到第一预定时间时，向所述RF Source发送触发信号；所述RFSource，用于在接收到所述触发信号后，向所述DUT发送包括4个以上时隙的RF信号作为所述DUT的测试信号。
10.根据权利要求9所述的系统，其特征在于，所述DUT为系统级封装 SIP，所述DUT中包括：调谐器以及解调器；
所述调谐器，用于将接收到的RF信号进行下变频处理，并输出给所述解调器；
所述解调器，用于获取来自所述ATE的测试程序，根据所述测试程序对所述调谐器以及解调器进行初始化，并对接收自所述调谐器的信号进行模/数转换，根据转换后的信号进行同步，在同步成功后，进行解码和纠错处理，并输出所述同步以及纠错结果。
11.根据权利要求10所述的系统，其特征在于，所述解调器中包括：中央处理单元CPU、模/数转换单元、同步单元、解码纠错单元以及输出单元；
所述CPU，用于获取来自所述ATE的测试程序，根据所述测试程序对所述调谐器以及所述解调器进行初始化，并控制所述模/数转换单元、同步单元、解码纠错单元以及输出单元的运行状态；
所述模/数转换单元，用于将接收到自所述调谐器的信号由模拟信号转换为数字信号；
所述同步单元，用于根据所述数字信号进行同步，并将同步结果发送给所述解码纠错单元；
所述解码纠错单元，用于当同步成功时，对所述数字信号进行解码和纠错；
所述输出单元，用于通过预定的高电平、低电平或波形来输出所述同步以及纠错结果。
12.根据权利要求11所述的系统，其特征在于，所述CPU进一步用于，当同步成功时，通知所述输出单元将所述DUT上的P3_1引脚由高电平转换为低电平，并在当所述解码和纠错过程完成后，查询所述解码纠错单元中的纠错寄存器中记录的纠错次数是否为0，如果是，则通知所述输出单元将所述DUT上的P3_4引脚由高电平转换为低电平。
13.根据权利要求11所述的系统，其特征在于，当所述测试程序中携带有循环冗余校验码CRC时，所述CPU进一步用于，根据所述CRC对获取到的测试程序进行校验，以确定所述测试程序是否正确获取，如果是，则根据所述测 试程序进行初始化。
14.根据权利要求11所述的系统，其特征在于，所述DUT中包括：存储器；所述测试程序中携带有所述存储器的内建自测程序BIST；所述CPU用于，根据所述BIST，测试所述存储器是否符合要求。
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Families Citing this family (14)
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|---|---|---|---|---|
| CN101834678B (zh) * | 2010-03-31 | 2013-08-14 | 华为技术有限公司 | 射频指标测试系统及其控制方法 |
| US9525500B2 (en) | 2011-06-13 | 2016-12-20 | Mediatek Inc. | Low-cost test/calibration system and calibrated device for low-cost test/calibration system |
| US20140154997A1 (en) | 2012-11-30 | 2014-06-05 | Mediatek Inc. | Rf testing system |
| US10069578B2 (en) | 2011-06-13 | 2018-09-04 | Mediatek Inc. | RF testing system with parallelized processing |
| US10320494B2 (en) * | 2011-06-13 | 2019-06-11 | Mediatek Inc. | RF testing system using integrated circuit |
| CN102981116B (zh) * | 2012-11-02 | 2015-05-20 | 北京创毅讯联科技股份有限公司 | 一种验证专用集成电路的装置和方法 |
| WO2014139048A1 (en) * | 2013-03-14 | 2014-09-18 | Advantest (Singapore) Pte. Ltd. | Ate digital channel for rf frequency/power measurement |
| CN104730448B (zh) * | 2013-12-20 | 2017-07-28 | 致茂电子股份有限公司 | 自动测试设备资源配置方法与自动测试通道配置装置 |
| CN104515947A (zh) * | 2014-12-12 | 2015-04-15 | 中国电子科技集团公司第五十八研究所 | 可编程逻辑器件在系统编程的快速配置与测试方法 |
| CN106324483B (zh) * | 2016-08-30 | 2019-07-30 | 歌尔科技有限公司 | 一种复位电路检测系统和检测方法 |
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