CN109801853B - 一种soc芯片测试方法 - Google Patents

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Abstract

本发明公开了一种SOC芯片测试方法，该方法包括的步骤为：将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer；对所述工程wafer进行CP，收集并分析相关测试数据；若分析结果合格，按工程分析得到的制程标准对整个SOC芯片流片试量产并跳过CP直接封装。本发明通过跳过SOC芯片CP阶段，单独制备SRAM工程分析wafer，对该wafer进行缺陷的定位分析，实质是测试数据的转换，精准找到物性地址后确认工艺缺陷，通过调整修正制程参数以消除，整个过程中有效的节省了制造成本以及提升了工作效率。

Description

一种SOC芯片测试方法
技术领域
本发明涉及集成电路芯片测试技术领域，具体为一种SOC芯片测试方法。
背景技术
SOC芯片测试目前有一种方法叫做BIST(内置自检)，即在芯片的设计阶段，就把自检测试的原理考虑进去，加入一些额外的自检测试电路。测试时给予芯片一些基本的信号，激活其自检测试功能。当前SOC芯片的BIST方案大多采用内嵌SRAM(静态随机存储器)的方法(如图1所示)，因SRAM属于memory类产品，所以这种内置自检又被称为MBIST(自建性测试)。
半导体行业按照摩尔定律发展，晶圆制造工艺已迈入7nm时代，单颗芯片的集成度更高，功能信号的频率更高，更难测试，SOC芯片也是如此。CP(晶圆测试)过程采用ATE(自动测试设备)连接Prober Card(探针卡，CP中连接ATE和芯片的装置)的方式进行测试，由于连接方式，针尖材料及裸晶状态等诸多因素，相较于FT(成品测试)，对高频信号的测试精度差，甚至不能测试。这样就导致CP阶段既浪费了资金时间，也不能有效筛选失效管芯。
发明内容
针对背景技术中存在的问题，本发明提供了一种SOC芯片测试方法。
为实现上述目的，本发明提供如下技术方案：一种SOC芯片测试方法，该方法包括以下步骤：
将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer；
对所述工程wafer进行CP，收集并分析相关测试数据；
若分析结果合格，按工程分析得到的制程标准对整个SOC芯片流片试量产并跳过CP直接封装。
作为本发明一种优选的技术方案，分析所述工程wafer进行CP数据按照输出失效位的时间记录-电性地址-物性地址的顺序找出缺陷并调整制程参数。
作为本发明一种优选的技术方案，反复进行CP及缺陷分析调整参数，最终达到预定良率和相关指标，安排初定制程参数的所述工程晶圆wafer封装。
作为本发明一种优选的技术方案，对所述工程wafer进行FT以及相关的FA。
作为本发明一种优选的技术方案，对封装之后的SOC芯片进行FT以及相关的FA。
与现有技术相比，本发明的有益效果是：本发明通过跳过SOC芯片CP阶段，单独制备SRAM工程分析wafer，对该wafer进行缺陷的定位分析，实质是测试数据的转换，精准找到物性地址后确认工艺缺陷，通过调整修正制程参数以消除，整个过程中有效的节省了制造成本以及提升了工作效率。
附图说明
图1为现有技术中SOC芯片以及内嵌的SRAM模块结构示意图；
图2为本发明提供的一种SOC芯片测试方法流程示意图；
图3为本发明提供的一种SOC芯片测试方法中剥离SRAM模块制成工程wafer示意图；
图4为本发明提供的一种SOC芯片测试方法中SRAM模块制备的工程wafer缺陷定位分析流程图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例：
请参阅图2，本发明提供一种SOC芯片测试方法，该方法包括以下步骤：
S10：如图3所示，将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer(晶圆)；
S20：对所述工程wafer进行CP(晶圆测试)，收集并分析相关测试数据；
S30：若分析结果合格，按工程分析得到的制程标准对整个SOC芯片流片试量产并跳过CP直接封装。
在具体实施过程中，如图4所示，分析所述工程wafer进行CP数据按照输出失效位的时间记录-电性地址-物性地址的顺序找出缺陷并调整制程参数；进一步的反复进行CP及缺陷分析调整参数，最终达到预定良率和相关指标，安排初定制程参数的所述工程晶圆wafer封装；进一步的对所述工程wafer进行FT(成品测试)以及相关的FA(失效分析)。
本发明是在SOC芯片流片前，先将用于MBIST的SRAM模块单独流片，相关制程参数与SOC芯片预定参数保持完全一致，重点对该模块的wafer做CP，缺陷的物性分析和FT验证，在这过程中反复调整修正相关制程参数以达到预期良率及其他性能指标。完成这一步后，按SRAM工程验证得出的制程相关参数指标用于整个SOC芯片的流片，跳过CP这一测试阶段，全数封装。
本发明重点在于单独将MBIST的SRAM流片，通过测试及物性分析，最终确定该SOC芯片相关流片制程参数，并跳过CP阶段节省费用。单独制备流片的SRAM本身故障率更低，用来确认流片制程参数更快速精准。
以某28nm工艺12吋晶圆的SOC芯片为例，计算下正常做10k片CP节省的成本：假设一片测试时间为1h，按主流V93000 ATE机台每小时测试费80美金来算，大概节约测试费800k美金，再加上prober card制作费大约20k美金，去除SRAM单独流片工程分析的费用大概30k美金，以及多封装管芯的费用400k美金，最终正常量产10k片直接经济效益约400k美金，是相当可观的一笔成本节省。
在具体实施过程中，对封装之后的SOC芯片进行FT以及相关的FA。
基于上述，本发明具有的优点在于：本发明通过跳过SOC芯片CP阶段，单独制备SRAM工程分析wafer，对该wafer进行缺陷的定位分析，实质是测试数据的转换，精准找到物性地址后确认工艺缺陷，通过调整修正制程参数以消除，整个过程中有效的节省了制造成本以及提升了工作效率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种SOC芯片测试方法，其特征在于该方法包括以下步骤：
将SOC芯片原先用于MBIST的内嵌SRAM模块剥离出来单独设计，并按照SOC芯片制程标准流片，制备成工程wafer；
对所述工程wafer进行晶圆测试，收集并分析相关测试数据；
若分析结果合格，按SOC芯片制程标准对整个SOC芯片流片试量产并跳过晶圆测试直接封装。
2.根据权利要求1所述的一种SOC芯片测试方法，其特征在于：分析所述工程wafer进行晶圆测试数据按照输出失效位的时间记录-电性地址-物性地址的顺序找出缺陷并调整制程参数。
3.根据权利要求2所述的一种SOC芯片测试方法，其特征在于：反复进行晶圆测试及缺陷分析调整参数，最终达到预定良率和相关指标，安排初定制程参数的所述工程wafer封装。
4.根据权利要求3所述的一种SOC芯片测试方法，其特征在于：对所述工程wafer进行成品测试以及相关的失效分析。
5.根据权利要求1所述的一种SOC芯片测试方法，其特征在于：对封装之后的SOC芯片进行成品测试以及相关的失效分析。
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