CN101409285B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。以往的保护二极管有击穿特性不陡峭、不能获得作为恒压二极管的良好特性的问题。而且，由于保护二极管的大部分是用不同于MOS晶体管的工序形成，所以有无法削减工序数目以及成本的问题。为了解决该问题，本发明在与MOS晶体管相同的单晶衬底上以环状设置p-型杂质区域、n+型杂质区域而形成npn结。在设置多个npn结的情况下，将它们分别隔开而形成同心圆的环状。由于击穿特性变得陡峭，所以能够获得良好的恒压二极管特性。而且，由于能够利用MOS晶体管的制造工艺来形成，所以有助于实现工序合理化、成本的降低。进而，根据耐压来选择npn结的数目，由此，耐压的控制也更容易。

Description

半导体装置及其制造方法
技术领域
本发明涉及将MOS晶体管和保护装置集成化的半导体装置及其制造方法，特别是涉及保护装置的恒压特性良好而且能够简化工艺过程的半导体装置及其制造方法。
背景技术
在MOS型半导体的分立器件中，栅极氧化膜是最为重要的，但也是最脆弱的部分。作为保护该栅极氧化膜的对策，设置齐纳型保护二极管，以便在从外部向栅极端子施加过电流、过电压、静电等时保护栅极氧化膜。
图14表示现有的半导体装置。图14(A)是俯视图，图14(B)是图14(A)的e-e线剖面图。
半导体装置例如是将MOSFET56和保护二极管57集成在同一芯片上的装置。元件区域55配置有由多个单元构成的MOSFET56，MOSFET56的栅极通过多晶硅层引出到元件区域55外部，并与栅极焊盘电极58连接。
半导体衬底在n+型硅半导体衬底41上层积有n-型半导体层42，在n-型半导体层42表面设置有沟道层43。在贯通沟道层43的沟槽44内设置栅极氧化膜45、埋设栅极电极46。在沟道层43表面设置主体区域49以及源极区域48。栅极电极46上经由层间绝缘膜50设置有源极电极47。
保护二极管57是设置在栅极焊盘电极58下方、并利用p型区域51和n型区域52连接多个pn结二极管的双向齐纳二极管。保护二极管57的一端与MOSFET56的源极电极47连接，另一端与栅极焊盘电极58连接。电阻53由多晶硅形成，一端与栅极焊盘电极58连接，另一端与多晶硅层54连接，该多晶硅层54与MOSFET56的栅极电极46相连。
保护二极管57的击穿电压设定成，比MOSFET的栅极氧化膜45的耐压(氧化膜的破坏电压)稍低。由此，在栅极端子上施加有过负荷时，电流旁通到保护二极管，避免向栅极电极46作用过负荷，从而保护栅极氧化膜45。
专利文献1：日本特开2002-43574号公报
如图14(B)所示，现有的保护二极管57是在多晶硅上利用固相扩散或者离子注入等掺杂p型和n型杂质的多晶pn结的齐纳二极管。但是，利用多晶pn结形成的齐纳二极管与单晶pn结的情况相比，作为恒压二极管来说不能获得良好的特性。
图15中表示多晶pn结的I-V特性利用CVD法在整个面上形成NSG(Non-doped Silicate Glass：非掺杂硅酸盐玻璃)的CVD氧化膜33。然后，设置使沟槽的开口部分露出的抗蚀剂掩模PR，对CVD氧化膜33以及氧化膜31进行干蚀刻而选择性地进行去除，形成使沟道层13露出的沟槽开口部14a(图9(A))。
如图15所示，多晶pn结的I-V特性(击穿电压特性)并不陡峭，而是较为平缓。因此，在从外部施加过负荷的情况下，虽然能够应对小的负荷，但如果是较大的负荷，则不能利用保护二极管57将电流完全旁通。即，栅极电极46被施加栅极氧化膜45耐压以上的电压，从而存在导致栅极氧化膜45破坏的问题。
而且，平缓的I-V特性表现出下述性质：在到达击穿电压之前的漏电流过多。因此，由于连接由多晶pn结形成的保护二极管57，从而导致MOSFET的开关特性降低。
即，栅极氧化膜45的膜厚受保护二极管57性能的限制。也就是说，必须要假设过电压而将栅极氧化膜45的膜厚设计成必要厚度以上。这样的过余量(オ一バ一マ一ジン)是导致MOSFET的设备性能降低的一个原因。
并且，上述保护二极管57通过在衬底表面将多晶硅图案化、并在规定区域中掺杂p型杂质以及n型杂质而形成。即，在MOSFET的制造工序中附加保护二极管的形成工序，从而导致工艺过程的复杂化和成本的增加。
发明内容
本发明鉴于上述课题而作出的，第一方面通过提供一种半导体装置来解决上述问题，该半导体装置具备：纵向MOS晶体管，其设置在第一导电型单晶半导体衬底上；保护元件，其具有在所述衬底表面呈环状扩散杂质的第二导电型杂质区域和在所述第二导电型杂质区域内以与该区域呈同心圆的环状扩散杂质的第一导电型第一杂质区域以及第一导电型第二杂质区域，其中，所述第一导电型与所述第二导电型相反，所述保护元件的所述第一导电型第一杂质区域以及第一导电型第二杂质区域分别与所述MOS晶体管的源极电极和栅极电极连接。
第二方面通过提供一种半导体装置的制造方法来解决上述问题，该方法在第一导电型单晶半导体衬底上形成纵向MOS晶体管以及该MOS晶体管的保护元件，具备如下工序：在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域，所述第一导电型与所述第二导电型相反；在所述第二导电型杂质区域表面以与该区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；以及将所述第一导电型杂质区域和所述MOS晶体管的源极电极和栅极电极分别相连。
第三方面通过提供一种半导体装置的制造方法来解决上述问题，该方法具备如下工序：在第一导电型单晶半导体衬底上形成第二导电型沟道层，所述第一导电型与所述第二导电型相反；在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；形成经由绝缘膜与所述沟道层相接的栅极电极；在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；形成与所述源极区域和所述第一导电型杂质区域中的一个连接的源极电极；以及形成与所述栅极电极和所述第一导电型杂质区域中的另一个连接的栅极焊盘电极。
第四方面通过提供一种半导体装置的制造方法来解决上述问题，该方法具备如下工序：在第一导电型单晶半导体衬底表面形成第二导电型沟道层，所述第一导电型与所述第二导电型相反；在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；形成贯通所述沟道层并到达所述半导体衬底的沟槽；利用绝缘膜覆盖所述沟槽内壁并埋设栅极电极；在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成第一导电型第一杂质区域以及第一导电型第二杂质区域；形成与所述源极区域和所述第一导电型第一杂质区域连接的源极电极；以及形成与所述栅极电极和所述第一导电型第二杂质区域连接的栅极焊盘电极。
根据本发明，可以获得下述效果。
第一，将在硅衬底上扩散杂质而形成有pn结(npn结或者pnp结)的单晶齐纳二极管作为保护二极管。由于单晶pn结的I-V特性陡峭，所以作为击穿特性能够获得理想的恒压特性。由此，即便从外部作用大的过负荷，也能利用保护二极管来充分旁通过电流。因此，不会在MOSFET的栅极电极上施加保护二极管的击穿电压以上的电压，能够抑制栅极氧化膜的破坏。
第二，由于在击穿前几乎不会产生漏电流，所以不会给MOSFET的开关特性造成不良影响。
第三，保护二极管全部都可以在MOSFET的制造工序中形成。因此，不需要另外设置形成保护二极管的工序，能够省略随之而来掩模工序、杂质的掺杂工序或者蚀刻工序，所以能够大幅缩短工艺过程。而且，不需要改变MOSFET的工艺条件。即，根据本实施方式，不会随着工序合理化或成本降低而导致性能劣化，能够在提高保护二极管性能的同时实现工艺过程的简化和成本的降低。
第四，由于能够利用保护二极管充分保护过电流，所以不需要将栅极氧化膜增厚到与施加电压以上的电压相应的厚度。因此，不需要栅极氧化膜的耐压余量(耐圧マ—ジン)，或者能大幅降低该耐压余量，从而能够最大限度地发挥MOSFET的设备性能。
第五，通过呈多重环状设置保护二极管而形成多个npn结(pnp结)，利用接触孔和金属布线的图案，能够根据耐压来选择任意个数的npn结。因此，容易控制保护二极管的击穿电压。
附图说明
图1(A)、(B)是说明本实施方式的半导体装置的俯视图；
图2(A)、(B)是说明本实施方式的保护二极管的俯视图；
图3(A)、(B)是说明本实施方式的保护二极管的剖面图；
图4是说明本实施方式的保护二极管的特性图；
图5(A)、(B)是说明本实施方式的保护二极管的俯视图；
图6是说明本实施方式的保护二极管的剖面图；
图7是说明本实施方式的保护二极管的剖面图；
图8(A)、(B)、(C)是说明本实施方式的半导体装置的制造方法的剖面图；
图9(A)、(B)是说明本实施方式的半导体装置的制造方法的剖面图；
图10(A)、(B)、(C)是说明本实施方式的半导体装置的制造方法的剖面图；
图11(A)、(B)是说明本实施方式的半导体装置的制造方法的剖面图；
图12(A)、(B)是说明本实施方式的半导体装置的制造方法的剖面图；
图13是说明本实施方式的半导体装置的制造方法的剖面图；
图14(A)是说明现有半导体装置的俯视图，(B)是剖面图；
图15是说明现有半导体装置的特性图。
附图标记说明
1芯片                     2保护二极管
4栅极布线                 5元件区域
6MOSFET                   7金属布线层
7s源极电极                7w源极布线
7g栅极焊盘电极            10单晶硅衬底
11n+型硅半导体衬底        12n-型半导体层
13沟道层                  14沟槽
15栅极氧化膜              16栅极电极
17源极区域            #160;   18主体区域
19′绝缘膜                19层间绝缘膜
21p-型杂质区域            22a第一n+型杂质区域
22b第二n+型杂质区域       23、23a多晶硅层
23b环状多晶硅层           23c连结部
31绝缘膜                  32保护环
32a接触部                 CH接触孔
41n+型半导体衬底          42n-型半导体层
43沟道层                  44沟槽
45栅极氧化膜              46栅极电极
47源极电极                48源极区域
49主体区域                50层间绝缘膜
51p型区域                 52n型区域
55元件区域                56MOSFET
57保护二极管              58栅极焊盘电极
具体实施方式
参照图1至图13，以n沟道型MOSFET为例对本发明的实施方式进行说明。
图1是本实施方式的芯片1的俯视图。图1(A)是省略了构成源极电极、栅极焊盘电极的金属布线层的俯视图，图1(B)是表示金属布线层的图案。
芯片1是在同一单晶硅衬底上集成了MOSFET6和保护二极管2的芯片。即，在占据芯片大部分的元件区域5(用虚线表示)中，配置有由多个单元构成的MOSFET6。在元件区域5外的区域、例如芯片角部，配置有环状图案的保护二极管2。
在元件区域5上，利用金属布线层7设置有源极电极7s以及栅极焊盘电极7g。源极电极7s与MOSFET6的源极区域连结，栅极焊盘电极7g以与保护二极管2重叠的方式设置。保护二极管2形成环状，最内周的一端与栅极焊盘电极7g连接，另一端与源极电极7s连接。
栅极焊盘电极7g配置在元件区域5的周围，利用由多晶硅层构成的栅极布线4与MOSFET6的各栅极电极连接。即，保护二极管2连接在MOSFET6的源极和栅极之间，保护栅极氧化膜不受外部静电或工作过程中的过电压的破坏。
图2是对本实施方式的保护二极管2进行说明的图。图2(A)是保护二极管2的俯视图，是将金属布线层7省略而用虚线表示的图。图2(B)是金属布线层和保护二极管2的接触部的图案，用虚线表示接触孔。
如图2(A)所示，保护二极管2包括在单晶硅衬底表面分别呈环状扩散杂质的p-型杂质区域21、第一n+型杂质区域22a、第二n+型杂质区域22b。这些区域全部都是同心圆。并且，第一n+型杂质区域22a和第二n+型杂质区域22b具有相同的杂质浓度，以规定的间隔隔离配置在p-型杂质区域21表面。另外，第一n+型杂质区域22a和第二n+型杂质区域22b的表述是为了说明上的区别，在结构上完全相同。
在图中，表示一个p-型杂质区域21。利用这一个p-型杂质区域21和设于其表面的第一n+型杂质区域22a及第二n+型杂质区域22b，构成保护二极管2的最小单位(单位保护二极管2a)。即，在此说明利用一个单位保护二极管2a构成保护二极管2的情况。另外，在本实施方式中，根据耐压的不同，能够以同心圆的环状多重设置单位保护二极管2a而构成保护二极管2，对于这种情况在后面进行描述。
在硅衬底表面，配置有与保护二极管2的中心成同心圆的多晶硅层23a，以包围保护二极管2外周的方式配置有环状多晶硅层23b。多晶硅层23a以及环状多晶硅层23b通过连结部23c连结，它们全都由同一多晶硅层23进行图案化处理。
保护二极管2上面被绝缘膜(未图示)覆盖。绝缘膜也覆盖多晶硅层，按照图2(B)的虚线图案形成接触孔CH，在其上配置有金属布线层7。接触孔CH对应第一n+型杂质区域22a和第二n+型杂质区域22b进行设置，以使它们露出。
利用金属布线层7，形成有保护二极管2上的栅极焊盘电极7g和元件区域5上的源极电极7s。
栅极焊盘电极7g如图2(A)的虚线所示，与保护二极管2中心的多晶硅层23a和位于最内周的第二n+型杂质区域22b接触。多晶硅层23a与MOSFET6的栅极电极连接。
源极电极7s如图2(A)的虚线所示，与栅极焊盘电极7g隔开规定距离，并以覆盖它们周围的方式图案化处理。源极电极7s与保护二极管2外周的第一n+型杂质区域22a及MOSFET6的源极区域接触。
图3表示保护二极管2附近的剖面。图3(A)是图1的a-a线剖面图。另外，在图3(A)中还示出了图2(B)的b-b线剖面中的保护二极管2。在图3(B)中，表示图2(A)的c-c线剖面中的保护二极管2。
单晶硅衬底10是在n+型硅半导体衬底11设置n-型半导体层(例如外延层)12的衬底，作为MOSFET的漏极区域。
元件区域5是在n-型半导体层12的表面掺杂p型杂质而形成沟道层13，并配置MOSFET6的多个单元的区域。在本实施方式中，所谓元件区域5，是指沟道层13内的MOSFET6的配置区域(参照图1中的虚线)。
沟槽14通过对单晶硅衬底10进行蚀刻而贯通沟道层13并到达n-型半导体层12。沟槽14的内壁被栅极氧化膜15覆盖，在沟槽14内埋设有栅极电极16。栅极电极由导入了杂质的多晶硅构成。
在与沟槽14邻接的沟道层13表面，形成有n+型源极区域17，在相邻两个源极区域17之间的沟道层13表面，形成有p+型主体区域18。在施加栅极电压时，在沟道层13，从源极区域17沿着沟槽14向垂直于单晶硅衬底10的方向形成有沟道区域(未图示)。即，本实施方式的MOSFET是沿垂直于衬底的方向形成有源极-漏极间的电流路径的纵向晶体管。
栅极电极16上面被层间绝缘膜19覆盖，设于其上的源极电极7s经由接触孔CH与源极区域17以及主体区域18连接。而且，在芯片的端部设置有保护环32。
保护二极管2具有：在单晶硅衬底10(n-型半导体层12)表面呈环状扩散杂质的p-型杂质区域21、在p-型杂质区域21内以与该区域呈同心圆的环状扩散杂质的第一n+型杂质区域22a以及第二n+型杂质区域22b。
p-型杂质区域21具有与MOSFET6的沟道层13相等的杂质浓度(剂量为3.0×1013cm-2左右)，第一以及第二一n+型杂质区域22a、22b具有与MOSFET6的源极区域17相同程度的杂质区域(剂量为5.0×1015cm-2～6.0×1015cm-2左右)。
在保护二极管2的中心，经由设于单晶硅衬底10表面的绝缘膜31而配置有多晶硅层23。多晶硅层23a在形成MOSFET6的栅极电极16时在保护二极管2的形成区域中被图案化处理，并与栅极电极16连接。
进而，与保护二极管2相邻接地在其外侧配置有环状多晶硅层23b。中心的多晶硅层23a和环状多晶硅层23b通过连结部23c如图2(A)、图3(B)所示连结。环状多晶硅层23b、连结部23c与多晶硅层23a同时被图案化处理，并配置在绝缘膜31上。利用环状多晶硅层23b，防止在单晶硅衬底10表面形成反型层。
另外，配置在这些多晶硅层23下方的绝缘膜31、以及覆盖多晶硅层23周围的绝缘膜31，是在MOSFET的沟道层13、栅极氧化膜15或层间绝缘膜19的形成等MOSFET制造工序中形成膜而形成的绝缘膜，绝缘膜31是这些膜的总称。
以覆盖保护二极管2的中心以及最内周的第二n+型杂质区域22b上的方式，设置有与它们接触的栅极焊盘电极7g。进而，在保护二极管2的外侧，设置有覆盖元件区域5以及第一n+型杂质区域22a并与它们接触的源极电极7s。两电极在p-型杂质区域21上以规定的距离隔开。
这样，在本实施方式中，在单晶硅衬底10形成npn结，例如，将第二n+型杂质区域22b与MOSFET6的栅极电极16(栅极焊盘电极7g)连接，将第一n+型杂质区域22a与MOSFET6的源极电极7s连接。
由此，在MOSFET6的栅极和源极之间，连接单晶npn结的双向齐纳二极管。即，能够保护脆弱的栅极氧化膜15不受正负两方向的过负荷的损害。
图4表示单晶npn结的击穿特性。
如图4所示，由于单晶npn结(或者pnp结)相当于双极性晶体管的发射极-集电极之间的耐压VCEO特性，故具有最陡峭的击穿特性(硬击穿)。因此，作为恒压二极管能够实现理想的击穿特性。
由于击穿特性如此陡峭，所以即便在从外部施加的电负荷大的情况下，也能利用保护二极管2将电流充分旁通，从而能够可靠地保护栅极氧化膜。
而且，到达击穿电压之前的漏电流非常少。因此，即便连接保护二极管2，也不会降低MOSFET6的开关特性。
由于不需要假设过剩的电负荷而将栅极氧化膜的膜厚增厚到必要程度以上来确保过余量(オ—バ—マ—ジン)，所以也不会有设备性能劣化的问题。
进而，保护二极管2可以利用MOSFET6的制造工序形成，所以不必如现有技术那样另外追加保护二极管的制造工序，能够避免工艺过程的复杂化和成本的增加。
下面，参照图5至图7，对将保护二极管2形成为多重环状(多重环)的情况进行说明。即，上述情况为多重配置图2所示的单位保护二极管2a并串联连接而构成保护二极管2的情况。
图5和图6是双重环的情况，图5是保护二极管2的俯视图(图5(A))以及金属布线层7的俯视图(图5(B))，图6是图5的d-d线剖面图。
另外，图7是三重环的情况，仅表示了与图5的d-d线相当的剖面图。
如图5(A)所示，在双重环的情况下，将成同心圆的两个单位保护二极管2a隔开规定距离而设置在单晶硅衬底10表面。即，与一个p型杂质区域21隔开规定距离，配置同心圆的另一个p-型杂质区域21。各p-型杂质区域21具有第一n+型杂质区域22a和第二n+型杂质区域22b，它们也都是同心圆的形式。
另外，如图5和图6所示，在双重环的情况下，保护二极管2上的金属布线层7构图成栅极焊盘电极7g、源极布线7w以及源极电极7s。栅极焊盘电极7g覆盖在保护二极管2的多晶硅层23a以及最内周的第二n+型杂质区域22b上并且与它们接触。另外，源极布线7w覆盖在一个单位保护二极管2a的第一n+型杂质区域22a及其外周的另一单位保护二极管的第二n+型杂质区域22b上并与它们接触。
另外，覆盖在元件区域5上的源极电极7s一直覆盖到另一单位保护二极管2a的第一n+型杂质区域22a上，并与该第一n+型杂质区域22a以及MOSFET6的源极区域17接触。
由此，两个单位保护二极管2a串联连接而构成双重环的保护二极管2。并且，最内周的第二n+型杂质区域22b与MOSFET6的栅极电极连接，最外周的第一n+型杂质区域22a与MOSFET6的源极电极连接，保护二极管2连接在MOSFET6的栅极和源极之间。
如图7所示，在三重环的情况下，三个单位保护二极管2a呈同心圆地配置，并且串联连接而形成保护二极管2。这种情况下，源极布线7w为两条。源极布线7w将相邻两个单位保护二极管2a的第一n+型杂质区域22a与第二n+型杂质区域22b连接。并且，最内周的第二n+型杂质区域22b与MOSFET6的栅极电极连接，最外周的第一n+型杂质区域22a与MOSFET6的源极电极连接，保护二极管2连接在MOSFET6的栅极和源极之间。
在相邻两个单位保护二极管2a之间的单晶硅衬底10的表面，经由绝缘膜31配置有环状多晶硅层23b。环状多晶硅层23b可以防止在单晶硅衬底10表面形成反型层。即，由于在环状多晶硅层23b上施加有与栅极电极16相同的电压，所以，若对栅极电极16施加正电压，则在漏极区域(n-型半导体层)12的表面，电子受到牵引。因此，能够防止相邻p-型杂质区域21彼此连接。
单位保护二极管2a的连接数目决定保护二极管2的击穿电压。即，预先利用多个单位保护二极管2a构成多重环(例如三重环)的保护二极管2，并利用源极布线7w选择性地连接任意的单位保护二极管2a，从而能够控制击穿电压。
也就是说，即使在器件所要求的击穿电压不同的情况下，也能利用接触孔CH的图案以及源极布线7w的图案容易地进行控制，所以在保护二极管2的击穿耐压设定方面能够提高自由度。
[0001]专利文献1：日本特开2002-43574号公报
如图14(B)所示，现有的保护二极管57是在多晶硅上利用固相扩散或者离子注入等掺杂p型和n型杂质的多晶pn结的齐纳二极管。但是，利用多晶pn结形成的齐纳二极管与单晶pn结的情况相比，作为恒压二极管来说不能获得良好的特性。
图15中表示多晶pn结的I-V特性。
如图15所示，多晶pn结的I-V特性(击穿电压特性)并不陡峭，而是较为平缓。因此，在从外部施加过负荷的情况下，虽然能够应对小的负荷，但如果是较大的负荷，则不能利用保护二极管57将电流完全旁通。即，栅极电极46被施加栅极氧化膜45耐压以上的电压，从而存在导致栅极氧化膜45破坏的问题。
而且，平缓的I-V特性表现出下述性质：在到达击穿电压之前的漏电流过多。因此，由于连接由多晶pn结形成的保护二极管57，从而导致MOSFET的开关特性降低。
即，栅极氧化膜45的膜厚受保护二极管57性能的限制。也就是说，必须要假设过电压而将栅极氧化膜45的膜厚设计成必要厚度以上。这样的过余量(オ一バ一マ一ジン)是导致MOSFET的设备性能降低的一个原因。
并且，上述保护二极管57通过在衬底表面将多晶硅图案化、并在规定区域中掺杂p型杂质以及n型杂质而形成。即，在MOSFET的制造工序中附加保护二极管的形成工序，从而导致工艺过程的复杂化和成本的增加。
发明内容
本发明鉴于上述课题而作出的，第一方面通过提供一种半导体装置来解决上述问题，该半导体装置具备：纵向MOS晶体管，其设置在第一导电型单晶半导体衬底上；保护元件，其具有在所述衬底表面呈环状扩散杂质的第二导电型杂质区域和在所述第二导电型杂质区域内以与该区域呈同心圆的环状扩散杂质的第一导电型第一杂质区域以及第一导电型第二杂质区域，其中，所述第一导电型与所述第二导电型相反，所述保护元件的所述第一导电型第一杂质区域以及第一导电型第二杂质区域分别与所述MOS晶体管的源极电极和栅极电极连接。
第二方面通过提供一种半导体装置的制造方法来解决上述问题，该方法在第一导电型单晶半导体衬底上形成纵向MOS晶体管以及该MOS晶体管的保护元件，具备如下工序：在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域，所述第一导电型与所述第二导电型相反；在所述第二导电型杂质区域表面以与该区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；以及将所述第一导电型杂质区域和所述MOS晶体管的源极电极和栅极电极分别相连。
第三方面通过提供一种半导体装置的制造方法来解决上述问题，该方法具备如下工序：在第一导电型单晶半导体衬底上形成第二导电型沟道层，所述第一导电型与所述第二导电型相反；在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；形成经由绝缘膜与所述沟道层相接的栅极电极；在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；形成与所述源极区域和所述第一导电型杂质区域中的一个连接的源极电极；以及形成与所述栅极电极和所述第一导电型杂质区域中的另一个连接的栅极焊盘电极。
第四方面通过提供一种半导体装置的制造方法来解决上述问题，该方法具备如下工序：在第一导电型单晶半导体衬底表面形成第二导电型沟道层，所述第一导电型与所述第二导电型相反；在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；形成贯通所述沟道层并到达所述半导体衬底的沟槽；利用绝缘膜覆盖所述沟槽内壁并埋设栅极电极；在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成第一导电型第一杂质区域以及第一导电型第二杂质区域；形成与所述源极区域和所述第一导电型第一杂质区域连接的源极电极；以及形成与所述栅极电极和所述第一导电型第二杂质区域连接的栅极焊盘电极。
根据本发明，可以获得下述效果。
第一，将在硅衬底上扩散杂质而形成有pn结(npn结或者pnp结)的单晶齐纳二极管作为保护二极管。由于单晶pn结的I-V特性陡峭，所以作为击穿特性能够获得理想的恒压特性。由此，即便从外部作用大的过负荷，也能利用保护二极管来充分旁通过电流。因此，不会在MOSFET的栅极电极上施加保护二极管的击穿电压以上的电压，能够抑制栅极氧化膜的破坏。
第二，由于在击穿前几乎不会产生漏电流，所以不会给MOSFET的开关特性造成不良影响。
第三，保护二极管全部都可以在MOSFET的制造工序中形成。因此，
由此，两个单位保护二极管2a串联连接而构成双重环的保护二极管2。并且，最内周的第二n+型杂质区域22b与MOSFET6的栅极电极连接，最外周的第一n+型杂质区域22a与MOSFET6的源极电极连接，保护二极管2连接在MOSFET6的栅极和源极之间。
如图7所示，在三重环的情况下，三个单位保护二极管2a呈同心圆地配置，并且串联连接而形成保护二极管2。这种情况下，源极布线7w为两条。源极布线7w将相邻两个单位保护二极管2a的第一n+型杂质区域22a与第二n+型杂质区域22b连接。并且，最内周的第二n+型杂质区域22b与MOSFET6的栅极电极连接，最外周的第一n+型杂质区域22a与MOSFET6的源极电极连接，保护二极管2连接在MOSFET6的栅极和源极之间。
在相邻两个单位保护二极管2a之间的单晶硅衬底10的表面，经由绝缘膜31配置有环状多晶硅层23b。环状多晶硅层23b可以防止在单晶硅衬底10表面形成反型层。即，由于在环状多晶硅层23b上施加有与栅极电极16相同的电压，所以，若对栅极电极16施加正电压，则在漏极区域(n-型半导体层)12的表面，电子受到牵引。因此，能够防止相邻p-型杂质区域21彼此连接。
单位保护二极管2a的连接数目决定保护二极管2的击穿电压。即，预先利用多个单位保护二极管2a构成多重环(例如三重环)的保护二极管2，并利用源极布线7w选择性地连接任意的单位保护二极管2a，从而能够控制击穿电压。
也就是说，即使在器件所要求的击穿电压不同的情况下，也能利用接触孔CH的图案以及源极布线7w的图案容易地进行控制，所以在保护二极管2的击穿耐压设定方面能够提高自由度。
接着，参照图8至图13，以将n沟道型MOSFET以及单重环的保护二极管2(单位保护二极管2a)集成在同一芯片上的情况(参照图2和图3)为例，对上述半导体装置的制造方法进行说明。
第一工序(图8)：在第一导电型单晶半导体衬底表面形成第二导电型沟道层的工序、以及在衬底上呈环状扩散杂质而形成第二导电型杂质区域的工序。
准备在n+型硅半导体衬底11层积n-型半导体层12的单晶硅衬底10。单晶硅衬底10作为漏极区域。在表面形成氧化膜31后，设置掩模，即设置使保护环的形成区域露出的抗蚀剂掩模而对氧化膜进行蚀刻。向整个面上离子注入例如硼(B)。注入条件为：剂量2.0×1015～5.0×1015cm-2，注入能量为50～100KeV。然后，通过热处理(1000℃)进行扩散，形成保护环32(图8(A))。
在利用湿蚀刻将整个面的氧化膜除去后，堆积新的氧化膜31。设置使沟道层的形成区域以及保护二极管的p-型杂质区域的形成区域露出的抗蚀剂掩模而选择性地除去氧化膜31，例如离子注入硼。注入条件为：剂量3.0×1013cm-2左右，注入能量为50KeV(图8(B))。
然后，在氮气气氛中，以1100℃进行退火，扩散注入的杂质。由此，在元件区域5中形成p-型沟道层13。同时，形成保护二极管的p-型杂质区域21。P-型杂质区域21利用图8(B)的掩模而以环状形成在元件区域的形成区域外，例如芯片角部。而且，利用与沟道层13相同的工序和相同的条件形成，具有相同的杂质浓度(图8(C))。
第二工序(图9)：形成贯通沟道层并到达半导体衬底的沟槽的工序。
利用CVD法在整个面上形成NSG(Non-doped Silicate Glass：非掺杂硅酸盐玻璃)的CVD氧化膜33。然后，设置使沟槽的开口部分露出的抗蚀剂掩模PR，对CVD氧化膜33以及氧化膜31进行干蚀刻而选择性地进行去除，形成使沟道层13露出的沟槽开口部14a(图9(A))。
然后，将CVD氧化膜33以及氧化膜31作为掩模，利用CF系以及HBr系气体对在沟槽开口部14a露出的单晶硅衬底10进行干蚀刻，形成贯通沟道层13并到达n-型半导体层12的沟槽14(图9(B))。
第三工序(图10)：利用绝缘膜覆盖沟槽内壁并埋设栅极的工序。
进行虚设氧化而在沟槽14内壁和沟道层13表面形成虚设氧化膜(未图示)，并利用蚀刻将虚设氧化膜和CVD氧化膜33除去。由此，除去干蚀刻时的蚀刻破坏层。另外，由于沟槽14的开口部被倒圆角，所以能够缓和该部分的电场集中。
进而，对整个面进行氧化，并以覆盖沟槽14内壁的方式，对应于驱动电压而形成例如厚度约为
Figure DEST_PATH_GSB00000035362300041
的栅极氧化膜15。另外，在沟道层13的外侧，氧化膜31上也被氧化，栅极氧化膜15与氧化膜31融合在一起(图10(A))。
在整个面上利用LP-CVD方法堆积厚度为
Figure DEST_PATH_GSB00000035362300042
左右的多晶硅层23。多晶硅层既可以是堆积含有杂质的多晶硅的层，也可以是在堆积非掺杂的多晶硅之后导入杂质的层。多晶硅层23被埋入在沟槽14中，以覆盖元件区域以及保护二极管的形成区域的衬底表面的方式设置(图10(B))。
设置使整个元件区域以及保护二极管形成区域的规定图案露出的抗蚀剂掩模，对多晶硅层23进行干蚀刻。由此，在元件区域的形成区域中，单晶硅衬底10表面的多晶硅层23全部被蚀刻，形成埋设在沟槽14中的栅极电极16。同时，在芯片角部的氧化膜31上，形成有保护二极管部的多晶硅层23a、连结部23(在此未图示)、环状多晶硅层23b(图10(C))。
第四工序(图11以及图12)：在与栅极电极邻接的沟道层表面形成第一导电型源极区域的工序、以及在第二导电型杂质区域表面以与该区域成同心圆的环状扩散杂质而形成第一导电型第一杂质区域以及第一导电型第二杂质区域的工序。
设置新的抗蚀剂膜，形成使源极区域以及保护二极管的n+型杂质区域的形成区域露出的抗蚀剂掩模PR。然后，例如对砷(As)进行离子注入。注入条件为：剂量5.0×1015cm-2～6.0×1015cm-2左右，注入能量为140KeV(图11(A))。
除去抗蚀剂膜，设置新的抗蚀剂膜而形成使主体区域以及保护环32表面露出的抗蚀剂掩模PR。对从抗蚀剂掩模PR露出的单晶硅衬底10表面稍微进行蚀刻，并离子注入例如硼。注入条件为：剂量2.0×1015cm-2～5.0×1015cm-2左右，注入能量为40KeV(图11(B))。
在除去抗蚀剂膜PR后，在整个面上堆积新的CVD氧化膜(例如BPSG(Boron Phospho Silicate Glass：硼磷硅酸盐玻璃)膜)19′。沟道层13上面也被绝缘膜19′覆盖。保护二极管的形成区域上也被BPSG膜19′覆盖，但在以后的工序中，除沟道层13上方以外的绝缘膜统称为绝缘膜31(图12(A))。
然后，进行BPSG膜的流动(900℃)。由此，注入的砷以及硼扩散，在与沟槽14邻接的沟道层13表面形成n+型源极区域17。
另外，在源极区域17间的沟道层13表面形成主体区域18，在保护环32表面也形成接触部32a。由此，形成配置有由多个单元构成的纵向MOSFET6的元件区域5。
与此同时，在环状p-型杂质区域21表面，形成以规定间隔隔开的第一n+型杂质区域22a以及第二n+型杂质区域22b。第一n+型杂质区域22a以及第二n+型杂质区域22b以与源极区域17相同的工序以及相同的条件形成。
另外，它们与p-型杂质区域21成同心圆地形成，由此，形成保护二极管2(单位保护二极管2a)(图12(B))。
另外，在本工序中，主体区域14和源极区域15的杂质注入顺序也可以颠倒。
第五工序(图13)：形成与源极区域和第一导电型第一杂质区域相连接的源极电极的工序、以及形成与源极区域和第一导电型第二杂质区域相连接的栅极焊盘电极的工序。
在绝缘膜19′、31上设置使希望的接触孔露出的抗蚀剂掩模PR而对绝缘膜19′、31进行蚀刻。
由此，形成至少覆盖MOSFET6的栅极电极16上的层间绝缘膜19，并且形成使源极区域17、主体区域18露出的接触孔CH。
另外，形成使保护二极管2的第一n+型杂质区域22a、第二n+型杂质区域22b以及多晶硅层23a露出的接触孔CH。
然后，除去抗蚀剂掩模PR，在整个面上溅射铝等，形成将源极电极7s以及栅极焊盘电极7g图案化的金属布线层7。源极电极7s覆盖源极区域5的整个面以及保护二极管2最外周的第一n+型杂质区域22a上方，并与源极区域17、主体区域18以及第一n+型杂质区域22a接触。另外，栅极焊盘电极7g覆盖保护二极管2的多晶硅层23a以及保护二极管2最内周的第二n+型杂质区域22b上方，并与它们接触。由此，得到图3(A)所示的最终结构。
另外，在形成多重环的保护二极管2的情况下，在第一工序以及第四工序中，只要分别将p-型杂质区域21、第一以及第二一n+型杂质区域21b、22b的图案形成为同心圆的多重环状即可。
进而，在第五工序中，将根据希望的耐压而选择任意个数的单位保护二极管2a的源极布线7w进行构图即可。源极布线7w将相邻的两个单位保护二极管2a的第一n+型杂质区域22a与第二n+型杂质区域22b连接。
二极管的耐压可以相加。在上述工艺过程中形成的npn结的耐压是5V左右，故若为两个则能获得10V左右的耐压，若为3个则能获得15V左右的耐压，若为4个则能获得20V左右的耐压。
这样，根据本实施方式，能利用MOSFET6的制造工艺，形成单晶pn
第一工序(图8)：在第一导电型单晶半导体衬底表面形成第二导电型沟道层的工序、以及在衬底上呈环状扩散杂质而形成第二导电型杂质区域的工序。
准备在n+型硅半导体衬底11层积n-型半导体层12的单晶硅衬底10。单晶硅衬底10作为漏极区域。在表面形成氧化膜31后，设置掩模，即设置使保护环的形成区域露出的抗蚀剂掩模而对氧化膜进行蚀刻。向整个面上离子注入例如硼(B)。注入条件为：剂量2.0×1015～5.0×1015cm-2，注入能量为50～100KeV。然后，通过热处理(1000℃)进行扩散，形成保护环32(图8(A))。
在利用湿蚀刻将整个面的氧化膜除去后，堆积新的氧化膜31。设置使沟道层的形成区域以及保护二极管的p-型杂质区域的形成区域露出的抗蚀剂掩模而选择性地除去氧化膜31，例如离子注入硼。注入条件为：剂量3.0×1013cm-2左右，注入能量为50KeV(图8(B))。
然后，在氮气气氛中，以1100℃进行退火，扩散注入的杂质。由此，在元件区域5中形成p-型沟道层13。同时，形成保护二极管的p-型杂质区域21。P-型杂质区域21利用图8(B)的掩模而以环状形成在元件区域的形成区域外，例如芯片角部。而且，利用与沟道层13相同的工序和相同的条件形成，具有相同的杂质浓度(图8(C))。
第二工序(图9)：形成贯通沟道层并到达半导体衬底的沟槽的工序。
利用CVD法在整个面上形成NSG(Non-doped Silicate Glass：非掺杂硅酸盐玻璃)的CVD氧化膜33。然后，设置使沟槽的开口部分露出的抗蚀剂掩模PR，对CVD氧化膜33以及氧化膜31进行干蚀刻而选择性地进行去除，形成使沟道层13露出的沟槽开口部14a(图9(A))。
然后，将CVD氧化膜33以及氧化膜31作为掩模，利用CF系以及HBr系气体对在沟槽开口部14a露出的单晶硅衬底10进行干蚀刻，形成贯通沟道层13并到达n-型半导体层12的沟槽14(图9(B))。
第三工序(图10)：利用绝缘膜覆盖沟槽内壁并埋设栅极的工序。
进行虚设氧化而在沟槽14内壁和沟道层13表面形成虚设氧化膜(未图示)，并利用蚀刻将虚设氧化膜和CVD氧化膜33除去。由此，除去干蚀刻时的蚀刻破坏层。另外，由于沟槽14的开口部被倒圆角，所以能够缓和该部分的电场集中。
进而，对整个面进行氧化，并以覆盖沟槽14内壁的方式，对应于驱动电压而形成例如厚度约为
Figure 562069DEST_PATH_GSB00000035362300041
的栅极氧化膜15。另外，在沟道层13的外侧，氧化膜31上也被氧化，栅极氧化膜15与氧化膜31融合在一起(图10(A))。
在整个面上利用LP-CVD方法堆积厚度为
Figure 479210DEST_PATH_GSB00000035362300042
左右的多晶硅层23。多晶硅层既可以是堆积含有杂质的多晶硅的层，也可以是在堆积非掺杂的多晶硅之后导入杂质的层。多晶硅层23被埋入在沟槽14中，以覆盖元件区域以及保护二极管的形成区域的衬底表面的方式设置(图10(B))。
设置使整个元件区域以及保护二极管形成区域的规定图案露出的抗蚀剂掩模，对多晶硅层23进行干蚀刻。由此，在元件区域的形成区域中，单晶硅衬底10表面的多晶硅层23全部被蚀刻，形成埋设在沟槽14中的栅极电极16。同时，在芯片角部的氧化膜31上，形成有保护二极管部的多晶硅层23a、连结部23(在此未图示)、环状多晶硅层23b(图10(C))。
第四工序(图11以及图12)：在与栅极电极邻接的沟道层表面形成第一导电型源极区域的工序、以及在第二导电型杂质区域表面以与该区域成同心圆的环状扩散杂质而形成第一导电型第一杂质区域以及第一导电型第二杂质区域的工序。
设置新的抗蚀剂膜，形成使源极区域以及保护二极管的n+型杂质区域的形成区域露出的抗蚀剂掩模PR。然后，例如对砷(As)进行离子注入。注入条件为：剂量5.0×1015cm-2～6.0×1015cm-2左右，注入能量为140KeV(图11(A))。
除去抗蚀剂膜，设置新的抗蚀剂膜而形成使主体区域以及保护环32表面露出的抗蚀剂掩模PR。对从抗蚀剂掩模PR露出的单晶硅衬底10表面稍微进行蚀刻，并离子注入例如硼。注入条件为：剂量2.0×1015cm-2～5.0×1015cm-2左右，注入能量为40KeV(图11(B))。
在除去抗蚀剂膜PR后，在整个面上堆积新的CVD氧化膜(例如BPSG(Boron Phospho Silicate Glass：硼磷硅酸盐玻璃)膜)19′。沟道层13上面也被绝缘膜19′覆盖。保护二极管的形成区域上也被BPSG膜19′覆盖，但在以后的工序中，除沟道层13上方以外的绝缘膜统称为绝缘膜31(图12(A))。
然后，进行BPSG膜的流动(900℃)。由此，注入的砷以及硼扩散，在与沟槽14邻接的沟道层13表面形成n+型源极区域17。
另外，在源极区域17间的沟道层13表面形成主体区域18，在保护环32表面也形成接触部32a。由此，形成配置有由多个单元构成的纵向MOSFET6的元件区域5。
与此同时，在环状p-型杂质区域21表面，形成以规定间隔隔开的第一n+型杂质区域22a以及第二n+型杂质区域22b。第一n+型杂质区域22a以及第二n+型杂质区域22b以与源极区域17相同的工序以及相同的条件形成。
另外，它们与p-型杂质区域21成同心圆地形成，由此，形成保护二极管2(单位保护二极管2a)(图12(B))。
另外，在本工序中，主体区域14和源极区域15的杂质注入顺序也可以颠倒。
第五工序(图13)：形成与源极区域和第一导电型第一杂质区域相连接的源极电极的工序、以及形成与源极区域和第一导电型第二杂质区域相连接的栅极焊盘电极的工序。
在绝缘膜19′、31上设置使希望的接触孔露出的抗蚀剂掩模PR而对绝缘膜19′、31进行蚀刻。
由此，形成至少覆盖MOSFET6的栅极电极16上的层间绝缘膜19，并且形成使源极区域17、主体区域18露出的接触孔CH。
另外，形成使保护二极管2的第一n+型杂质区域22a、第二n+型杂质区域22b以及多晶硅层23a露出的接触孔CH。
然后，除去抗蚀剂掩模PR，在整个面上溅射铝等，形成将源极电极7s以及栅极焊盘电极7g图案化的金属布线层7。源极电极7s覆盖源极区域5的整个面以及保护二极管2最外周的第一n+型杂质区域22a上方，并与源极区域17、主体区域18以及第一n+型杂质区域22a接触。另外，栅极焊盘电极7g覆盖保护二极管2的多晶硅层23a以及保护二极管2最内周的第二n+型杂质区域22b上方，并与它们接触。由此，得到图3(A)所示的最终结构。
另外，在形成多重环的保护二极管2的情况下，在第一工序以及第四工序中，只要分别将p-型杂质区域21、第一以及第二一n+型杂质区域21b、22b的图案形成为同心圆的多重环状即可。
进而，在第五工序中，将根据希望的耐压而选择任意个数的单位保护二极管2a的源极布线7w进行构图即可。源极布线7w将相邻的两个单位保护二极管2a的第一n+型杂质区域22a与第二n+型杂质区域22b连接。
二极管的耐压可以相加。在上述工艺过程中形成的npn结的耐压是5V左右，故若为两个则能获得10V左右的耐压，若为3个则能获得15V左右的耐压，若为4个则能获得20V左右的耐压。
这样，根据本实施方式，能利用MOSFET6的制造工艺，形成单晶pn结的保护二极管2。即，与以往利用多晶硅层形成保护二极管的情况相比，不需要仅形成保护二极管的工序，从而能够实现制造工艺的简化以及成本的降低。
而且，不必改变MOSFET的现行工艺条件即可实施，不会导致MOSFET的已有特性劣化。
进而，保护二极管2是通过在单晶硅衬底上扩散杂质而形成的，所以作为恒压二极管能够获得良好的特性。
一般来说，随着工序的合理化或成本的降低，往往造成性能劣化，但根据本实施方式，能够提高保护二极管的性能以及MOSFET的性能，而且能够简化工艺过程，实现成本降低。
进而，根据耐压来选择单位保护二级管的连接数目，由此，耐压的控制也更容易。
另外，作为MOS晶体管，以沟槽结构的n沟道型MOSFET为例进行了说明，但即使是导电型相反的p沟道型MOSFET也能同样地实施。这种情况下，保护二极管成为在环状n-型杂质区域21内扩散两个p+型杂质区域22a、22b的结构，形成pnp结。
而且，本发明不限于沟槽结构的MOSFET，对于在单晶硅衬底10表面经由栅极氧化膜15而配置栅极电极16的、平面结构的纵向MOSFET也能同样实施。
进而，即便是在n+型硅半导体衬底11的下方设置p型半导体层的IGBT，也能同样实施。

Claims (10)

1.一种半导体装置，其特征在于，具备：
纵向MOS晶体管，其设置在第一导电型单晶半导体衬底上；
保护元件，其具有在所述衬底表面呈环状扩散杂质的第二导电型杂质区域和在所述第二导电型杂质区域内以与该区域呈同心圆的环状扩散杂质的第一导电型第一杂质区域以及第一导电型第二杂质区域；
所述第一导电型与所述第二导电型相反，所述保护元件的所述第一导电型第一杂质区域以及第一导电型第二杂质区域分别与所述MOS晶体管的源极电极和栅极电极连接。
2.如权利要求1所述的半导体装置，其特征在于，以与所述保护元件呈同心圆的环状设置其他保护元件，将相邻的所述保护元件的所述第一导电型第一杂质区域和所述其他保护元件的其他第一导电型第二杂质区域串联连接。
3.如权利要求1所述的半导体装置，其特征在于，所述第二导电型杂质区域具有与所述MOS晶体管的沟道层相同程度的杂质浓度。
4.如权利要求1所述的半导体装置，其特征在于，在与所述保护元件邻接的所述衬底表面，经由绝缘膜设置有导体层，该导体层与所述栅极电极连接。
5.一种半导体装置的制造方法，在第一导电型单晶半导体衬底上形成纵向MOS晶体管以及该MOS晶体管的保护元件，其特征在于，具备如下工序：
在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域，所述第一导电型与所述第二导电型相反，；
在所述第二导电型杂质区域表面以与该区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；以及
将所述第一导电型杂质区域与所述MOS晶体管的源极电极和栅极电极分别相连。
6.一种半导体装置的制造方法，其特征在于，具备如下工序：
在第一导电型单晶半导体衬底上形成第二导电型沟道层，所述第一导电型与所述第二导电型相反，；
在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；
形成经由绝缘膜与所述沟道层相接的栅极电极；
在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；
在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成两个第一导电型杂质区域；
形成与所述源极区域和所述第一导电型杂质区域中的一个连接的源极电极；以及
形成与所述栅极电极和所述第一导电型杂质区域中的另一个连接的栅极焊盘电极。
7.一种半导体装置的制造方法，其特征在于，具备如下工序：
在第一导电型单晶半导体衬底表面形成第二导电型沟道层，所述第一导电型与所述第二导电型相反，；
在所述衬底上呈环状扩散杂质而形成第二导电型杂质区域；
形成贯通所述沟道层并到达所述半导体衬底的沟槽；
利用绝缘膜覆盖所述沟槽内壁并埋设栅极电极；
在与所述栅极电极邻接的所述沟道层表面形成第一导电型源极区域；
在所述第二导电型杂质区域表面以与该第二导电型杂质区域呈同心圆的环状扩散杂质而形成第一导电型第一杂质区域以及第一导电型第二杂质区域；
形成与所述源极区域和所述第一导电型第一杂质区域连接的源极电极；以及
形成与所述栅极电极和所述第一导电型第二杂质区域连接的栅极焊盘电极。
8.如权利要求6或7所述的半导体装置的制造方法，其特征在于，所述第二导电型杂质区域利用与所述沟道层相同的工序形成。
9.如权利要求6或7所述的半导体装置的制造方法，其特征在于，所述第一导电型杂质区域利用与所述源极区域相同的工序形成。
10.如权利要求6或7所述的半导体装置的制造方法，其特征在于，在所述衬底表面，以与所述第二导电型杂质区域呈同心圆的环状形成其他第二导电型杂质区域，在所述其他第二导电型杂质区域表面形成其他第一导电型第一杂质区域以及第一导电型第二杂质区域，将相邻的所述第一导电型第一杂质区域和所述其他第一导电型第二杂质区域串联连接。
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