CN101395488A - 带有使用jtag接口的测试访问控制电路的ic电路 - Google Patents

Abstract

一种集成电路，包括具有JTAG接口(108)和测试访问端口(110)的第一电路部分(106)。第二电路部分(114)具有串行总线接口(112)；并且测试访问控制电路(104)经该测试访问端口(110)连接到JTAG接口(108)。第一电路部分(106)经所述测试访问控制电路(104)连接到串行总线接口(112)，并且该测试访问控制电路(104)是可编程的，响应于来自JTAG接口(108)的测试模式选择(TMS)信号而处于透明模式或测试模式。因此，提供了对隐藏的串行总线接口的通用访问，同时还保持了速度性能，从而在测试中的电路部分/设备仍然可以在设备规范下工作。

Description

带有使用JTAG接口的测试访问控制电路的IC电路

技术领域

本发明涉及集成电路领域，并且特别地涉及具有内部电路的系统级封装(SIP)集成电路，期望通过串行总线接口与该内部电路通信。

背景技术

在现代系统级封装(SIP)集成电路(IC)中，在一个封装中提供不同的芯片组合以建立完整的系统。使用常见的串行总线接口(SPI，3-WIRE，uWIRE)可以方便地实现包含在这种SIP中的数字芯片与混合信号/射频(RF)芯片之间的通信。为控制和调试特定的混合信号/RF芯片，在芯片级上使用这个串行总线也是已知的。

然而，当这种串行总线被嵌入到SIP内时，一旦该SIP被制造，则该串行总线接口变得不可访问。因此，系统测试，调试和所述混合信号/RF部分的特性都被严重阻碍。

为获得对SIP中不同芯片的访问和控制，所述访问必须重新建立。

已知的方法是复用不可访问串行总线到其他引脚，但是对于不同的结构，可能仍旧是不能实现所述访问，因为这些引脚没有连接到外部封装引脚。

已知可替代的方法是为所述IC提供专用的诊断电路接口，例如根据IEEE标准1149.1提供的JTAG接口。该JTAG接口标准规定JTAG引脚在所述IC的封装上是可用的，因此对于每个按JTAG标准建立的SIP，保证了对JTAG接口的可访问性。

使用已知的主要用于测试IC并与JTAG同义的边界扫描方法，使得通过JTAG接口的访问是可能的。

JTAG接口的边沿扫描结构提供了一种不使用物理测试探测器来测试互连的手段。当在集成电路内部执行边界扫描时，电池被加入到逻辑设计块之间以便能够如同它们是独立的电路那样控制它们。

这种JTAG链也被连接到串行总线接口，并且它们通常是长的，例如1000个单元。如果这个链用于数据到串行总线的传输，那么在数据到达串行接口之前，该数据必须被移位1000单元(需要1000个时钟周期)。这带来了延迟。

为所述串行接口提供更小数量单元的专用链也是已知的。

因此，边界扫描的已知使用实现了对不同SIP配置的访问，但是这里存在速度和延迟问题，并且已知的边界扫描方法还可能需要复杂的时钟系统。

因此，所期望的是提供对嵌入式串行总线的访问和控制，同时能够实现对该串行接口的全功能的速度操作。

发明内容

根据本发明的第一方面，提供了一种集成电路，其包括：具有JTAG接口和测试访问端口的第一电路部分；具有串行总线接口的第二电路部分；和通过所述测试访问端口连接到JTAG接口的测试访问控制电路，其中第一电路部分通过所述测试访问控制电路连接到串行总线接口，并且该测试访问控制电路是可编程的，从而响应于来自JTAG接口的测试模式选择信号而处于透明模式或测试模式。

所述测试访问控制电路使得JTAG接口能够用于通过串行总线接口与第二电路部分通信，从而不需要它自己的JTAC接口。所述透明模式还能够使正常的电路操作不被折衷。这样，仅仅使用所述电路部分其中之一的JTAG接口就能实现对系统级封装的多个电路部分的测试。

所述集成电路可以这样安排：当测试访问控制电路处于透明模式时，能够实现经串行总线接口的第一电路部分与第二部分之间的标准通信；而当测试访问控制电路处于测试模式时，能够实现通过测试访问端口和测试访问电路的经JTAG接口到串行总线接口的通信。

该集成电路可以进一步这样安排：当测试访问控制电路处于测试模式时，测试时钟信号被用作串行总线接口的时钟信号，从而实现了数据传输与通信的同步。

因此，本发明提供了对隐藏的串行接口的通用的和总是可行的访问，同时保持了速度性能，从而处于测试中的电路部分/设备仍然可以按设备规范运行(正常的数据通信)。这也解决了边缘敏感串行协议的同步性问题。

通过提供测试访问控制电路，该设备的正常(数据)通信是可能的。在先前的实现方法中，速度或访问是受限的或不以普通的方法实现。本发明克服了这两个已知的问题。

本发明将发现，它应用在SIP领域中，并且用在限制对串行接口的访问、但必须保持速度性能的所有其他应用中。

根据本发明的另一方面，提供了一种控制电路的方法，该电路包括具有JTAG接口与测试访问端口的第一电路部分，TAP，具有串行总线接口的第二电路部分，以及测试访问控制电路，设置该测试访问控制电路使其经TAP连接到JTAG接口，第二电路部分通过该测试访问控制电路连接到串行总线接口，该方法包括编程步骤，测试访问控制电路是可编程的，其响应于测试模式选择信号而处于透明模式或测试模式，从而当测试访问控制电路在透明模式中时，能够实现经串行总线接口的第一电路部分与第二部分之间的标准通信；而当测试访问控制电路处于测试模式时，能够实现通过TAP和测试访问控制电路的经JTAG接口到串行总线接口的通信。

附图说明

现在将参照附图详细描述本发明的实例，其中：

图1示出了包含根据本发明的实施例的集成电路的系统级封装(SIP)；

图2更详细地示出了图1的电路的芯片选择信号的电路单元；

图3更详细地示出了图1的电路的串行总线时钟信号的电路单元；

图4更详细地示出了图1的电路的串行数据输入信号的电路单元；

图5示出了包含根据本发明的可替代实施例的集成电路的系统级封装(SIP)；和

图6更详细地示出了图5的电路的串行数据输入/输出信号的电路单元。

具体实施方式

参照图1，集成电路10包括第一电路部分100，第二电路部分102，以及测试访问控制(TAC)电路104。该测试访问控制电路被作为第一电路部分的一部分而示意性示出，但是它当然可以是独立的电路。

第一电路部分100包括数字核心逻辑106，JTAG接口108和测试访问端口(TAP)110。该JTAG接口108是第一电路部分100与集成电路10的外引脚之间的四/五引脚接口，并且由每个支持JTAG标准的芯片提供。根据JTAG标准，JTAG接口108支持下列专用信号：测试数据输入(TDI)；测试数据输出(TDO)；测试时钟(TCK)；测试模式选择(TMS)；以及测试复位(TRST)。

“测试复位”是可选的异步复位信号并且没有包括在图1的JTAG接口108中。虽然图1的实施例中没有示出“测试复位”，但可以通过同步地时钟输入(clocking in)复位指令来复位测试逻辑。

“测试数据输入”为JTAG接口108和其连接的数据寄存器提供串行数据。因为只有一个数据线可用，所以传输协议必须是串行的。

“测试数据输出”被用于从通过JTAG接口108连接到控制测试的装置的寄存器串行地输出数据。

“测试时钟”独立控制来自任何系统时钟的测试接口的时序。“测试时钟”由控制测试的装置而非由被测试设备来产生脉冲。“测试时钟”的工作频率可以依赖于使用JTAG接口的电路部分而改变，但该频率典型地为10-100MHz。它甚至可以以变化的速率来产生脉冲。

“测试模式选择”控制测试访问端口110的转变，测试访问端口110包括状态控制器(未示出)，其为控制由所述测试进行的操作的状态机。

“测试模式选择”和“测试时钟”信号的组合决定了状态控制器所在的状态。测试访问端口110的状态在指令状态和数据状态中被定义。从一个状态到另一个状态的转变根据IEEE1149.1决定。对于本发明，捕获数据状态和移位数据状态是相关的，因为同步性和数据移位在这些状态期间发生。在测试模式期间，必需的控制信号被指定这些状态其中之一的一个值。

因此，测试访问端口110状态机是针对到串行总线的同步数据传输的控制机制。例如，在数据移位状态期间，在每个时钟转变时串行总线数据被提供给第二电路部分102的串行总线寄存器。

第二电路部分102包括串行总线接口112和混合信号/射频(RF)逻辑114。

在图1的实施例中，串行总线的通信协议是串行外设接口(SPI)，是一种同步串行接口标准(由Motorola定义)，其使用以下信号：串行数据输入(SDI)；串行数据输出(SDO)；芯片选择(CS\)；以及串行时钟(SCLK)。

“串行数据输入”向串行总线的寄存器内提供串行数据，而“串行数据输出”提供来自串行总线的寄存器的串行数据。串行总线通信的时序由“串行时钟”信号控制，数据依赖于“芯片选择”的值在“串行时钟”的上升沿或下降沿被移位/锁存。因此，“芯片选择”信号控制串行总线寄存器的加载。根据串行外设接口(SPI)协议，当“芯片选择”低时，在“串行时钟”信号的每个正边沿数据被载入串行总线寄存器。

测试访问控制电路104这样安排：其经过测试访问端口110而被连接到JTAG接口108，而数据核心逻辑106经过测试访问控制电路104而连接到串行总线接口112。

测试访问控制电路104是可编程的，响应于由测试访问端口110提供的“test_sel”(“测试选择”)信号而处于透明模式或测试模式。

当“test_sel”具有数字低值“0”时，测试访问控制电路104处于透明模式，能够实现数字核心逻辑106和混合信号/射频(RF)逻辑114之间通过串行总线接口112的标准通信。

当“test_sel”具有数字高值“1”时，测试访问控制电路104处于测试模式，能够实现通过测试访问端口110和测试访问控制电路104经JTAG接口108到串行总线接口112的通信。在测试模式期间，使用测试访问端口110状态控制器来控制串行总线接口112。

因此，提供从JTAG接口108到串行总线接口112的透明路径。然而，与已知的实现JTAG接口直接应用的方法不同，通过设计测试访问控制电路104提供了性能的改进。

串行外设接口(SPI)协议规定，当“芯片选择”为低时，时钟在“串行时钟”信号的每个正边沿载入数据。因此，在不降低速度性能的情况下，无法使用标准边缘扫描链接的已知JTAG应用。

在本实施例中，设计测试访问控制电路104以保持移位寄存器尽可能短，从而使得它符合串行总线接口112正常的移位动作。换句话说，这个长度不能超过一个基本单元。

该实施例的测试访问控制电路104包括多个集成电路单元116，118，120，其被这样安排：总是仅有一个单元连接在“测试数据输入”与“测试数据输出”之间(即每个时钟都有数据位被锁存到串行总线的寄存器中)。每个电路单元具有至少一个输入，至少一个输出，和多个2:1复用器，并且该单元通过可以从测试访问端口110得到的专用JTAG控制信号来控制。

测试访问控制电路104也可以这样安排：当其处于测试模式时，“测试时钟”信号用作串行总线的时钟信号，即“串行时钟”，从而使得数据传输和通信是同步的。

如上所述，本实施例的测试访问控制电路104包括多个集成电路单元116，118，120。第一电路单元116被安排成提供串行总线接口112的“芯片选择”信号，第二电路单元118被安排成为串行总线接口112提供“串行时钟”信号，以及第三电路单元120被安排成为串行总线接口112提供“串行数据输入”信号。现在将更详细地描述集成电路单元116，118，120的特定安排。

图2更详细地示出了对于图1的电路的“芯片选择”信号的电路单元116。该电路单元116这样安排：它具有连接到“测试时钟”信号的第一输入端子200，连接到寄存器加载信号(CS)的第二输入端子202，连接到数字核心逻辑106的第三输入端子204，连接到“test_sel”信号的第四输入端子206，连接到正/负边沿触发信号(相位)的第五输入端子208，连接到串行总线接口112的“芯片选择”信号的输出端子210，以及在输入和输出端子之间的控制逻辑。

正/负边沿触发信号(相位)指示了串行总线接口112使用的边沿触发的取向。

当相位电势在低电平时，使用负边沿触发。反过来，当相位电势在高电平时，使用正边沿触发。

寄存器加载信号(CS)指示当它是高电位(1)时，没有寄存器加载，而当它是低电位(0)时，其指示寄存器加载。

所述控制逻辑包括第一和第二2:1复用器212，214，触发电路216和反向器218。

第一2:1复用器212具有连接到第一输入端子200的第一和第二信号端子，第一信号端子通过反向器218连接到第一输入端子200。第一复用器212的选择端子被连接到第五输入端子208。因此，当第一复用器212的选择端子上的电位在低(0)电平时，第一复用器212选择第一输入端子200上的“测试时钟”信号的补码，而当第一复用器212的选择端子上的电位在高电平(1)时，选择“测试时钟”信号。

触发电路216的触发器连接到由第一复用器212选择的信号，并且触发电路216的输入端子连接到第二输入端子202。因此，触发电路216在第一复用器212选择的信号的正边沿驱动施加在其第一端子上的寄存器加载信号(CS)到它的输出端子(“测试时钟”的正边沿或负边沿，取决于相位信号的值)。

第二2:1复用器214具有分别连接到第三输入端子204和触发电路216的输出的第一和第二信号端子。第二复用器214的选择端子连接到第四输入端子206。因此，当第二复用器214的选择端子上“test_sel”信号的电位在低电平(0)时，第二复用器214选择来自数字核心逻辑106的信号，而当第二复用器214的选择端子上“test_sel”信号的电位在高电平(1)时，选择来自触发电路216的输出。

可以意识到“test_sel”信号在透明模式和测试模式之间进行选择。当“test_sel”的电位在低电平时，电路单元116明显地将数字核心逻辑106连接到输出端子210。然而，当“test_sel”的电位在高电平时，数字核心逻辑106与输出端子210分离，并且依赖于施加到触发电路216的触发信号将寄存器加载信号驱动到输出端子210(如果相位＝1，在“测试时钟”的正边沿，或如果相位＝0，在“测试时钟”的负边沿)。

图3更详细地显示了对于图1的电路的SCLK信号的电路单元118。第二电路单元118被这样设置：其具有连接到“测试时钟”信号的第一输入端子300，连接到时钟空闲控制信号(Idle)的第二输入端子302，连接到数字核心逻辑106的第三输入端子304，连接到“test_sel”信号的第四输入端子306，连接到空闲状态控制信号(Idle_Sel)的第五输入端子308，连接到串行总线接口112的“串行时钟”信号的输出端子310，和在输入与输出端子之间的控制逻辑。

所述空闲状态控制信号(Idle_Sel)表示处于空闲状态(寄存器加载之前和之后的时钟状态)时时钟的电位电平。当Idle_Sel的电位在低电平时，时钟信号的空闲状态为低电位(0)。相反地，当Idle_Sel的电位在高电平时，时钟信号的空闲状态为高电位(1)。

所述控制逻辑包括二输入与(AND)逻辑门312，二输入或(OR)逻辑门314，第一和第二2:1复用器316，318，以及反向器320。

电路单元118的第一和第二输入端子300，302分别连接到二输入与逻辑门312的第一和第二输入端子。所述与门312实现了施加于第一端子300的“测试时钟”信号输入和施加于第二输入端子302的空闲信号的逻辑与。

与门312响应于施加于第二输入端子302的空闲信号选择性地传送或禁止施加于第一输入端子300的“测试时钟”信号。当应用于第二输入端子302的空闲信号的电位在高电平(1)时，与门312输出施加于第一输入端子300的“测试时钟”信号，而当施加于第二输入端子302的空闲信号在低电平(0)时，与门312输出低电位(0)信号。

电路单元118的第一和第二输入端子300，302还分别连接到二输入或逻辑门314的第一和第二输入端子，第二输入端子经过反向器320而连接到或门314的输入端子。与门312实现了施加于第一端子300的“测试时钟”信号输入和施加于第二输入端子302的空闲信号的逻辑或。

或门314响应于施加于第二输入端子302的空闲信号选择性地传送或禁止施加于第一输入端子300的“测试时钟”信号。当施加于第二输入端子302的空闲信号的电位在高电平(1)时，或门312输出施加于第一输入端子300的“测试时钟”，而当施加于第二输入端子302的空闲信号在低电平(0)时，或门312输出高电位(1)信号。

第一2:1复用器316具有分别连接到二输入与逻辑门312的输出和二输入或逻辑门314的输出的第一和第二信号端子。第一复用器316的选择端子连接到第五输入端子308。

当第一复用器316的选择端子上的电位在低(0)电平时，第一复用器316选择二输入与逻辑门312的输出，而当第一复用器316的选择端子上的电位在高(1)电平时，第一复用器316选择二输入或逻辑门314的输出。

第二2:1复用器318具有分别连接到第三输入端子304和第一2:1复用器316的输出的第一和第二信号端子。第二复用器318的选择端子连接到第四输入端子306。当第二复用器318的选择端子上的电位在低(0)电平时，第二复用器318选择来自数字核心逻辑106的信号，而当第二复用器318的选择端子上的电位在高电平(1)时，第二复用器318选择来自第一复用器316的输出。

因此，可以意识到“test_sel”信号在第二电路单元118的透明模式和测试模式之间进行选择。当“test_sel”的电位在低电平时，电路单元118明显地将数字核心逻辑106连接到输出端子310。然而，当“test_sel”的电位在高电平时，数字核心逻辑106与输出端子310分离，并且“测试时钟”取决于Idle_Sel和空闲信号连接到输出端子310。例如，在测试模式(“test_sel”＝1)期间，如果施加于第五输入端子308的Idle_Sel信号的电位在低电平(0)，并且施加于第二输入端子302的空闲信号的电位在高电平(1)，“测试时钟”信号被传送到输出端子310。因此，“测试时钟”信号可以被选择性地编程从而取代串行总线接口112的SCLK信号。

图4更详细地示出了对于图1的电路的SDI信号的电路单元120。

电路单元120这样安排：它具有连接到“测试时钟”信号的第一输入端子400，连接到“测试数据输入”信号的第二输入端子402，连接到数字核心逻辑106的第三输入端子404，连接到“test_sel”信号的第四输入端子406，连接到正/负边沿触发信号(相位)的第五输入端子408，连接到串行总线接口的“串行数据输入”信号的输出端子410，以及在输入与输出端子之间的控制逻辑。

所述控制逻辑包括第一和第二2:1复用器412，414，触发电路416，以及反向器418。

第一2:1复用器412具有连接到第一输入端子400的第一和第二信号端子，第二信号端子经过反向器418而连接到第一输入端子400。第一复用器412的选择端子连接到第五输入端子408。因此，当第一复用器412的选择端子上的电位在低(0)电平时，第一复用器412选择在第一输入端子400上的“测试时钟”信号，当在第一复用器412的选择端子上的电位在高(1)电平时，第一复用器412选择“测试时钟”信号的补码。

触发电路416的触发器连接到由第一复用器412选择的信号，而触发电路416的输入端子连接到第二输入端子402。因此，触发电路416在第一复用器412选择的信号的正边沿(“测试时钟”的正边沿或负边沿，取决于相位信号的值)驱动施加到其输入端子的“测试数据输入”信号到它的输出端子。

第二2:1复用器414具有分别连接到第三输入端子404和触发电路416的输出的第一信号端子和第二信号端子。第二复用器414的选择端子连接到第四输入端子406。因此，当在第二复用器414的选择端子上的“test_sel”信号的电位在低(0)电平时，第二复用器414选择来自数字核心逻辑106的信号，当在第二复用器414的选择端子上的“test_sel”信号的电位在高(1)电平时，第二复用器414选择来自触发电路416的输出。

“test_sel”信号在第三电路单元120的透明模式和测试模式之间选择。当“test_sel”的电位在低电平时，电路单元120明显地将数字核心逻辑106连接到输出端子410。然而，当“test_sel”在高电平时，数字核心逻辑106与输出端子410分离，并且取决于施加于触发电路216的触发信号(如果相位信号的电位为高(1)，则在“测试时钟”的负边沿，或如果相位信号的电位为低(0)，则在“测试时钟”的正边沿)将“测试数据输入”信号驱动到输出端子410。

注意到，用于第三电路单元120的触发信号设置与第一电路单元116的相反。因此，当坚持串行外设接口(SPI)协议时(当“芯片选择”的相位为低时，数据被加载到时钟信号的每个正边沿上的串行总线寄存器内，并且从而相位信号的电势为高)，数据在时钟信号负边沿被驱动到串行总线的“串行数据输入”信号，并且在时钟信号下一个正边沿(1/2时钟周期延迟)被加载到串行总线的寄存器内。

然而，该协议存在变化。在一些情况下，当“芯片选择”为高时发生寄存器加载，而时钟的边缘灵敏度可以是正或负。因此，时钟空闲状态既可以高或又可以低。这个区别依赖于由制造商选择的实现方法。因此，新开发的单元迎合了这些差异。

现在将进一步详细地描述根据标准串行外设接口(SPI)协议(当CS\＝0时，正边沿计时且寄存器加载)进行数据通信的电路单元116，118，120的操作并同时能够实现测试模式。

当能够实现测试模式时，“test_sel”信号的电位为高(1)，并且如上所述，电路单元116，118，120使数字核心逻辑106与它们的输出端子和串行总线接口112分离。

相位信号的电位被设置为高电平(1)以安排正边缘敏感串行总线接口，而idle_sel信号的电位被设置为低(0)以表示时钟空闲状态为低。

在任何数据传输之前，CS信号的电位被设置为高(1)以表示没有寄存器加载且空闲电位为低(0)。

为开始数据通信，恰好在开始数据移位和进入“捕获”状态(CDR)之前，CS信号相位被设置为低(0)。

如上所述，第一电路单元116中的触发电路216在“测试时钟”的正边沿将CS信号的低值驱动到第一电路单元116的输出210。

在相同的状态(CDR)下，空闲信号的电位被设置为高(1)，并且如上所述，在第二电路单元118的第一输入端子300上的“测试时钟”信号被提供给第二电路单元118的输出端子。因此，“测试时钟”信号变为串行总线接口112的SCLK信号。

在“测试时钟”的下一个负边沿上，第三电路120的触发电路416将“测试数据输入”信号的第一数据位驱动到第三电路单元120的输出410(如上所述)。注意到，第三电路单元120中的触发电路416对于正边缘敏感串行总线接口112是负边缘敏感的(当第一电路单元116的触发电路214是正边沿敏感时)。

一旦数据捕获状态(CDR)完成，所述协议在移位状态(SDR)期间准备对数据移位和计时。在“测试时钟”信号的下一个第一正边沿，第一数据位将被加载到串行总线接口的寄存器中。

这表明数据传输和同步是在第二电路部分102的功能范围(透明的)中。换句话说，第二电路部分102的逻辑114如同它是正常串行总线接口操作那样做出反应。

数据捕获和移位的这个过程持续到所有数据位被加载到寄存器中。当这个过程完成时，在退出状态(E1D)中，空闲信号的电位被设置为低。接着数据传输完成。

虽然已经使用串行外设接口(SPI)通信协议描述了本发明的实施例，但本实施例也可以使用uWIRE通信协议来实现，其为SPI的前身(采用相同的信号和时序，但在如上所述的信号极性方面存在变化)。

参照图5，显示了包含根据本发明的可替代的实施例的集成电路的系统级封装(SIP)。

所述集成电路包括第一电路部分500，第二电路部分502，以及测试访问控制电路(TAC)504。

第一电路部分500包括数字核心逻辑506，JTAG接口508以及测试访问端口(TAP)510。

第二电路部分502包括串行总线接口512和混合信号/射频(RF)逻辑514。

在图5的本实施例中，串行总线接口512的通信协议是3-WIRE，其为使用与串行外设接口(SPI)协议相同的信号和时序的同步串行接口标准(由Maxim定义)。然而，3-WIRE协议使用单个I/O数据引脚来进行数据传输(与SPI不同，SPI使用分离的数据输入和数据输出线)。因此在图5的实施例中，通过在相同串行总线接口引脚上组合“串行数据输入”和“串行数据输出”来迎合I/O引脚。

测试访问控制电路504被这样安排：它经过测试访问端口510而被连接到JTAG接口508，并且第一电路部分500经过该测试访问控制电路504而被连接到串行总线接口512。

测试访问控制电路504是可编程的，响应于“test_sel”信号而处于透明模式或测试模式(如上面针对图1的实施例所描述的)。因此，提供了从JTAG接口508到串行总线接口512的透明路径。

在该实施例中，测试访问控制电路504被设计成保持移位寄存器尽可能短，使它符合串行总线接口512的正常移位动作。换句话说，这个长度不能多于一个基本单元。

本实施例的测试访问控制电路504包括多个集成电路单元516，518，520，其被这样安排：总是只有一个单元连接到“测试数据输入”和“测试数据输出”之间(即每个时钟周期都有数据位被锁存到串行总线的寄存器中)。每个电路单元具有至少一个输入，至少一个输出，以及多个2:1复用器，并且该单元通过可以从测试访问端口510获得的专用JTAG接口508控制信号来控制。

测试访问控制电路504还这样安排：当它处于测试模式时，“测试时钟”信号被用作串行总线的时钟信号，即“串行时钟”，从而使得数据传输和通信同步。

如上所述，本实施例的测试访问控制电路504包括多个集成电路单元516，518，520。第一电路单元516被安排成向串行总线接口512提供“芯片选择”信号，第二电路单元518被安排成向串行总线接口512提供“串行时钟”信号，以及第三电路单元520被安排成向串行总线接口512提供双向“串行数据输入/输出”(SDI/IO)信号。

本实施例的第一和第二电路单元516，518与图1中显示的实施例的第一和第二电路单元116，118相同。因此，它们已经在上述说明和图2和图3中分别进行了更详细的描述。

现在将参照图6更详细地描述第三集成电路单元520的特定安排。

第三电路单元520被这样安排：它具有连接到“测试时钟”信号的第一输入端子600，连接到“测试数据输入”信号的第二输入端子602，连接到第一电路部分500的第三输入端子604，连接到“测试模式选择”信号的第四输入端子606，连接到正/负边沿触发信号(相位)的第五输入端子608，连接到数据方向控制信号(IN/OUT\)的第六输入端子610，连接到串行总线接口512的“串行数据输入/输出”(SDI/IO)信号的第一双向输入/输出端子612，连接到“测试数据输出”信号的第二输出端子614，连接到第一电路部分500的第三输出端子616，以及在输入和输出端子之间的控制逻辑。

所述控制逻辑包括第一到第三2:1复用器618，620，622，第一到第二触发电路624，626，第一到第四反向器627，628，630，632，第一和第二缓冲器634，636以及数据锁存器638。

第一2:1复用器618具有连接到第一输入端子600的第一和第二信号端子，其中第二信号端子经过第一反向器627而连接到第一输入端子600。第一复用器618的选择端子连接到第五输入端子608。因此，当第一复用器618的选择端子上的电位为低(0)电平时，第一复用器618选择第一输入端子600上的“测试时钟”信号，而当第一复用器618的选择端子上的电位为高(1)电平时，第一复用器618选择“测试时钟”信号的补码。

第一触发电路624的触发器连接到由第一复用器618选择的信号，并且第一触发电路624的输入端子连接到第二输入端子602。因此，第一触发电路624在由第一复用器618选择的信号的正边沿(“测试时钟”的正或负边沿，依赖于相位信号的值)将施加于其输入端子的“测试数据输入”信号驱动到它的输出端子。

第二2:1复用器620具有分别连接到第三输入端子604和第一触发电路624的输出的第一信号端子和第二信号端子。第二复用器620的选择端子被连接到第四输入端子606。因此，当在第二复用器620的选择端子上的“test_sel”信号的电位为低(0)电平时，第二复用器620选择来自第一电路部分500的信号，而当在第二复用器620的选择端子上的“test_sel”信号的电位为高(1)电平时，第二复用器620选择来自第一触发电路624的输出。

所述第二复用器620的输出信号端子经过第一缓冲器634而连接到双向输入/输出端子612，第一缓冲器634的激活引脚经过第二反向器628而连接到第六输入端子610。

因此，“test_sel”信号在第三电路单元520的透明模式和测试模式之间选择。当“test_sel”的电位为低电平时，电路单元520明显地将数字核心逻辑106连接到双向输入/输出端子612。然而，当“test_sel”的电位为高电平时，第一电路部分500与双向输入/输出端子612分离，并且依赖于施加于第一触发电路624的触发信号(如果相位信号的电位为高(1)，取“测试时钟”的负边沿，或者如果相位信号的电位为低(0)，取“测试时钟”的正边沿)和施加于第一缓冲器634的IN/OUT\信号，将“测试数据输入”信号驱动到输入/输出端子612。

数据方向控制信号(IN/OUT\)控制双向输入/输出端子612的方向并被设置在协议的开头。如果数据方向控制信号(IN/OUT\)的电位为低电平(0)，则激活第一缓冲器634，而由第二复用器620选择的信号被作为输出信号通过双向端子612。如果IN/OUT\信号的电位为高电平(1)，第一缓冲器634被禁止并且双向端子612提供信号的输入。

双向端子612经过第二缓冲器636连接到第二触发电路626的输入端子，并且第二触发电路626的触发器通过第三反向器630连接到由第一复用器618选择的信号。因此第二第一触发电路626在由第一复用器618选择的信号的正边沿将施加于双向端子612的输入信号驱动到它的输出端子。

双向端子612还经过第二缓冲器636而连接到数据锁存器638的输入端子，并且数据锁存器638的激活输入经过第四反向器632而连接到第四输入端子606。数据锁存器638的输出端子连接到第三输出端子616。因此，锁存器638根据“test_sel”信号存储并输出施加于双向端子612的数据。

第三2:1复用器622具有分别连接到第一触发电路624的输出和第二触发电路626的输出的第一信号端子和第二信号端子。第三复用器622的选择端子连接到第六输入端子610。因此，当在第三复用器622的选择端子上的“test_sel”信号的电位为低(0)电平时，第三复用器622选择“测试数据输入”信号，而当在第三复用器622的选择端子上的“test_sel”信号的电位为高(1)电平时，第三复用器622选择来自第二触发电路626的信号输出(施加于双向端子612的输入信号)。

第二输出端子614连接到由第三复用器622选择的信号，因此这提供了“测试数据输出”信号。

如果IN/OUT\信号的电位为低电平(0)，来自第一触发电路624的“测试数据输入”信号输出由第三复用器622选择，并且通过第二输出端子614作为“测试数据输出”信号而被输出。可替代地，如果IN/OUT\信号的电位为高电平(1)，由第二第一触发电路626输出的信号(施加于双向端子612的输入信号)由第三复用器622选择，并且通过第二输出端子614作为“测试数据输出”信号而被输出。因此，第三复用器622实现了回读所述移位数据到用于进一步处理的“测试数据输出”。

应当注意在本发明的替代实施例中，可以没有第三复用器622，因为提供回读移位数据可以是可选的特征。

应当注意，在与依照本发明前面实施例所描述的协议时序的第一触发电路624的极性相反的极性上，用于从双向端子612读取输入数据的第二触发电路626被触发。在时钟信号的负边沿将该数据驱动到串行总线接口的“串行数据输入/输出”(SDI/IO)信号，并在时钟信号的下一个正边沿(1/2时钟周期延迟)从串行总线的“串行数据输入/输出”(SDI/IO)信号加载/读取该数据。

本发明使用了用于与内部隐藏的串行总线进行高速(透明)通信的JTAG接口，同时该接口还处于测试模式，并且独立于数字芯片进行通信。进一步地，JTAG接口通过测试访问控制电路实现了数据传输和同步。

对于本领域的技术人员，各种其他的修改是显然的。

Claims (9)

1.一种集成电路，包括：

第一电路部分(106)，其具有JTAG接口(108)和测试访问端口(110)；

第二电路部分(114)，其具有串行总线接口(112)；和

测试访问控制电路(104)，其经过测试访问端口(110)连接到JTAG接口(108)，其中

第一电路部分(106)经过测试访问控制电路(104)连接到串行总线接口(112)，并且测试访问控制电路(104)是可编程的，其响应于来自JTAG接口(108)的测试模式选择(TMS)信号而处于透明模式或测试模式。

2.如权利要求1所述的集成电路，其中：

当测试访问控制电路(104)处于透明模式时，能够实现第一电路部分(106)和第二部分(114)之间经过串行总线接口(112)的标准通信；和

当测试访问控制电路(104)处于测试模式时，能够实现通过测试访问端口(110)和测试访问控制电路(104)的、经JTAG接口(108)到串行总线接口(112)的通信。

3.如权利要求2所述的集成电路，其中当测试访问控制电路(104)处于测试模式时，测试时钟信号被用作串行总线接口(112)的时钟信号，从而使得数据传送和通信同步。

4.如前面任意一个权利要求所述的集成电路，其中测试访问控制电路(104)包括多个集成电路单元(116，118，120)，每个电路单元具有至少一个输入，至少一个输出，以及多个2:1复用器。

5.如权利要求4所述的集成电路，其中：

第一电路单元116被这样设置：它具有连接到测试时钟信号(TCK)的第一输入(200)，连接到寄存器加载信号(CS)的第二输入(202)，连接到第一电路部分(106)的第三输入(204)，连接到测试模式选择信号(TMS)的第四输入(206)，连接到正/负边沿触发信号(相位)的第五输入(208)，和连接到串行总线接口(112)的芯片选择信号(CS\)的第一输出(210)；

第二电路单元(118)被这样设置：它具有连接到测试时钟信号(TCK)的第一输入(300)，连接到时钟空闲控制信号(Idle)的第二输入(302)，连接到第一电路部分(106)的第三输入(304)，连接到测试模式选择信号(TMS)的第四输入(306)，连接到空闲状态控制信号(Idle_Sel)的第五输入(208)，和连接到串行总线接口(112)的时钟信号(SCLK)的第一输出(310)；

第三电路(120)被这样设置：它具有连接到测试时钟信号(TCK)的第一输入(400)，连接到测试数据输入信号(TDI)的第二输入(402)，连接到第一电路部分(106)的第三输入(404)，连接到测试选择信号(test_sel)的第四输入(406)，连接到正/负边沿触发信号(相位)的第五输入(408)，和连接到串行总线接口(112)的数据输入信号(SDI)的第一输出(410)。

6.如权利要求5所述的集成电路，其中串行总线接口(512)的数据输入信号是双向信号(SDI/IO)，并且第三电路单元(520)被进一步这样设置：它具有连接到引脚方向控制信号(IN/OUT\)的第六输入(610)，连接到测试数据输出信号(TDO)的第二输出(614)，连接到第一电路部分(106)的第三输出(616)，并且第一输出是连接到串行总线接口(512)的双向数据信号(SDI/IO)的双向输入/输出(612)。

7.如权利要求5或6所述的集成电路，其中：

第一电路单元(116)包括第一和第二2:1复用器(212，214)，触发电路(216)和反向器(218)；

第二电路单元(118)包括第一和第二2:1复用器(316，318)，二输入逻辑与门(312)，二输入逻辑或门(314)，以及反向器(320)；和

第三电路单元(120)包括第一和第二2:1复用器(412，414)，触发电路(416)和反向器(418)。

8.如权利要求7所述的集成电路，其中：

第三电路单元进一步包括第三2:1复用器(622)，第二触发电路(626)，数据锁存器(638)，第二到第四反向器(628，630，632)以及第一和第二缓冲器(634，636)。

9.一种控制电路的方法，该电路包括具有JTAG接口(108)和测试访问端口(110)的第一电路部分(106)，具有串行总线接口(112)的第二电路部分(114)，以及测试访问控制电路(104)，该测试访问控制电路(104)这样设置：它经过测试访问端口连接到JTAG接口(108)，并且第二电路部分通过该测试访问控制电路连接到串行总线接口，该方法包括以下步骤，

对可编程的测试访问控制电路进行编程，响应于测试选择信号使其处于透明模式或测试模式，从而：

当测试访问控制电路处于透明模式时，能够实现第一电路部分与第二部分之间经串行总线接口的标准通信；以及

当测试访问控制电路在测试模式中时，能够实现通过测试访问端口和测试访问控制电路的、经JTAG接口到串行总线接口的通信。

Images