CN109425823A - Jtag接口中的顺序测试访问端口选择 - Google Patents

Jtag接口中的顺序测试访问端口选择 Download PDF

Info

Publication number
CN109425823A
CN109425823A CN201710823931.5A CN201710823931A CN109425823A CN 109425823 A CN109425823 A CN 109425823A CN 201710823931 A CN201710823931 A CN 201710823931A CN 109425823 A CN109425823 A CN 109425823A
Authority
CN
China
Prior art keywords
tap
test
trigger
debugging
circuit system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710823931.5A
Other languages
English (en)
Other versions
CN109425823B (zh
Inventor
V·N·斯里尼瓦桑
M·沙玛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV
Original Assignee
STMicroelectronics International NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics International NV filed Critical STMicroelectronics International NV
Publication of CN109425823A publication Critical patent/CN109425823A/zh
Application granted granted Critical
Publication of CN109425823B publication Critical patent/CN109425823B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538—Topological or mechanical aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318597—JTAG or boundary scan test of memory devices

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本公开的实施例涉及JTAG接口中的顺序测试访问端口选择。IC中的JTAG接口包括：接收测试模式选择(TMS)信号的TMS引脚；具有TMS信号输入的测试用测试访问端口(TAP)；具有TMS信号输入的调试测试访问端口(TAP)；以及胶合逻辑，被耦合以从测试用TAP接收第一输出，并从调试用TAP接收第二输出。触发器通过胶合逻辑接收来自测试用TAP和调试用TAP的输入。第一AND门具有耦合到调试用TAP的TMS信号输入的输出，并且从触发器的输出和TMS信号接收输入。反相器具有被耦合以从触发器接收输入的输入。第二AND门具有耦合到测试用TAP的TMS信号输入的输出，并且从TMS信号和反相器的输出接收输入。

Description

JTAG接口中的顺序测试访问端口选择
技术领域
本公开涉及根据IEEE 1149.1标准的联合测试行动组(JTAG)测试或接口的领域，并且更具体地涉及符合该标准但减少所使用的引脚数的器件特定功能。
背景技术
JTAG是用于测试印刷电路板(PCB)和微处理器的测试访问端口(TAP)的名称为标准测试访问端口和边界扫描架构的IEEE 1149.1标准。缩写JTAG代表联合测试行动组，制定IEEE 1149.1标准的个人组织的名称。
JTAG提供的功能是为PCB和微处理器提供调试访问和边界扫描测试。由调试器工具使用调试访问来访问芯片的内部，从而使其资源和功能(例如，寄存器、存储器和系统状态)可用且可修改。因此，可以使用调试访问来测试芯片本身的功能。由硬件测试工具使用边界扫描测试来测试芯片与印刷电路板(PCB)上其他器件的物理连接。因此，可以使用边界扫描测试来测试芯片和其他器件之间的适当电连接。
在某些情况下，调试功能可以利用一个TAP，而边界扫描功能则利用另一TAP。然而，这可能需要使用超过JTAG标准要求的最小值的额外的引脚，这在某些情况下可能是不希望的。
在一些情况下，边界扫描功能TAP和调试功能TAP两者可以串联连接。然而，这可能导致在边界扫描测试期间增加的延时，这可能是不希望的。
因此，需要对实现的JTAG接口的硬件的进一步改进。
发明内容
提供本发明内容以介绍下面在具体实施方式中进一步描述的概念的选择。本发明内容并非旨在标识所要求保护的主题的关键或基本特征，也并不旨在用于帮助限制所要求保护的主题的范围。
本文公开了一种用于将测试访问端口(TAP)信号耦合到集成电路封装件中的联合测试行动组(JTAG)接口的电路系统。该电路系统包括：被配置为接收测试模式选择信号的TMS引脚；具有测试模式选择信号输入的测试用测试访问端口(TAP)；具有测试模式选择信号输入的调试用测试访问端口(TAP)；以及胶合逻辑，被耦合以从测试用TAP接收第一输出，并从调试用TAP接收第二输出。触发器通过胶合逻辑接收来自测试用TAP和调试用TAP的输入，胶合逻辑执行所选择的TAP(无论是调试还是测试)的TAP控制器操作，以利用相反的值加载触发器来选择另一个TAP。第一AND门具有耦合到调试用TAP的测试模式选择信号输入的输出，并且从触发器的输出和测试模式选择信号接收输入。反相器具有被耦合以从触发器接收输入的输入。第二AND门具有耦合到测试用TAP的测试模式选择信号输入的输出，并且从测试模式选择信号和反相器的输出接收输入。
在要选择调试用TAP时，胶合逻辑(在执行测试用TAP控制器操作时)可以用第一逻辑值来加载触发器。
第一逻辑值可以是逻辑1。胶合逻辑(在执行测试用TAP控制器操作时)用逻辑1来加载触发器导致调试用TAP被选择，调试用TAP的操作然后由测试模式选择信号控制。
胶合逻辑用逻辑1来加载触发器也导致测试用TAP被置于取消选择的状态中。
取消选择的状态可以将测试用TAP置于运行测试空闲状态。
在要选择测试用TAP时，胶合逻辑(在执行调试用TAP控制器操作时)可以用与第一逻辑值不同的第二逻辑值来加载触发器。
第二逻辑值可以是逻辑0。胶合逻辑(当执行调试用TAP控制器操作时)用逻辑0来加载触发器导致对测试用TAP的选择，测试用TAP的操作然后根据测试模式选择信号被控制。
胶合逻辑(在执行调试用TAP控制器操作时)用逻辑0来加载触发器也导致调试用TAP被置于取消选择的状态。
取消选择的状态可以是运行测试空闲状态。
在电路系统的电路通电或重置时，触发器被重置为具有第二个逻辑值。
JTAG接口可以是符合名称为标准测试访问端口和边界扫描架构的IEEE标准1149.1-2013的接口。
本文还公开了一种用于将测试访问端口(TAP)信号耦合到集成电路封装件中的联合测试行动组(JTAG)接口的电路系统。该电路系统包括：用于接收测试模式选择信号的TMS引脚；具有测试模式选择信号输入的测试用测试访问端口(TAP)；具有测试模式选择信号输入的调试用测试访问端口(TAP)；以及胶合逻辑，被耦合以从测试用TAP和调试用TAP接收输出。第一触发器通过胶合逻辑接收来自调试用TAP的输入。第二触发器通过胶合逻辑接收来自测试用TAP的输入。如果选择用相反值加载第一触发器来选择测试用TAP，则胶合逻辑执行调试用TAP控制器操作，或者如果选择用相反值加载第二触发器来选择调试用TAP，则执行测试用TAP控制器操作。XOR门从第一和第二触发器接收输入。第一AND门具有耦合到调试用TAP的测试模式选择信号输入的输出，并且从XOR门和测试模式选择信号接收输入。反相器具有被耦合以从XOR门接收输入的输入。第二AND门具有被耦合到测试用TAP的测试模式选择信号输入的输出，并且从测试模式选择信号和反相器接收输入。
第一触发器保持在第二逻辑值的状态下(当调试用TAP处于运行测试空闲状态下时)，并且当要选择调试用TAP时，胶合逻辑(执行测试用TAP控制器操作)可以用与第二逻辑值不同的第一逻辑值来加载第二触发器。
第一逻辑值可以是逻辑1。第二逻辑值可以是逻辑0。被加载具有逻辑0的第一触发器以及胶合逻辑(执行测试用TAP控制器操作)用逻辑1加载第二触发器可以导致测试用TAP被置于取消选择的状态。取消选择的状态可以是运行测试空闲状态。
当要选择测试用TAP时，胶合逻辑(执行调试用TAP控制器操作)可以用第一逻辑值加载第一触发器并且第二触发器保持在第一逻辑值(测试用TAP处于运行测试空闲)。
第一逻辑值可以是逻辑1。在第二触发器保持处于逻辑1(测试用TAP处于运行测试空闲)的情况下，胶合逻辑(执行调试用TAP控制器操作)用逻辑1来加载第一触发器，可以导致调试用TAP被置于取消选择的状态。取消选择的状态可以是运行测试空闲的状态。
第一触发器保持在第一逻辑值(调试用TAP处于运行测试空闲)，并且胶合逻辑(执行测试用TAP控制器操作)可以在要选择调试用TAP时，用与第一逻辑值不同的第二逻辑值来加载第二触发器。
第一逻辑值可以是逻辑1，并且第二逻辑值可以是逻辑0。加载有逻辑1(调试用TAP处于运行测试空闲)的第一触发器和胶合逻辑(执行测试用TAP控制器操作)用逻辑0来加载第二触发器可以导致测试用TAP被置于取消选择的状态。取消选择的状态可以是运行测试空闲状态。
在电路系统的通电或重置时，两个触发器都被重置为具有第二逻辑值。
附图说明
图1是通用JTAG TAP的示意性框图。
图2是根据本公开的允许以顺序的方式在测试(边界扫描)TAP和调试用TAP之间进行选择的电路的示意性框图，其利用一个触发器进行选择，而不是使用附加的TAP选择引脚或测试重置引脚进行选择。
图3是根据本公开的允许以顺序的方式在测试(边界扫描)TAP和调试用TAP之间进行选择的电路的示意性框图，其利用两个触发器进行选择，而不是使用附加的TAP选择引脚或测试重置引脚进行选择。
具体实施方式
下面将描述本公开的一个或多个实施例。这些所描述的实施例仅是本公开技术的示例。附加地，为了提供简明的描述，实际实现的一些特征可能未在说明书中进行描述。当介绍本公开的各种实施例的元素时，冠词“一”、“一个”和“所述”旨在表示存在一个或多个元素。术语“包括”、“包含”和“具有”旨在是包括性的，并且意味着除了所列出的元素之外可以存在附加元素。
JTAG是硬件接口，为调试工具提供直接与片上系统、片上系统的核心、微处理器或印刷电路板(PCB)上的微处理器的核心通信的方式。如所解释的，JTAG根据IEEE 1149.1进行编码，其内容通过引用整体并入本文。
如图1所示的是包括实现通用JTAG功能的调试和测试访问块(DTAB)16的片上系统(SoC)10。SoC 10包括中央处理单元核心12，中央处理单元核心12本身在其中已经集成了片上调试逻辑14。片上调试逻辑14经由与DTAB 16相关联的调试总线18与DTAB 16通信。DTAB16包括诸如状态机的TAP控制器20，TAP控制器20与指令寄存器(IR)22和数据寄存器(DR)24交互。DTAB 16提供片上TAP 26，其最终连接到用于SoC 10的TAP 28。
根据IEEE 1149.1，TAP 28具有五个引脚，每个引脚被配置为接收或提供特定信号。引脚及其相关联的信号为：
1.TCK，接收测试时钟信号。TCK信号是TAP控制器20的时钟，并指示TAP控制器20的操作的速度。在测试时钟信号TCK的每次断言时，TAP控制器20采取单个动作。在IEEE1149.1标准中没有规定实际的时钟速度，而是根据所接收的测试信号时钟TCK来对TAP控制器20钟控。
2.TMS，接收测试模式选择信号。TMS信号控制由TAP控制器20采取的特定动作。
3.TDI，接收向SoC 10馈送数据的测试数据输入信号。IEEE 1149.1标准没有定义通过该引脚进行通信的协议。这些特性是依赖于应用的，并且可以由设备制造商定义。
4.TDO，接收测试数据输出信号，该信号提供来自SoC 10的输出。与TDI信号一样，IEEE 1149.1标准没有定义通过TDO引脚进行通信的协议。同样，这些特性是依赖于应用的，并且可以由设备制造商定义。
5.nTRST，接收测试重置信号。nTRST信号被用于将JTAG重置到已知的良好状态。根据IEEE 1149.1标准，该nTRST引脚是可选的，并且设备制造商可以决定是否包括该引脚。
在TCK信号的每个上升沿，TMS和TDI信号由DTAB 16采样。TDO信号在TCK信号的每个下降沿处输出其值。
经由加载到IR 22中的不同指令可以访问DTAB 16的功能。通过将指令加载到IR22中，选择对应的DR 24进行访问，从而根据所选择的指令提供和/或接收数据。
某些指令由IEEE 1149.1标准定义。这些指令包括用于菊链式配置(其中，多个芯片或核心的TAP被串联连接)的BYPASS指令和用于标识特定器件的IDCODE指令。
TAP控制器20是由IEEE 1149.1标准定义的状态机。可以通过经由TMS信号发送的比特序列达到TAP控制器20的每个状态，并且TAP控制器20的每个状态取决于当前状态。
感兴趣的是TAP控制器的以下状态：
1.测试逻辑重置将IR 22设置为其重置值(IDCODE或BYPASS)。可以通过在TMS上移位五次逻辑“1”值从任何其他状态到达该状态。
2.运行测试/空闲和选择DR-Scan被调试器用作暂停停放位置。
3.在Shift-IR状态下，调试工具将指令移位到IR 22中。一旦TAP控制器20达到Update-IR状态，指令被激活。
4.在Shift-DR状态下，调试工具将数据移位到由当前加载的指令选择的DR 24/将数据从由当前加载的指令选择的DR 24移位出去。
如上所述，在一些设计中，单独的TAP可用于边界扫描测试和调试。使用单独的TAP的已知设计涉及添加单独的TAPSELECT引脚。这表示向封装件增加附加的引脚，这可能是不期望的，因为这样的引脚可以被消除，或者可以被替代地用作通用输入/输出引脚。
因此，发明人已经设计了新的电路系统，在不需要增加附加的引脚的情况下，并且在不使用可选的nTRST引脚的情况下，以顺序的方式实现TAP选择。
现在参考图2描述一个这样的设计。这里，调试用TAP 52和测试用TAP 54并行访问电路系统67(例如，片上系统的核心、微处理器或微处理器的核心)。由于边界扫描测试和调试模式可能不同时执行，所以相关联的逻辑电路系统50选择调试用TAP 52和测试用TAP 54中的哪一个通过胶合逻辑64耦合到电路系统67，胶合逻辑64对所选择的TAP(调试或测试)执行TAP控制器操作，并用相反值来加载触发器56，以在此后选择另一TAP。注意，胶合逻辑64的输出被耦合到触发器56的输入。
更详细地，调试用TAP 52还具有nTRST端子和TMS端子。AND门58的输出耦合到调试用TAP 52的TMS端子，并且从芯片TMS引脚接收TMS信号和从触发器56接收输出作为输入。nTRST端子被耦合到VDD。
测试用TAP 54还具有nTRST端子和TMS端子。AND门60的输出耦合到测试用TAP 54的TMS端子，并且从芯片TMS引脚接收TMS信号和接收由反相器62生成的、来自触发器56的输出的反相形式作为输入。该nTRST引脚也被耦合到VDD。
这里注意，没有使用调试用TAP 52和测试用TAP 54的nTRST端子，因此与电路50一起使用的调试工具不需要具有nTRST芯片引脚。在操作中，在通电或重置时，触发器56默认保持逻辑0，导致触发器56输出逻辑0。由于在反相器输出62处的逻辑高电平，由AND门60输出的TMS信号呈现逻辑高电平，这导致选择测试用TAP 54，并且由于由AND门58输出的逻辑低电平而取消选择调试用TAP 52。该取消选择将用于将调试用TAP 52保持在运行测试/空闲状态中。
为了选择调试用TAP 52，测试用TAP 54通过胶合逻辑64向触发器56输出逻辑1，其中胶合逻辑64执行测试用TAP控制器操作，以选择逻辑1并将逻辑1加载到触发器56。由于由AND门58输出的逻辑高电平TMS信号，这导致选择调试用TAP 52，并由于由AND门60输出的逻辑低电平而取消选择测试用TAP 54。该取消选择将用于将测试用TAP 54维持在运行测试/空闲状态中。
为了在选择调试用TAP 52之后选择测试用TAP 54，调试用TAP 52通过胶合逻辑64向触发器56输出逻辑0，其中胶合逻辑64执行调试用TAP控制器操作，以选择逻辑0并将逻辑0加载到触发器56。由于在反相器输出62处的逻辑高电平，由AND门60输出的TMS信号呈现逻辑高电平，这将导致选择测试用TAP 54，并由于由AND门58输出的逻辑低电平而取消选择调试用TAP 52。该取消选择将用于将调试用TAP 52保持在运行测试/空闲状态。
现在参考图3来描述在不增加附加的引脚的情况下，并且在不使用可选的nTRST引脚的情况下，以顺序方式实现TAP选择的电路系统的另一实施例。
这里，调试用TAP 52和测试用TAP 54并行访问电路系统67。由于边界扫描测试和调试模式可能不同时执行，相关联的电路系统100选择调试用TAP 52和测试用TAP 54中的哪一个通过胶合逻辑64耦合到电路系统67。如果选择加载第一触发器68来选择调试用TAP52，则胶合逻辑64执行测试用TAP控制器操作，或者如果选择加载第二触发器66来选择测试用TAP 54，则胶合逻辑64执行调试用TAP控制器操作。注意，胶合逻辑64被耦合到触发器66和68的输入。
更详细地，调试用TAP 52还具有nTRST端子和TMS端子。AND门58的输出被耦合到调试用TAP 52的TMS端子，并且接收来自芯片TMS引脚的TMS信号和来自异或门70的输出作为输入。nTRST端子被耦合到VDD。
测试用TAP 54还具有nTRST端子和TMS端子。AND门60的输出被耦合到测试用TAP54的TMS端子，并且接收TMS信号和来自异或门70的输出的反相形式作为输入。nTRST端子被耦合到VDD。
触发器66和68从胶合逻辑64接收输入，其中在待执行调试操作的情况下，胶合逻辑64通过测试用TAP操作，使用相反的值来加载第一触发器68，以选择调试用TAP 52，或者在待执行测试操作的情况下，胶合逻辑64通过调试用TAP操作，使用相反的值来加载第二触发器66，以选择测试用TAP 54。异或门70接收来自触发器66和68的输入。
这里注意，没有使用调试用TAP 52和测试用TAP 54的nTRST端子，因此与电路100一起使用的调试工具不需要具有nTRST芯片引脚。在操作中，在通电或重置时，触发器66和68默认保持逻辑0，导致触发器66和68输出逻辑0。这导致异或门70输出逻辑0。由于在反相器输出62处的逻辑高电平，由AND门60输出的TMS信号呈现逻辑高电平，这将导致选择测试用TAP 54，并且由于由AND门58输出逻辑低电平而取消选择调试用TAP 52。该取消选择将用于将调试用TAP 52保持在运行测试/空闲状态中。
为了选择调试用TAP 52，测试用TAP 54通过胶合逻辑64(执行测试用TAP控制器操作)将逻辑1输出到触发器68，并且由于调试用TAP 52处于运行测试/空闲状态，所以触发器66将保持在逻辑0的状态中。由于AND门58输出逻辑高电平TMS信号，这导致选择调试用TAP52，并且由于AND门60输出逻辑低电平而取消选择测试用TAP 54。该取消选择将用于将测试用TAP 54保持在运行测试/空闲状态中。
为了在选择调试用TAP 52之后选择测试用TAP 54，调试用TAP 52通过胶合逻辑64(执行调试用TAP控制器操作)向触发器66输出逻辑1，并且在测试用TAP 54处于运行测试/空闲状态中时，触发器68将保持在逻辑1的状态中。这导致异或门70输出逻辑0。由于反相器输出62处的逻辑高电平，由AND门60输出的TMS信号呈现高电平，这将导致选择测试用TAP54，并且由于由AND门58输出的逻辑低电平而取消选择调试用TAP 52。该取消选择将用于将调试用TAP 52保持在运行测试/空闲状态中。
为了在选择测试用TAP 54之后选择调试用TAP 52，测试用TAP 54通过胶合逻辑64(执行测试用TAP控制器操作)向触发器68输出逻辑0，并且在调试用TAP52处于运行测试/空闲状态中时，触发器66将保持在逻辑1的状态中。这导致异或门70输出逻辑1。由于AND门58输出逻辑高电平TMS信号，这导致选择调试用TAP 52，并且由于由AND门60输出逻辑低电平而取消选择测试用TAP 54。该取消将用于将测试用TAP 54保持在运行测试/空闲状态中。
这些电路50和100在仍保持不使用nTRST信号的器件中，提供了在不增加TAPSEL引脚的情况下，在调试用TAP 52和测试用TAP 54之间进行选择的方式。在其他情况下作为TAPSEL引脚的引脚可以被省去，或者用作通用输入/输出引脚。同样，在其他情况下作为nTRST引脚的引脚可以被省去，或者用作通用输入/输出引脚。
虽然已经关于有限数量的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离本文所公开的本公开的范围的其他实施例。因此，本公开的范围应仅由所附权利要求限制。

Claims (23)

1.一种用于将测试访问端口(TAP)信号耦合到集成电路封装件中的联合测试行动组(JTAG)接口的电路系统，所述电路系统包括：
TMS引脚，被配置为接收测试模式选择信号；
具有测试模式选择信号输入的测试用测试访问端口(TAP)；
具有测试模式选择信号输入的调试用测试访问端口(TAP)；
胶合逻辑，被耦合以从所述测试用TAP接收第一输出，并从所述调试用TAP接收第二输出；
触发器，通过所述胶合逻辑接收来自所述测试用TAP和所述调试用TAP的输入；
第一AND门，具有耦合到所述调试用TAP的所述测试模式选择信号输入的输出，并且从所述触发器的输出和所述测试模式选择信号接收输入；
反相器，具有被耦合以接收来自所述触发器的输入的输入；
第二AND门，具有耦合到所述测试用TAP的所述测试模式选择信号输入的输出，并且从所述测试模式选择信号和所述反相器的输出接收输入。
2.根据权利要求1所述的电路系统，其中当要选择所述调试用TAP时，所述胶合逻辑用第一逻辑值来加载所述触发器。
3.根据权利要求2所述的电路系统，其中所述第一逻辑值是逻辑1；并且其中所述胶合逻辑用所述逻辑1来加载所述触发器使得所述调试用TAP被选择，所述调试用TAP的操作然后由所述测试模式选择信号控制。
4.根据权利要求3所述的电路系统，其中所述胶合逻辑用所述逻辑1来加载所述触发器也导致所述测试用TAP被置于取消选择的状态中。
5.根据权利要求4所述的电路系统，其中所述取消选择的状态是运行测试空闲状态。
6.根据权利要求2所述的电路系统，其中当要选择所述测试用TAP时，所述胶合逻辑用与所述第一逻辑值不同的第二逻辑值来加载所述触发器。
7.根据权利要求6所述的电路系统，其中所述第二逻辑值为逻辑0；并且其中所述胶合逻辑用所述逻辑0来加载所述触发器使得选择所述测试用TAP，所述测试用TAP的操作然后由所述测试模式选择信号控制。
8.根据权利要求7所述的电路系统，其中所述胶合逻辑用所述逻辑0来加载所述触发器也导致所述调试用TAP被置于取消选择的状态中。
9.根据权利要求8所述的电路系统，其中所述取消选择的状态是运行测试空闲状态。
10.根据权利要求6所述的电路系统，其中在所述电路系统的通电或重置时，所述触发器被重置具有所述第二逻辑值。
11.根据权利要求1所述的电路系统，其中所述JTAG接口由符合名称为标准测试访问端口和边界扫描结构的IEEE标准1149.1-2013的接口组成；其中所述测试模式选择信号由根据所述IEEE标准1149.1-2013的TMS信号组成；其中所述测试用TAP由根据IEEE标准1149.1-2013的测试用TAP组成；并且其中所述调试用TAP由根据IEEE标准1149.1-2013的调试用TAP组成。
12.一种用于将测试访问端口(TAP)信号耦合到集成电路封装件中的联合测试行动组(JTAG)接口的电路系统，所述电路系统包括：
TMS引脚，用于接收测试模式选择信号；
具有测试模式选择信号输入的测试用测试访问端口(TAP)；
具有测试模式选择信号输入的调试用测试访问端口(TAP)；
胶合逻辑，被耦合以接收来自所述测试用TAP和所述调试用TAP的输出；
第一触发器，通过所述胶合逻辑从所述调试用TAP接收输入；
第二触发器，通过所述胶合逻辑从所述测试用TAP接收输入；
XOR门，接收来自所述第一触发器和所述第二触发器的输入；
第一AND门，具有耦合到所述调试用TAP的所述测试模式选择信号输入的输出，并且从所述XOR门和所述测试模式选择信号接收输入；
反相器，具有被耦合以从所述XOR门接收输入的输入；
第二AND门，具有耦合到所述测试用TAP的所述测试模式选择信号输入的输出，并且从所述测试模式选择信号和所述反相器接收输入。
13.根据权利要求12所述的电路系统，其中所述第一触发器保持在第二逻辑值处，并且当要选择所述调试用TAP时，所述胶合逻辑用与所述第二逻辑值不同的第一逻辑值来加载所述第二触发器。
14.根据权利要求13所述的电路系统，其中所述第一逻辑值是逻辑1；其中所述第二逻辑值为逻辑0；并且其中所述第一触发器被加载有所述逻辑0，并且所述胶合逻辑用所述逻辑1来加载所述第二触发器导致所述测试用TAP被置于取消选择的状态中。
15.根据权利要求14所述的电路系统，其中所述取消选择的状态是运行测试空闲状态。
16.根据权利要求12所述的电路系统，其中当要选择所述测试用TAP时，所述胶合逻辑用第一逻辑值来加载所述第一触发器，并且所述第二触发器保持在所述第一逻辑值处。
17.根据权利要求16所述的电路系统，其中所述第一逻辑值是逻辑1；并且其中，所述胶合逻辑用所述逻辑1来加载所述第一触发器并且所述第二触发器保持在逻辑1处导致所述调试用TAP被置于取消选择的状态中。
18.根据权利要求17所述的电路系统，其中所述取消选择的状态是运行测试空闲状态。
19.根据权利要求12所述的电路系统，其中所述第一触发器保持具有第一逻辑值，并且当要选择所述调试用TAP时，所述胶合逻辑用与所述第一逻辑值不同的第二逻辑值来加载所述第二触发器。
20.根据权利要求19所述的电路系统，其中所述第一逻辑值是逻辑1；其中所述第二逻辑值为逻辑0；并且其中，所述第一触发器被加载有所述逻辑1并且所述胶合逻辑用所述逻辑0来加载所述第二触发器导致所述测试用TAP被置于取消选择的状态中。
21.根据权利要求20所述的电路系统，其中所述取消选择的状态是运行测试空闲状态。
22.根据权利要求13所述的电路系统，其中在所述电路系统通电或重置时，所述第一触发器和所述第二触发器两者被重置具有所述第二逻辑值。
23.根据权利要求12所述的电路系统，其中所述JTAG接口由符合名称为标准测试访问端口和边界扫描架构的IEEE标准1149.1-2013的接口组成；其中所述测试模式选择信号由根据所述IEEE标准1149.1-2013的TMS信号组成；其中所述测试用TAP由根据IEEE标准1149.1-2013的测试用TAP组成；并且其中所述调试用TAP由根据IEEE标准1149.1-2013的调试用TAP组成。
CN201710823931.5A 2017-08-23 2017-09-13 Jtag接口中的顺序测试访问端口选择 Active CN109425823B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/684,334 US10386411B2 (en) 2017-08-23 2017-08-23 Sequential test access port selection in a JTAG interface
US15/684,334 2017-08-23

Publications (2)

Publication Number Publication Date
CN109425823A true CN109425823A (zh) 2019-03-05
CN109425823B CN109425823B (zh) 2021-01-12

Family

ID=62755444

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710823931.5A Active CN109425823B (zh) 2017-08-23 2017-09-13 Jtag接口中的顺序测试访问端口选择
CN201721172722.0U Withdrawn - After Issue CN207601244U (zh) 2017-08-23 2017-09-13 用于将tap信号耦合到jtag接口的电路系统

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201721172722.0U Withdrawn - After Issue CN207601244U (zh) 2017-08-23 2017-09-13 用于将tap信号耦合到jtag接口的电路系统

Country Status (2)

Country Link
US (2) US10386411B2 (zh)
CN (2) CN109425823B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115905077A (zh) * 2021-09-23 2023-04-04 慧与发展有限责任合伙企业 具有受保护的jtag接口的fpga芯片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10386411B2 (en) * 2017-08-23 2019-08-20 Stmicroelectronics International N.V. Sequential test access port selection in a JTAG interface

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661385A (zh) * 2004-02-26 2005-08-31 联想(北京)有限公司 一种jtag模块及应用该模块的调试方法
CN1717589A (zh) * 2000-10-02 2006-01-04 皇家菲利浦电子有限公司 用于操作在正常工作期间保持恒定的逻辑值的扫描测试系统和方法
CN1729401A (zh) * 2002-12-20 2006-02-01 皇家飞利浦电子股份有限公司 通过单个测试访问端口连接多个测试访问端口控制器
CN101297208A (zh) * 2005-10-24 2008-10-29 Nxp股份有限公司 Ic测试方法和设备
CN101395488A (zh) * 2006-03-01 2009-03-25 皇家飞利浦电子股份有限公司 带有使用jtag接口的测试访问控制电路的ic电路
US7665002B1 (en) * 2005-12-14 2010-02-16 Advanced Micro Devices, Inc. Multi-core integrated circuit with shared debug port
CN207601244U (zh) * 2017-08-23 2018-07-10 意法半导体国际有限公司 用于将tap信号耦合到jtag接口的电路系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459737A (en) * 1993-07-07 1995-10-17 National Semiconductor Corporation Test access port controlled built in current monitor for IC devices
US6779145B1 (en) * 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6567932B2 (en) * 1999-10-01 2003-05-20 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6601189B1 (en) * 1999-10-01 2003-07-29 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6665816B1 (en) * 1999-10-01 2003-12-16 Stmicroelectronics Limited Data shift register
US6530047B1 (en) * 1999-10-01 2003-03-04 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6591369B1 (en) * 1999-10-01 2003-07-08 Stmicroelectronics, Ltd. System and method for communicating with an integrated circuit
EP1544631B1 (en) * 2003-12-17 2007-06-20 STMicroelectronics Limited Reset mode for scan test modes
EP1544632B1 (en) * 2003-12-17 2008-08-27 STMicroelectronics (Research & Development) Limited TAP sampling at double rate
EP1992955B1 (en) * 2003-12-17 2012-07-25 STMicroelectronics (Research & Development) Limited TAP multiplexer
US7747901B2 (en) * 2005-07-20 2010-06-29 Texas Instruments Incorporated Auxiliary link control commands
US8261143B2 (en) * 2007-05-07 2012-09-04 Texas Instruments Incorporated Select signal and component override signal controlling multiplexing TDI/TDO
CN102272903A (zh) 2009-01-30 2011-12-07 松下电器产业株式会社 半导体装置及其制造方法
KR102066661B1 (ko) * 2013-09-02 2020-01-15 삼성전자 주식회사 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들
US10302700B2 (en) * 2017-03-29 2019-05-28 Stmicroelectronics, Inc. Test circuit to debug missed test clock pulses
US10495690B2 (en) * 2017-08-28 2019-12-03 Stmicroelectronics International N.V. Combinatorial serial and parallel test access port selection in a JTAG interface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1717589A (zh) * 2000-10-02 2006-01-04 皇家菲利浦电子有限公司 用于操作在正常工作期间保持恒定的逻辑值的扫描测试系统和方法
CN1729401A (zh) * 2002-12-20 2006-02-01 皇家飞利浦电子股份有限公司 通过单个测试访问端口连接多个测试访问端口控制器
CN1661385A (zh) * 2004-02-26 2005-08-31 联想(北京)有限公司 一种jtag模块及应用该模块的调试方法
CN101297208A (zh) * 2005-10-24 2008-10-29 Nxp股份有限公司 Ic测试方法和设备
US7665002B1 (en) * 2005-12-14 2010-02-16 Advanced Micro Devices, Inc. Multi-core integrated circuit with shared debug port
CN101395488A (zh) * 2006-03-01 2009-03-25 皇家飞利浦电子股份有限公司 带有使用jtag接口的测试访问控制电路的ic电路
CN207601244U (zh) * 2017-08-23 2018-07-10 意法半导体国际有限公司 用于将tap信号耦合到jtag接口的电路系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115905077A (zh) * 2021-09-23 2023-04-04 慧与发展有限责任合伙企业 具有受保护的jtag接口的fpga芯片

Also Published As

Publication number Publication date
CN207601244U (zh) 2018-07-10
US10890619B2 (en) 2021-01-12
US20190064271A1 (en) 2019-02-28
US10386411B2 (en) 2019-08-20
CN109425823B (zh) 2021-01-12
US20190331733A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
US11906582B2 (en) Shadow access port method and apparatus
CN207965049U (zh) 用于将tap信号耦合到集成电路封装中的jtag接口的电路
JP2009533691A (ja) 試験アクセス・ポート・スイッチ
CN207601244U (zh) 用于将tap信号耦合到jtag接口的电路系统
US10067189B1 (en) Input/output path testing and characterization using scan chains
KR100694315B1 (ko) 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기
US6158034A (en) Boundary scan method for terminating or modifying integrated circuit operating modes
KR100408083B1 (ko) 아이피 코아들로 구성된 시스템 온 칩 테스트를 위한개선된 탭 연결 모듈 장치
US9304165B2 (en) Method for controlling a state machine
Bian Using Logic BIST to Test the PIC Block in FPGA

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant