CN1717589A - 用于操作在正常工作期间保持恒定的逻辑值的扫描测试系统和方法 - Google Patents

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Abstract

本发明是一种系统和方法，由在正常工作期间保持逻辑值恒定并在扫描测试工作期间促进对逻辑值的操作。在一种实施方案中本发明是一种恒定逻辑值操作扫描测试链，它包括组合电路、恒定逻辑值扫描测试操作电路和扫描测试元件。组合电路在正常工作期间执行函数运算。恒定逻辑值扫描测试操作电路提供在正常工作期间保持恒定并在扫描测试操作期间根据扫描测试输入信息而改变的逻辑值输出。扫描测试元件传递测试向量给功能部件并和用来执行正常工作的功能逻辑相互作用。在本发明的一种示例性实现方式中，组合电路是一个逻辑门，而且恒定逻辑值扫描测试操作电路的逻辑值输出被耦合到该逻辑门的输入。该逻辑门的逻辑值输入在正常工作期间保持恒定，并且在扫描测试操作期间根据扫描测试输入信息对其进行操作。

Description

用于操作在正常工作期间保持恒定的 逻辑值的扫描测试系统和方法
发明领域
本发明涉及电集成电路测试领域。更具体而言，本发明涉及在扫描操作期间对逻辑值的操作有促进作用的一种系统和方法，这些逻辑值在正常工作期间保持恒定。
发明背景
电子系统和电路已经对现代社会的进步做出了巨大的贡献，并且已经被用于大量应用中以实现有利的结果。大量的电子技术已经在商业、科学、教育和娱乐的大部分领域里的分析和传递数据、思想和趋势中促进了生产率的提高和成本的降低，这些技术诸如数字计算机、计算器、音频设备、视频设备和电话系统。通常要对电子系统的元器件和设备进行测试以确保电子系统为了实现预期的结果而正常运转。数字电子系统测试过程通常涉及到对施加给电子系统的元器件或设备的逻辑值的操作。数字电子系统常常包括在正常工作期间依赖于特定逻辑值的逻辑门。对一般恒定的逻辑值的操作通常提供较高的测试灵活性，但往往非常难以操作恒定的逻辑值。
在片上系统(SOC)设计中所包括的通用集成电路(IC)的复杂性已经有了显著地提高，并且内装自测试(BIST)诊断能力对于有效的电路测试、调试和维护是必需的。现代BIST技术通常包括在IC中插入一个扫描测试结构。复杂电子系统和电路的扫描测试通常包括对用以刺激电路的某些方面(例如功能逻辑部件)的测试向量的应用和对来自电路的结果输出的观察。通常，扫描测试结构包括扫描测试链(scan testchain)，而扫描测试链包括耦合在一起的扫描测试部件或设备(例如扫描测试单元)。扫描测试元件把测试向量传递给IC的部件并和用来执行IC的非测试或正常工作的功能逻辑相互作用。通常，扫描测试单元被设计用来扫描或变换扫描测试信息(例如测试向量)经扫描测试链到电路中的适当位置，捕获扫描测试信息，然后通过扫描测试单元变换信息输出。
通常希望有大的扫描测试覆盖，测试覆盖越大，扫描测试系统和方法探测故障的能力就越强。边界扫描测试是包括在典型的BIST方案中的一种非常通用的扫描测试方法。国际电气与电子工程(IEEE)标准1149.1(也称作联合任务行动小组(JTAG))边界扫描适应结构是最流行的边界扫描测试方案之一。拥有内部扫描测试能力以提供更大的扫描测试覆盖也是很重要的。
通常，借助依赖于特定逻辑值的逻辑门的扫描测试是相对有限的。依赖于特定逻辑值的传统逻辑门输入通常不允许其中由测试程序操作受约的输入的所期望的测试活动。它还可以中断连接到它的其它逻辑部件的扫描测试。
发明概述
所需要的是一种系统和方法，它促进对依赖于逻辑门的输入的逻辑值的扫描测试操作并确保门输入所依赖的逻辑值在正常工作期间保持恒定。应该支持带有ATPG工具的集成电路部件的扫描测试，并且该系统和方法应该适应对现有扫描测试结构的利用。
本发明是一种系统和方法，它促进对组合逻辑(例如逻辑门)的逻辑值输入的扫描测试操作并确保组合逻辑输入所依赖的逻辑值v在正常工作期间保持恒定。在本发明的一种实施方案中，支持带有ATPG工具的集成电路部件的扫描测试，并且该系统和方法适应对现有的扫描测试结构的利用。在一种实施方案中本发明是一个恒定逻辑值操作扫描测试链，它包括组合电路、恒定逻辑值扫描测试操作电路和扫描测试元件。组合电路在正常模式期间执行函数运算。恒定逻辑值扫描测试操作电路提供在正常工作期间保持恒定并在扫描测试工作期间根据扫描测试输入信息而改变的逻辑值输出。扫描测试元件把测试向量传递给功能部件并和用来执行正常工作的功能逻辑相互作用。在本发明的一种示例性实现方式中，组合电路是一个逻辑门，而且恒定逻辑值扫描测试操作电路的逻辑值输出被耦合到该逻辑门的输入。该逻辑门的逻辑值输入在正常工作期间保持恒定，并在扫描测试工作期间根据扫描测试输入信息对其进行操作。
附图简述
图1是包括依赖于特定逻辑输入值的逻辑门在内的传统IC的框图。
图2是本发明的一种实施方案，即恒定逻辑值操作扫描测试链的框图示例。
图3是本发明的一种实施方案，即恒定逻辑值扫描测试操作电路的框图。
图4是包括在本发明逻辑值产生电路的一种实施方案中的逻辑值产生电路的框图。
图5是说明本发明扫描测试可控受约(tied)门输入系统的一种
实施方案的框图。
图6是说明提供对逻辑值的粒度控制的本发明扫描测试可控受约门输入系统的一种实施方案的框图。
发明详述
下面将详细论述本发明，即用于操纵在正常工作期间保持恒定的逻辑值的扫描测试系统和方法的优选实施方案，其实例在附图中得以说明。虽然将结合优选实施方案描述本发明，但应明白它们并不意在将本发明仅局限于这些实施方案。恰恰相反，本发明意在覆盖可以包括在由所附权利要求限定的本发明的范围之内的可替换对象、修改和等效方案。此外，在下面对本发明的详细描述中，为了提供对本发明的充分理解将阐明许多特定细节。然而，对于本领域的普通技术人员来说，显然在没有这些特定细节的情况下也可以实践本发明。在其它实例中，没有详细描述众所周知的方法、过程、部件和电路以不至于不必要地模糊当前发明的各方面。
本发明的一种实施方案包括一种恒定逻辑值扫描测试操作系统和方法。在本发明的一种实施方案中，恒定逻辑值扫描测试操作系统和方法与常规扫描测试方法相兼容。在测试工作期间恒定逻辑值扫描测试操作系统和方法允许对依赖于组合逻辑输入的逻辑值输出进行操作。在正常工作期间恒定逻辑值扫描测试操作系统和方法提供恒定的逻辑值输出。在本发明的一种示例性实现方式中，恒定逻辑值扫描测试操作系统和方法被以这样的方式进行配置即与一种ATPG工具所熟悉的并且易于由ATPG工具访问的扫描测试结构兼容。
图1是传统IC 100的框图，它是包括依赖于特定逻辑输入值的逻辑门的传统IC的一个实例。设计电路块130、140、140和170分别包括逻辑门电路181到184，每个逻辑门电路包括一个或多个逻辑电路门。例如，设计电路块130包括与门190。门输入192和门输出193被耦合到设计电路块130中的其它门上(未示出)。门输入191依赖于逻辑0值来源110。扫描测试输入端口121和扫描测试输出端口122通过扫描测试链128连接到扫描测试触发器131、132；141、142；151、152；171、172上，这些触发器分别被包括在设计电路块130、140、150和170中。包括在逻辑门电路181到184中的逻辑门的门输入依赖于逻辑0值来源110或逻辑1值来源115，而且在扫描测试期间不被扫描测试向量所操作。
图2是本发明的一种实施方案，恒定逻辑值操作扫描测试链200的框图说明。恒定逻辑值操作扫描测试链200包括恒定逻辑值扫描测试操作电路221、扫描测试元件225和扫描测试元件227。恒定逻辑值扫描测试操作电路221被耦合到扫描测试元件225，而扫描测试元件225又耦合到扫描测试元件227。恒定逻辑值扫描测试操作电路221提供在正常工作期间保持恒定而在扫描测试工作期间根据扫描测试输入信息(例如扫描测试向量)而变化的逻辑值输出，例如逻辑值输出233或235。扫描测试元件225和227把测试向量，例如扫描测试输入信号215传递给IC(未示出)的功能部件并和用来执行IC的非测试或正常工作的功能逻辑相互作用。例如，扫描测试元件225和227包括扫描测试单元，它们通过扫描测试链扫描或变换扫描测试信息(例如测试向量)到正常功能电路，捕获扫描测试信息，然后变换信息输出，例如扫描测试输出信号217。
在本发明的一种实施方案中，扫描测试模式信号210控制恒定逻辑值操作扫描测试链200的部件以正常功能模式或扫描测试模式进行工作。当扫描测试模式信号210控制恒定逻辑值操作扫描测试链200的部件以正常工作模式进行工作时，恒定逻辑值扫描测试操作电路221以恒定的逻辑值维持一个逻辑值输出，例如逻辑值输出233或逻辑值输出235。当扫描测试模式信号210控制恒定逻辑值操作扫描测试链200的部件以扫描测试模式进行操作时，恒定逻辑值扫描测试操作电路221根据扫描测试输入信号215操作逻辑值输出。
在本发明的一种示例性实现方式中，恒定逻辑值扫描测试操作电路221维持或操作逻辑值输出233和逻辑值输出235。当扫描测试输入信号215是逻辑0时，恒定逻辑值扫描测试操作电路221操作逻辑值输出233变为逻辑0值，而逻辑值输出235变为逻辑1值。当扫描测试输入信号215是逻辑1值时，恒定逻辑值扫描测试操作电路221操作逻辑值输出233变为逻辑1值，而逻辑值输出235变为逻辑0值。当以正常功能模式工作时，恒定逻辑值扫描测试操作电路221在逻辑值输出233和逻辑值输出235上提供不变的恒定的逻辑值，而不管扫描测试输入信号215的值。逻辑值输出233和逻辑值输出235被耦合到正常功能组合逻辑电路(例如，未示出的逻辑门电路)的输入。
图3是本发明的一种实施方案，恒定逻辑值扫描测试操作电路300的框图。恒定逻辑值扫描测试操作电路300包括扫描触发器(scanflop)301、逻辑值产生电路302、扫描测试模式输入303、扫描测试输入304、扫描测试输出305、逻辑值输出307和逻辑值输出308。扫描触发器301被耦合到扫描测试输入304、扫描测试输出305和逻辑值产生电路302，而逻辑值产生电路302被耦合到扫描测试模式输入303、逻辑值输出307和逻辑值输出308。扫描触发器301存储由扫描测试输入304传递的扫描测试输入逻辑值。扫描测试输出305传递来自扫描触发器301的扫描测试输出信号。逻辑值产生电路302确保在逻辑值输出307和308上传递的逻辑值在正常工作模式期间保持恒定，并根据存储在扫描触发器301中的扫描测试输入逻辑值在扫描测试工作模式期间提供对逻辑值的操作。扫描测试模式输入303传递扫描测试模式信号，该信号控制逻辑值产生电路302何时以扫描测试工作模式工作、何时以正常工作模式工作。逻辑值输出307和308传递耦合到(比如，依赖于)其它设备(未示出)的逻辑值。
扫描测试模式信号303作为恒定逻辑值扫描测试操作电路300的控制信号工作。扫描测试模式信号303在扫描测试操作期间被认定(例如，逻辑1)。当扫描测试模式信号303被认定时，第一个逻辑值输出和第二个逻辑值由存储在扫描触发器301中的逻辑值控制。当扫描测试模式信号303是非认定时，存储在扫描触发器301中的逻辑值不影响第一逻辑值输出和第二逻辑值输出。在本发明的一种示例性实现方式中，在正常工作期间第一逻辑值输出是恒定的逻辑0值，第二逻辑值输出是恒定的逻辑1值，与存储在扫描触发器301中的逻辑值无关。在扫描测试工作期间，如果存储在扫描触发器301中的逻辑值是逻辑0值，那么第一逻辑值输出是逻辑0值，而第二逻辑值是逻辑1。当测试模式信号303被认定时(例如，在扫描测试工作期间)，如果存储在扫描触发器301中的逻辑值是逻辑1，那么第一逻辑值输出是逻辑1值，而第二逻辑值是逻辑0值。
图4是逻辑值产生电路302的一种实施方案，即逻辑值产生电路400的框图。逻辑值产生电路400包括与门421、非门422和或门423。扫描触发器301耦合到与门421，而与门421耦合到非门422和或门323。当扫描测试模式信号303没有被认定时(例如逻辑0值)，与门421在逻辑值输出307上提供恒定的第一逻辑值(例如，逻辑0)，而与存储在扫描触发器301中的逻辑值无关。在扫描测试操作期间(例如，当扫描测试模式信号303被认定时)，与门421按照扫描触发器301的输出改变逻辑值输出307上的逻辑值。当扫描测试模式信号303没有被认定时，或门423在逻辑值输出308上提供恒定的第二个逻辑值(例如，逻辑1)，而与存储在扫描触发器301中的逻辑值无关。在扫描测试操作期间或门423根据扫描触发器301的输出改变逻辑值输出307上的逻辑值。非门422确保第二逻辑值是第一逻辑值的反相。
图5是本发明的一种实施方案，即扫描测试可控受约门输入系统500的框图。传统IC 500包括设计电路块530、设计电路块540、设计电路块550、设计电路块570和恒定逻辑值扫描测试操作电路510。恒定逻辑值扫描测试操作电路510耦合到设计电路块530、设计电路块540、设计电路块550和设计电路块570。设计电路块530到570分别包括逻辑门电路581到584，这些逻辑门电路都包括一个或多个逻辑电路门。例如，逻辑门电路581包括与门590。门输入592和门输出593耦合到设计电路块530中的其它门(未示出)上。门输入591依赖于恒定逻辑值扫描测试操作电路510。
在本发明的一种示例性实现方式中，设计电路块530到570中的每一个都包括有诸如包含在扫描测试链528中的扫描测试触发器的扫描测试元件。例如设计电路块530包括扫描测试触发器(scan flipflop)531和532，设计电路块540包括扫描测试触发器541和542，设计电路块550包括扫描测试触发器551和552，设计电路块570包括扫描测试触发器571和572。扫描测试触发器耦合到设计电路块的其它部件(未示出)上，在扫描测试工作期间执行扫描测试捕获和变换，在正常工作期间执行寄存器功能。包括在逻辑门电路581到584中的逻辑门的门输入依赖于恒定逻辑值扫描测试操作电路510，并且在正常工作期间保持恒定，在测试工作期间由测试扫描向量在扫描测试输出测试模式信号525的控制下根据扫描测试输入信号521进行操作。这些门的值可由扫描测度输出信号522推出。
图6是本发明的一种实施方案，即扫描测试可控受约门输入系统600的框图。扫描测试可控受约门输入系统600类似于扫描测试可控受约门输入系统500，但扫描测试可控受约门输入系统600在对受约逻辑值的操作中提供了更大的粒度。扫描测试可控制受约门输入系统600包括设计电路块630、设计电路块640、设计电路块650和设计电路块670。与扫描测试可控制受约门输入系统500类似，设计电路块630到670分别包括从681到684的一个逻辑门电路，每个逻辑门电路包括一个或多个逻辑电路门。另外，设计电路块630到670分别包括恒定逻辑值扫描测试操作电路611到614。
与扫描测试可控制受约门输入系统500类似，设计电路块630到670包括有扫描测试元件，诸如包含在扫描测试链628之中的扫描测试触发器(例如，扫描触发器631、632、651、652、641、642、671、672)。这些扫描测试触发器被耦合到设计电路块的其它部件(未示出)上并在扫描测试工作期间执行扫描测试捕获和变换，在正常工作期间执行寄存器功能。扫描测试操作电路611到614包含在扫描测试链628中。例如，扫描测试操作电路611耦合到扫描触发器631和633，扫描测试操作电路613耦合到扫描触发器651和653，扫描测试操作电路612耦合到扫描触发器641和643，扫描测试操作电路614耦合到扫描触发器671和673。扫描测试输入信号621通过扫描测试链628耦合到设计电路块630到670。
扫描测试操作电路611到614在对受约逻辑值的操作中提供了更大的粒度。扫描测试操作电路611到614被耦合到被包括在设计电路块630、640、650和670中的逻辑门的门输入上。例如，扫描测试操作电路611耦合到逻辑门电路681，扫描测试操作电路613耦合到逻辑门电路683，扫描测试操作电路614耦合到逻辑门电路684，扫描测试操作电路612耦合到逻辑门电路682。在正常工作期间扫描测试操作电路611到614分别向逻辑门电路681到684提供恒定的逻辑值。在扫描测试工作期间扫描测试操作电路611到614操作它们分别提供给逻辑门电路681到684的逻辑值。这是在扫描测试模式信号625的控制下发生的。像在门输入系统500中一样，根据扫描测试输入信号621对逻辑值进行操作并通过扫描测试输出信号622输出。
恒定逻辑可被描述为如下值扫描测试操作方法，这也是本发明的一种实施方案。恒定逻辑值扫描测试操作方法与常规的扫描测试方法兼容。在测试操作期间，恒定逻辑值扫描测试操作方法允许对依赖于组合逻辑输入的逻辑值输出进行操作。在正常工作期间恒定逻辑值扫描测试操作方法提供恒定的逻辑值输出。
第一步，控制耦合到组合逻辑的扫描测试元件以正常功能模式工作。在本发明的一种实施方案中利用扫描测试模式信号来控制扫描测试元件以正常功能模式操作。在恒定逻辑值扫描测试操作方法的一种示例性实现方式中，扫描测试元件是一个恒定逻辑值扫描测试操作电路(例如，恒定逻辑值扫描测试操作电路221)。
第二步，给组合逻辑的输入提供逻辑值并在正常工作期间保持其恒定。在本发明的一种实施方案中，该逻辑值被提供给了逻辑门的输入。
在第三步中使连接到组合逻辑的扫描测试元件进入扫描测试操作模式。在本发明的一种实施方案中，根据测试模式指令信号使扫描测试元件进入扫描测试模式。
第四步，在测试工作期间操作提供给组合逻辑输入的逻辑值。在本发明的一种实施方案中，根据扫描测试输入信号对提供给组合逻辑(例如一个门)的输入的逻辑值进行操作。在本发明的一种示例性实现方式中，在测试操作期间利用对门的逻辑值输入的操作来促进对依赖于逻辑值的逻辑门的输入的控制。
因而，本发明是一种系统和方法，它能促进对组合逻辑(例如，一个逻辑门)的逻辑值输入的扫描测试操作并确保组合逻辑输入所依赖的逻辑值v在正常工作期间保持恒定。在本发明的一种实施方案中，支持带有ATPG工具的集成电路部件的扫描测试，而且该系统和方法还容许对现有的扫描测试结构的使用。
为了说明和描述起见已经给出了对本发明的特定实施方案的以上描述。他们并不意在毫无遗漏的或者并不意在把本发明局限于所公开的精确形式上，而且显而易见，按照以上讲授很多更改和变体都是可能的。选择并描述这些实施方案是为了最好地解释本发明的原理和它的实际应用，并由此使本领域的技术人员更好地利用本发明以及适用于特定用途设想的具有不同修改的不同实施方案。本发明的范围由此在所附权利要求及其等价内容限定。

Claims (15)

1.一种恒定逻辑值扫描测试操作电路，包括：
扫描触发器(301)，适于存储扫描测试输入逻辑值；
耦合到所述扫描触发器的扫描测试输入(304)，所述扫描测试输入适于传递扫描测试输入信号；
耦合到所述扫描触发器的扫描测试输出(305)，所述扫描测试输出适于传递扫描测试输出信号；
耦合到所述扫描触发器的逻辑值产生电路(302)，所述逻辑值产生电路适于确保逻辑值在正常工作模式期间保持恒定，并在扫描测试工作模式期间根据所述扫描触发器中存储的所述扫描测试输入逻辑值提供对所述逻辑值的操作；
耦合到所述逻辑值产生电路的扫描测试模式输入(303)，所述扫描测试模式输入适于传递扫描测试模式信号，该信号控制所述逻辑值产生电路何时以扫描测试模式工作和何时以正常工作模式工作；以及
耦合到所述逻辑值产生电路的逻辑值输出(307)，所述逻辑输出适于传递所述逻辑值。
2.权利要求1的恒定逻辑值扫描测试操作电路，包括耦合到所述逻辑值产生电路的多个逻辑值输出(307和308)。
3.权利要求2的恒定逻辑值扫描测试操作电路，其中所述逻辑值产生电路包括：
与门(421)，适于在不以扫描测试模式工作时在第一逻辑值输出上提供恒定的第一逻辑值而与存储在所述扫描触发器中的逻辑值无关，并且在扫描测试工作期间根据所述扫描触发器的输出改变所述第一值输出上的逻辑值；
耦合到所述与门的或门(423)，所述或门适于在以扫描测试模式工作时在第二逻辑值输出上提供恒定的第二逻辑值而与存储在所述扫描触发器中的逻辑值无关，并在扫描测试工作期间根据所述扫描触发器的输出改变所述第二逻辑值输出上的第二逻辑值；以及
非门(422)，适于确保所述第二逻辑值是所述第一逻辑值的反相。
4.权利要求1的恒定逻辑值扫描测试操作电路，其中，在所述扫描测试模式信号(525)被认定时所述逻辑值产生电路以扫描测试模式工作。
5.权利要求1的恒定逻辑值扫描测试操作电路，其中，所述逻辑值输出被耦合到正常工作组合电路(530)的输入。
6.权利要求1的恒定逻辑值扫描测试操作电路，其中，所述逻辑值输出被耦合到逻辑门(581)的输入。
7.一种恒定逻辑值操作扫描测试链，包括：
组合电路(530)，适于在正常模式期间执行函数运算；
耦合到所述组合电路的恒定逻辑值扫描测试操作电路(221)，所述恒定逻辑值扫描测试操作电路适于提供在正常工作期间保持恒定并在扫描测试工作期间根据扫描测试输入信息改变的逻辑值输出；以及
耦合到所述恒定逻辑值扫描测试操作电路的扫描测试元件(225)，所述扫描测试元件适于传递测试向量给功能部件并和用来执行正常工作的功能逻辑相互作用。
8.权利要求7的恒定逻辑值操作扫描测试链，其中，扫描测试模式信号(210)控制所述恒定逻辑值扫描测试操作电路和所述扫描测试元件以扫描测试模式或正常工作模式工作。
9.权利要求7的恒定逻辑值操作扫描测试链，其中，所述恒定逻辑值扫描测试操作电路如权利要求1所限定的。
10.一种恒定逻辑值扫描测试操作方法，包括下列步骤：
控制耦合到组合逻辑(530)的扫描测试元件(510)以正常功能模式工作；
提供逻辑值(511)给所述组合逻辑的输入；
在正常工作期间保持所述逻辑值恒定；
使耦合到所述组合逻辑的所述扫描测试元件进入扫描测试工作模式；以及
在测试工作期间操作提供给所述组合逻辑的输入的所述逻辑值。
11.权利要求10的恒定逻辑值扫描测试操作方法，进一步包括下列步骤，利用扫描测试模式信号(525)来控制所述扫描测试元件以正常功能模式或扫描测试模式工作。
12.权利要求10的恒定逻辑值扫描测试操作方法，其中，所述扫描测试元件是一种恒定逻辑值扫描测试操作电路(510)。
13.权利要求10的恒定逻辑值扫描测试操作方法，其中，所述逻辑值被提供给逻辑门(581)的输入。
14.权利要求10的恒定逻辑值扫描测试操作方法，其中，提供给所述组合逻辑的所述输入的所述逻辑值根据扫描测试输入信号(521)进行操作。
15.权利要求10的恒定逻辑值扫描测试操作方法，进一步包括下列步骤，在测试工作期间利用所述逻辑值输入来促进对逻辑门(581)的一个输入的控制。
CNA018044727A 2000-10-02 2001-10-02 用于操作在正常工作期间保持恒定的逻辑值的扫描测试系统和方法 Pending CN1717589A (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2840074A1 (fr) * 2002-05-22 2003-11-28 Koninkl Philips Electronics Nv Cellule de tension fixe pour circuit integre

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774477A (en) * 1995-12-22 1998-06-30 Lucent Technologies Inc. Method and apparatus for pseudorandom boundary-scan testing

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109425823A (zh) * 2017-08-23 2019-03-05 意法半导体国际有限公司 Jtag接口中的顺序测试访问端口选择
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