CN1842714A - 具有jtag端口、tap连接模块和芯片外tap接口端口的集成电路 - Google Patents

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Abstract

一种集成电路(IC)包括一IEEE 1149.1标准测试接入端口(TAP)接口和一附加芯片外TAP接口。所述芯片外TAP接口连接到另一IC的TAP。所述芯片外TAP接口可由所述IC上的一TAP连接模块选择。

Description

具有JTAG端口、TAP连接模块和芯片外TAP接口端口的集成电路
交叉参考
本专利申请涉及第6,073,254号和第6,324,662号美国专利，和第2002/0,049,928号美国专利公开案，其全部以引用的方式完全并入本文中。
技术领域
本发明大体上涉及包括一IEEE 1149.1标准测试接入端口(TAP)接口的集成电路，所述IEEE 1149.1标准测试接入端口(TAP)接口用于提供到芯片内测试、调试、仿真和系统内编程操作的接取。本发明尤其涉及包括一附加芯片外TAP接口。所述附加芯片外TAP接口用于接取未外部地连接的另一IC的JTAG(Joint Test Action Group)端口。
背景技术
图1A说明一常规1149.1TAP电路域的结构。TAP域包括一TAP控制器、指令寄存器及一组数据寄存器，其包括(1)一内部扫描寄存器，(2)一在线仿真(ICE)寄存器，(3)一在系统编程(ISP)寄存器，(4)一边界扫描寄存器和(5)一旁路寄存器。对于数据寄存器，边界扫描寄存器和旁路寄存器由IEEE 1149.1标准界定。所展示的其它数据寄存器不是由1149.1界定，但可作为TAP域内的数据寄存器存在。TAP控制器响应于测试时钟(TCK)和测试模式选择(TMS)信号输入，以协调通过指令寄存器从测试数据输入(TDI)信号到测试数据输出(TDO)信号，或通过从所述数据寄存器中选择的一者从TDI到TDO的串行通信。测试复位(TRST)信号输入用于将TAP域初始化到一已知状态。TAP域的操作已为我们熟知。
图1B说明一IC或并入TAP域的知识产权核心电路和其TDI、TDO、TMS、TCK和TRST接口。一核心为一嵌入一诸如DSP或CPU核心的IC的基底内的完整电路功能。
图1C-图1F说明图1A的数据寄存器的每一者与其连接到且接取的功能目标电路之间的关联。
图2说明图1A的TAP控制器的状态图。所述TAP控制器由TCK输入进行时钟驱动，且响应于TMS输入进行贯穿图2的状态的转换。如在图2中可看出，TAP控制器状态图由四个关键状态操作组成：(1)复位/进行测试或空闲状态操作，其中TAP控制器进入一复位状态、一进行测试状态或者一空闲状态；(2)数据或指令扫描选择状态操作，其中TAP控制器可贯穿转换以选择一数据寄存器(DR)或指令寄存器(IR)扫描操作或返回到复位状态；(3)数据寄存器扫描协议状态操作，其中当TAP控制器与所选择的数据寄存器通信时，其运行此操作；和(4)指令寄存器扫描协议状态操作，其中当TAP控制器与指令寄存器通信时，其进行此操作。TAP控制器的操作已为我们熟知。
图3说明一用于将多个TAP域连接到一IC内的实例配置。图3中的每一TAP域类似于关于图1A而展示和描述的TAP域。当仅一个IC TAP域存在于一IC中时，任何数目的核心TAP域(1-N)均可存在于一IC内。如在图3中可看出，IC TAP域和核心1-NTAP域雏菊链雏菊链在IC的TDI与TDO引脚之间。所有TAP域均连接到IC的TMS、TCK和TRST信号，并根据图2的状态图操作。在指令扫描操作期间，指令转移到每一TAP域指令寄存器内。图3的TAP域配置的一缺点为：其不遵守IEEE 1149.1标准，因为，根据所述标准的规则，当最初IC上电时，仅IC的TAP域应存在于TDI与TDO之间。图3的TAP域配置的第二缺点为：其可能不必要地导致对与个别TAP域中的若干个相关联的测试、在线仿真和/或在线编程函数的复杂接取。
例如，如果在与核心1TAP域关联的线路上需要扫描测试，那么为测试核心1线路而产生的测试图案组的扫描帧的每一者必须从其初始形式进行修改。所述修改涉及将前导和后续位域增加到每一扫描帧，使得前导和后续TAP域的指令和数据寄存器成为核心1的测试图案组的一整体部分。为与核心1TAP域相关联的线路的在线仿真和/或在线编程而产生的连续图案必须类似地进行修改。为克服图3的TAP配置的这些和其它缺点，产生图4的TAP配置。
图4说明根据第2002/0,049,928号美国专利公开案的用于将多个TAP域连接到一IC内的一优选结构。所述结构包括用于将TAP域的任何一个或一个以上连接到IC的TDI、TDO、TMS、TCK和TRST引脚或接合焊盘的输入和输出连接线路，和一用于提供对输入和输出连接线路的操作的控制的TAP连接模块(TLM)。输入和输出连接线路与TLM的结合在下文中称作TLM结构(TLMA)。输入和输出连接线路的概念和TLM电路对输入和输出连接线路进行控制的用途在所引用的第6,073,254号美国专利中第一次揭示。
输入连接线路接收作为输入的以下三者：(1)在IC的引脚或接合焊盘上的TDI、TMS、TCK和TRST信号；(2)来自IC TAP(ICT)域(TDOICT)、核心1TAP(C1T)域(TDOC1T)和核心N TAP(CNT)域(TDOCNT)的TDO输出；和(3)来自TLM的TAP连接控制输入。TCK和TRST输入无障碍地通过输入连接线路输入到每一TAP域。到输入连接线路的TMS输入在输入连接线路内选通，使得每一TAP域接收一唯一地经选通的TMS输出信号。如在图4中可看出，IC TAP域接收一经选通TMSICT信号，核心1TAP域接收一经选通TMSC1T信号，且核心N TAP域接收一经选通TMSCNT信号。用于提供经选通TMSICT、TMSC1T和TMSCNT信号的实例线路在图5中展示。在图5中，分别用于选通TMSICT、TMSC1T和TMSCNT信号的ENAICT、ENAC1T和ENACNT信号经由TAP连接控制总线从TLM得到。
从图5看出，TMSCNT可连接到TMS以启用核心N TAP域或选通为低以停用核心NTAP域。TMSC1T可连接到TMS以启用核心1TAP域或选通为低以停用核心1TAP域，且TMSICT可连接到TMS以启用IC TAP域或选通为低以停用IC TAP域。当一TAP域TMS输入(TMSCNT、TMSC1T和TMSICT)选通为低时，藉由使TAP域进入图2的进行测试/空闲状态而将其停用。一停用TAP域将保持在进行测试/空闲状态直到其再次藉由如上述将其连接到IC的TMS引脚输入而启用。将TAP域从进行测试/空闲状态启用和将TAP域停用到进行测试/空闲状态的这些方法在所引用的第6,073,254号美国专利中第一次揭示。
到输入连接线路的TDI、TDOCNT、TDOC1T和TDOICT输入由输入连接线路内的线路多路复用，使得每一TAP域接收一唯一地选择的TDI输入信号。如在图4中可看出，ICTAP域接收一TDIICT输入信号，核心1TAP域接收一TDIC1T输入信号，且核心N TAP域接收一TDICNT输入信号。用于提供TDIICT、TDIC1T和TDICNT输入信号的实例线路在图6中展示。
在图6中，分别用于选择TDIICT、TDIC1T和TDICNT输入信号的来源的SELTDIICT、SELTDIC1T和SELTDICNT控制信号经由TAP连接控制总线从TLM得到。从图6可看出TDICNT可选择性地连接到TDI、TDOC1T或TDOICT，TDIC1T可选择性地连接到TDI、TDOCNT或TDOICT，且TDIICT可选择性地连接到TDI、TDOCNT或TDOC1T。
输出连接线路接收以下作为输入：(1)来自核心N TAP域的TDOCNT输出、来自核心1TAP域的TDOC1T输出、来自IC TAP域的TDOICT输出，和来自TLM的TAP连接控制输入。如在图4中可看出，输出连接线路将从TDOCNT、TDOC1T和TDOICT输入信号中选择的一者经由输出连接线路TDO输出来输出到TLM。用于将TDOICT、TDOC1T和TDOCNT信号的多路复用提供给TDO输出的实例线路在图7中展示。
在图7中，用于将TDOICT、TDOC1T和TDOCNT信号转变到TDO的SELTDO控制输入经由TAP连接控制总线从TLM得到。从图7可看出，可选择TDOCNT、TDOC1T和TDOICT信号中的任何一者作为到TLM的输入源。
TLM电路接收来自输出连接线路的TDO输出和TMS、TCK和TRST IC输入引脚信号作为输入。TLM电路输出到IC的TDO输出引脚。从检查可看出，TLM与由输入和输出连接线路选择的一个或一个以上TAP域串联。
如上所述，TLM的TAP连接控制总线用于控制输入和输出接线线路以形成到一个或一个以上TAP域的所需接线，因此更多TAP域之一可经由IC的TDI、TDO、TMS、TCK和TRST引脚接取。TAP连接控制总线信号在图2的IEEE TAP控制器状态图的Update-IR状态期间从TLM输出。
图8A详细地说明了TLM的结构。TLM由一TAP控制器、指令寄存器、多路复用器和三态TDO输出缓冲器组成。TAP控制器连接到TMS、TCK和TRST信号。TDI输入连接到指令寄存器的串行输入(I)，并连接到多路复用器的一第一输入。指令寄存器的串行输出(O)连接到多路复用器的第二输入。指令寄存器的并行输出连接到图4的TAP连接控制总线。多路复用器的输出连接到三态缓冲器的输入。三态缓冲器的输出连接到IC TDO输出引脚。TAP控制器将控制(C)输出到指令寄存器、多路复用器和三态TDO输出缓冲器。TAP控制器如关于图1A和图2中先前所描述响应于TMS和TCK输入。在指令扫描操作期间，TAP控制器启用三态TDO缓冲器，并将数据通过指令寄存器从TDI转移到TDO。在数据扫描操作期间，TAP控制器启用三态TDO缓冲器，并经由多路复用器形成在TDI与TDO之间的接线。
图8B更详细地说明了指令寄存器。指令寄存器由一移位寄存器、TAP连接解码逻辑和更新寄存器组成。移位寄存器具有一串行输入(I)、一串行输出(O)、一控制(C)输入、一并行输出和一并行输入。在指令扫描操作期间，提供并行输入以用于将固定逻辑0和1数据位捕获到移出到TDO上的第一二位位置内，其为IEEE 1149.1标准的一要求。来自指令寄存器的并行输出输入到TAP连接解码逻辑。来自TAP连接解码逻辑的并行输出输入到更新寄存器。更新寄存器的并行输出为到输入和输出连接线路的TAP连接控制总线输入。在图2的捕获-IR状态期间，移位寄存器将数据(0 & 1)捕获到并行输入上，在图2的移位-IR状态期间，移位寄存器将数据从TDI(I)移位到TDO(O)。在图2的更新-IR状态期间，更新寄存器负载来自TAP连接解码逻辑的并行输入，并将所负载的数据输出到TAP连接控制总线上。
图9说明在1149.1指令扫描操作期间使用TLMA的TAP域接线的各种可能连接配置Link0-Link6。因为在指令扫描操作期间，TLM的指令寄存器实体上存在，并与所连接的(多个)TAP域指令寄存器串联，所以用于每一连接配置的指令扫描帧将增加以包括TLM的指令寄存器位。增加具有一TLM的指令寄存器的TAP域指令寄存器的长度的概念在所引用的同在申请中的第TI-27596号专利申请案中第一次揭示。在这个实例中，图8B的TLM的指令移位寄存器长为3位，且所述三位指令(000-110)由图8B的TAP连接解码逻辑解码以唯一地选择在IC的TDI与TDO引脚之间的不同TAP域接线连接配置。以下3位TLM指令的移位和将其从TLM更新到输入到输入和输出连接线路将引起形成以下TAP域连接接线。
移入并从TLM指令寄存器更新的Link0“000”指令将使得IC TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link1“001”指令将使得IC TAP域和核心1TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link2“010”指令将使得IC TAP域和核心N TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link3“011”指令将使得IC TAP域、核心1TAP域和核心N TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link4“100”指令将使得核心1TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link5“101”指令将使得核心1TAP域和核心NTAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
移入并从TLM指令寄存器更新的Link6“110”指令将使得核心N TAP域启用并与TDI与TDO IC引脚之间的TLM串联连接。
在IC上电时，TLM的3位指令将初始化为“000”以允许使IC TAP域Link0配置启用并耦合于TDI与TDO之间。此遵守在IEEE 1149.1标准中建立的IC上电要求。将多个TAP域IC上电，到其中仅使IC TAP域启用并在IC的TDI与TDO引脚之间选择的过程在所引用的第TI-23727号专利申请案中第一次揭示。在上电后，可执行一指令扫描操作以将指令数据移位通过IC TAP域和串联连接的TLM，以负载一新的IC TAP域指令，且将一新的3位连接指令载入到TLM内。如果上电IC TAP域Link0配置在TDI与TDO之间仍保持有效，那么图9的3位“000”TLM指令将在上述的指令扫描操作期间载入到TLM指令寄存器内。然而，如果在TDI与TDO之间需要一新的TAP域连接配置，那么一不同的3位TLM连接指令将在上述的指令寄存器扫描操作期间载入到TLM指令寄存器内。
提供图10以说明在1149.1数据扫描操作期间，如关于图8A的描述，TLM经配置以简单地形成在所选择的TAP域连接配置Link0-Link6的输出与IC的TDO引脚之间的接线通道。因此TLM并不象1149.1指令扫描操作一样将位增加到1149.1数据扫描操作。
发明内容
根据本发明，TLM结构提供一到在一连接配置中可选择的IC的外部的芯片外TAP接口。所述芯片外TAP接口可用于选择将包括于一连接配置中的另一分离IC的IEEE1149.1TAP接口。因此改进在于提供一IC的TLM结构，所述结构不仅可用于选择驻留于所述IC中的TAP域，也可用于选择驻留于其它IC上的TAP域。例如，可选择一外部IC/管芯的TAP域。
包括于连接配置中的自所述芯片外TAP接口的另一分离IC可包括其自身的TLM结构。包括于连接配置中的自所述芯片外TAP接口的另一分离IC可进一步包括其自身的到另外的IC的IEEE 1149.1TAP接口。此提供TAP接口的一层级配置。
可在一IC上提供任何数目的芯片外TAP接口。
附图说明
图1A说明一可实现于一IC或核心电路内的常规IEEE 1149.1(JTAG)结构。
图1B说明包括JTAG结构和接口的一IC或核心电路的基底。
图1C说明耦合到逻辑线路的一JTAG可接取内部扫描通道。
图1D说明耦合到仿真线路的一JTAG可接取在线仿真寄存器。
图1E说明耦合到在系统编程线路的一JTAG可接取在系统编程寄存器。
图1F说明耦合到输入和输出线路的一JTAG可接取边界扫描寄存器。
图2说明JTAG TAP控制器的状态图。
图3说明一IC，其含有雏菊链雏菊链在IC的TDI与TDO引脚之间的TAP域。
图4说明实现于一IC内的TAP连接模块(TLM)结构。
图5说明TMS选通线路，其可用于图4的TLM结构的输入连接线路。
图6说明TDI多路复用线路，其可用于图4的TLM结构的输入连接线路。
图7说明TDO多路复用线路，其可用于图4的TLM结构的输出连接线路。
图8A说明TLM线路，其可用于图4的TLM结构。
图8B说明一指令寄存器，其可用于图8A的TLM线路。
图9说明图4的TLM结构的某些可能TAP域连接配置，其将在JTAG指令扫描操作期间出现。
图10说明图9的TAP域连接配置，其将在JTAG数据扫描操作期间出现。
图11A说明经改进而包括本发明的芯片外TAP(OCT)接口的图4的TLM结构。
图11B说明耦合到另一IC/管芯的JTAG接口的OCT接口。
图12说明包括用于控制到OCT接口的接取的一附加TMS门的图5的TMS选通线路。
图13说明包括一附加TDI多路复用器和其它多路复用器的图6的TDI多路复用线路，所述附加TDI多路复用器用于到OCT接口的输入，其它多路复用器配备一用于接收来自所述OCT接口的TDO输入的附加输入。
图14说明配备一用于自OCT接口接收TDO输出的附加输入的图7的TDO多路复用器线路。
图15说明图11A的TLM结构的某些可能TAP域连接配置，其将在JTAG指令扫描操作期间出现。
题16说明图14的将在JTAG数据扫描操作期间出现的TAP域连接配置。
图17A-17O说明在一基底上的两个管芯之间的各种TAP域连接配置，每一管芯都包括图11A的改进TLM结构。
图18说明一管芯在基底上的更复杂的配置，每一管芯都包括图11A的改进TLM结构。
图19说明连续地雏菊链雏菊链到一JTAG控制器的两个基底，每一基底都包括各实现图11A的改进TLM结构的两个管芯。
图20说明改进TLM结构，借此移动TLM电路的位置使得其存在于紧接于IC的TDI输入引脚的连续通道上而不是如图11A中所说明在紧接于IC的TDO引脚的连续通道上。
图21说明本发明的一包括常规JTAG端口接口和OCT接口的功能IC。
具体实施方式
图11A说明图4的TLM结构的改进。改进在于增加一芯片外测试接入端口(OCT)接口1106。OCT接口可经由TLM的TAP连接控制总线在IC的TDI与TDO引脚之间选择，确切地如IC和核心TAP域所描述被选择。一旦被选择，OCT接口将充当到另一IC上的从TAP接口(意即，一常规1149.1TAP接口)的主TAP接口。因此具有图11A中所示的TLM结构改进的IC将具有常规1149.1TAP接口1102外加用于控制另一IC或多个IC 1108的TAP接口的可选OCT接口1106。虽然在图11A中展示一个OCT接口1106，但可提供任何数目的OCT接口。
图11B说明耦合1110到另一IC 1108的TAP接口的OCT接口1106。如在图11B中可看出，OCT接口由缓冲器组成，所述缓冲器将TDIOCT、TCK、TMSOCT、TDOOCT和TRST TLM结构信号分别耦合到其中TLM结构所驻留的IC的TDO、TCK、TMS、TDI和TRST焊盘1104。TDO、TCK、TMS、TDI和TRST焊盘1104可经由接线1110耦合到另一IC 1108的TDI、TCK、TMS、TDO和TRST焊盘，以提供对另一IC 1108的TAP域的接取。另一IC的TAP域可类似于图1A中所示的TAP域。
图12-图14说明对增加图11A的OCT接口而分别在图5-图7的输入和输出连接线路中所需的改变。如在图12中可看出，增加一附加与门1202以提供对OCT接口的TMS输入(TMSOCT)的门通和门关。如在图13中可看出，提供一附加多路复用器1302以用于选择OCT接口的TDI输入(TDIOCT)，且其它多路复用器具备用于接收OCT接口的TDO输出(TDOOCT)的附加输入。如在图14中可看出，将一输入增加到输出多路复用器以接收OCT的TDO输出(TDOOCT)。此外，控制信号增加到TLM的TAP连接控制总线以用于控制所增加的TMSOCT与门、附加TDIOCT多路复用器和到多路复用器的附加TDOOCT输入。
图15说明在TAP指令寄存器扫描操作期间，图11A的TLM结构的可能TAP连接配置(Link0-Link13)的实例。所述连接配置包括先前在图9中展示的连接配置，外加包括OCT接口的附加连接配置。如所看出的，存在两个上电/复位选项Link0和Link7用于缺省TAP连接。Link0(选项1)仅选择在连接中的IC的TAP，而Link7(选项2)选择连接中的加上OCT接口的IC的TAP。为何选项2可能是必要的一实例在图17的实例F中展示。
如图9，提供图16仅为了展示在TAP数据寄存器扫描操作期间TLM是透明的。
图17A-图17O展示在位于一共同基底上的两个管芯(管芯1和管芯2)之间的各种TAP连接配置的实例。虽然展示管芯1和管芯2的每一者均包括图16的经改进TLM结构(TLMA)，但应了解仅每一实例的管芯1需要图16的TLM结构以提供到管芯2的接取。每一实例的管芯2可仅具有如图1A中所示的JTAG结构。在每一实例中，管芯1的常规TAP接口1702(TDI、TCK、TMS、TRST和TDO)为管芯1的TLMA接口，且耦合到诸如测试器、调试器、仿真器或其它控制器的JTAG总线控制器。同样在每一实例中，管芯1的OCT接口1704(TDI、TCK、TMS、TRST和TDI)耦合到管芯2的常规TAP接口1706(TDI、TCK、TMS、TRST和TDI)，管芯2的常规TAP接口1706为管芯2的TLMA接口。
在实例A中，管芯1只有IC TAP包括于到JTAG控制器的连接中。在实例B中，仅核心N TAP包括于到JTAG控制器的连接中。在实例C中，仅核心1TAP包括于到JTAG控制器的连接中。在实例D中X，仅核心1TAP和核心N TAP包括于到JTAG控制器的连接中。在实例E中，管芯1的所有TAP都包括于到JTAG控制器的连接中。
在实例F中，管芯1和管芯2的IC TAP包括于到JTAG控制器的连接中，管芯2的IC TAP经由管芯1的OCT接口接取。将选择实例F的连接以允许执行在管芯1和管芯2两者上的JTAG外测试互连测试。如关于图16的选项2所指出，可选择实例F的连接配置作为上电/复位连接以允许管芯1和管芯2两者的IC TAP为互连测试而接取。
在实例G中，当管芯2的IC TAP经由管芯1的OCT包括于到JTAG控制器的连接中时，管芯1的TAP都被绕过。在这个配置中，管芯1的TAP连接将如图15和图16的Link13所示。实例H至实例L类似地绕过管芯1的TAP以经由OCT接取管芯2的TAP。实例M至实例O说明包括管芯1和管芯2的TAP的各种连接。实例L和实例O说明如果必要时可使用管芯2的OCT以连接到其它管芯的TAP接口。
图18说明一更复杂的管芯在基底上的配置的实例，借此可进一步看到经改进的TLM结构的适应性。如先前实例，管芯1的TLMA接口1802充当耦合到JTAG控制器的管芯。管芯1也充当经由其OCT 1804到所雏菊链雏菊链的管芯2和管芯3的TLMA接口1806和TLMA接口1808的TAP接取点。管芯2和管芯3分别充当经由其OCT 1810和OCT 1812到管芯4和管芯5的TLMA 1814和TLMA 1816的另外的TAP接取点。从虚线箭头可看出，管芯1-管芯5的每一者的任何一个或一个以上TAP域都可被选择和连接而用于经由JTAG控制器接线的到管芯1的接取。此外，如实例G至实例L，绕过管芯1允许到管芯2和管芯3的直接接取。可类似地绕过管芯2和管芯3以提供到管芯4和管芯5的直接接取。
图19说明两个基底1902和1904，其中每一者都具有包括经改进的图11A的TLM结构的两个管芯。基底1902包括一标记为管芯1∶1的管芯和一标记为管芯1∶2的管芯。基底1904包括一标记为管芯2∶1的管芯和一标记为管芯2∶2的管芯。管芯1∶1的TLMA接口1906与管芯2∶1的TLMA接口1914雏菊链雏菊链。雏菊链雏菊链通道耦合到一JTAG控制器。管芯1∶2的TLMA接口1910耦合到管芯1∶1的OCT接口1908。管芯2∶2的TLMA接口1918耦合到管芯2∶1的OCT接口1916。图19的重要性在于：其展示一连续接取方法，借此JTAG控制器可垂直地以及水平地接取TAP域。进行管芯标记使得左边的数表示雏菊链雏菊链通道上的管芯的基底的水平位置，且右边的数表示基底上的管芯的垂直位置。
在一第一实例中，JTAG控制器可水平地接取雏菊链雏菊链配置中的管芯1∶1和管芯2∶1的TAP域，而不接取垂直可接取管芯1∶2和管芯2∶2的TAP域。在一第二实例中，JTAG控制器可经由管芯1∶1的OCT垂直地接取管芯1∶2的TAP域，且藉由管芯1∶1和管芯2∶1中的TAP域的雏菊链水平接取将那些TAP域包括在内。在一第三实例中，JTAG控制器可经由管芯1∶1的OCT垂直地接取管芯1∶2的TAP域，经由管芯2∶1的OCT垂直地接取管芯2∶2的TAP域，且包括藉由管芯1∶1和管芯2∶1中的TAP域的雏菊链水平接取将那些TAP域包括在内。在一第四实例中，JTAG控制器可绕过管芯1∶1和管芯2∶1的TAP域(如图17J-图17I所示)以垂直地接取管芯1∶2和管芯2∶2的TAP域，使得只有管芯1∶2和管芯2∶2TAP域包括于JTAG控制器的水平雏菊链通道中。可看出，可能使用管芯1∶2和管芯2∶2的OCT接口1912和1920进行对附加垂直管芯的接取。
提供图20以说明在需要时，TLM可置于IC的TDI到TDO连续通道的开始处，而不是在图11A中所示的末尾处。TLM电路可如先前所描述操作以控制输入和输出连接线路。不同处仅在于：TLM的指令移位寄存器将不再需要捕获图8B中展示的JTAG所需0和1位，因为那些0和1位在指令扫描操作期间由所选择的(多个)TAP域指令寄存器提供给IC的TDO。图19中的TLM的前导位置将改变图15和图16的TAP连接配置实例到一程度，即TLM将展示为存在于所连接的TAP域的开始处(意即，接近TDI引脚)，而不是在所连接的TAP域的末尾处(意即，接近于TDO引脚)。
图21说明一包括本发明的IC。所述IC具有功能输入和输出，和响应于其的功能线路。所述IC具有一个常规主JTAG端口(意即，本发明的TLMA接口)和一个次JTAG端口(意即，本发明的OCT接口)。虽然已给出TLM结构可如何改进以包括图21的次JTAG端口(OCT)的详细描述，但可存在可预想替代/派生方法以将一功能IC的一个主JTAG端口耦合到相同的功能IC的一个次要端口。这些其它方法可由本发明提供的示教产生。鉴于本发明已到了提供进行此的至少一个优选方式的初始示教的程度，本发明应当要求其将广泛地包含一功能IC，所述功能IC包括一用于耦合到一JTAG控制器的常规主JTAG端口和一用于耦合到另一IC的另一主JTAG端口的次JTAG端口。

Claims (14)

1.一种集成电路，其包含：
A.用于执行一功能操作的功能线路；
B.耦合到所述功能线路的功能输入焊盘；
C.耦合到所述功能线路的功能输出焊盘；
D.一主要测试接入端口，其耦合到所述功能线路且具有用于TDI、TCK、TMS、TRST和TDO信号的第一接合焊盘；和
E.一次要测试接入端口，其具有用于TDI、TCK、TMS、TRST和TDO信号的第二接合焊盘，且所述第二接合焊盘适于以用于到另一集成电路的一测试接入端口的连接，所述第二接合焊盘选择性地耦合到所述第一接合焊盘。
2.根据权利要求1所述的集成电路，其进一步包括用于选择性地将用于所述TDI、TCK、TMS和TRST信号的第一接合焊盘耦合到所述次要端口的输入连接线路，和用于选择性地将所述次要端口耦合到用于所述TDO信号的所述第一接合焊盘的输出连接线路。
3.根据权利要求1所述的集成电路，其进一步包括用于选择性地将用于所述TDI、TCK、TMS和TRST信号的所述第一接合焊盘耦合到所述次要端口的输入连接线路，用于选择性地将所述次要端口耦合到用于所述TDO信号的所述第一接合焊盘的输出连接线路，和耦合到所述TDI和TDO信号并控制所述输入连接线路和所述输出连接线路的测试连接模块线路。
4.根据权利要求1所述的集成电路，其中所述功能线路除了选择性地连接到所述第一接合焊盘的所述次要端口外，还包括复数个TAP域。
5.一种集成电路，其包含：
A.一基底；
B.一装载在所述基底上的第一管芯，所述第一管芯包括：
i.用于执行一功能操作的第一功能线路；
ii.耦合到所述第一功能线路的第一功能输入焊盘；
iii.耦合到所述第一功能线路的第一功能输出焊盘；
iv.一第一主要测试接入端口，其耦合到所述第一功能线路且具有用于TDI、TCK、TMS、TRST和TDO信号的第一接合焊盘；和
v.一次要测试接入端口，其具有用于TDI、TCK、TMS、TRST和TDO信号的第二接合焊盘，所述第二接合焊盘适于以用于到另一管芯的一测试接入端口的连接，所述第二接合焊盘选择性地耦合到所述第一接合焊盘；和
C.一装载在所述基底上的第二管芯，所述第二管芯包括：
i.用于执行一功能操作的第二功能线路；
ii.耦合到所述第二功能线路的第二功能输入焊盘；
iii.耦合到所述第二功能线路的第二功能输出焊盘；
iv.一第二主要测试接入端口，其耦合到所述第二功能线路且具有用于TDI、TCK、TMS、TRST和TDO信号的第一接合焊盘，所述第二主要端口的所述第
一接合焊盘连接到所述第一管芯的所述次要端口的所述第二接合焊盘。
6.根据权利要求5所述的集成电路，其中所述第一管芯具有包括所述次要端口的复数个TAP域，和连接到所述第一接合焊盘且连接到所述复数个TAP域的TAP连接模块线路，所述TAP连接线路选择性地将所述TAP域连接到所述第一接合焊盘。
7.根据权利要求5所述的集成电路，其包括：
D.一装载在所述基底上的第三管芯，所述第三管芯包括：
i.用于执行一功能操作的第三功能线路；
ii.耦合到所述第三功能线路的第三功能输入焊盘；
iii.耦合到所述第三功能线路的第三功能输出焊盘；和
iv.一第三主要测试接入端口，其耦合到所述第三功能线路且具有用于TDI、TCK、TMS、TRST和TDO信号的第一接合焊盘，所述第三主要端口的所述第
一接合焊盘连接到所述第一管芯的所述次要端口的所述第二接合焊盘且连接到所述第二管芯的所述第二主要测试接入端口的所述第一接合焊盘。
8.一种集成电路，其包含：
A.用于执行一功能操作的功能线路；
B.耦合到所述功能线路的功能输入焊盘；
C.耦合到所述功能线路的功能输出焊盘；
D.一主要测试接入端口，其耦合到所述功能线路且具有用于至少一TDI输入信号、一TMS输入信号和一TDO输出信号的第一接合焊盘；和
E.一次要测试接入端口，其具有用于至少一TDI输入信号、一TMS输出信号和一TDO输出信号的第二接合焊盘，所述第一接合焊盘的所述TDI输入信号选择性地耦合到所述第二接合焊盘的所述TDO输出信号，所述第一接合焊盘的所述TMS输入信号选择性地耦合到所述第二接合焊盘的所述TMS输出信号，且所述第一接合焊盘的所述TDO输出信号选择性地耦合到所述第二接合焊盘的所述TDI输入信号。
9.根据权利要求8所述的集成电路，其进一步包括连接线路，所述连接线路用于选择性地将所述第一接合焊盘的所述TDI输入信号、所述TMS输入信号和所述TDO输出信号分别耦合到所述第二接合焊盘的所述TDO输出信号、所述TMS输出信号和所述TDI输入信号。
10.根据权利要求9所述的集成电路，其中所述连接线路包括控制线路，所述控制线路串联耦合于所述第一接合焊盘的所述TDI输入信号与所述TDO输出信号之间。
11.根据权利要求8所述的集成电路，其中所述功能线路除了选择性地耦合到所述第一接合焊盘的所述次要测试接入端口外还包括复数个TAP域。
12.一种集成电路，其包含：
A.一基底；
B.一装载在所述基底上的第一管芯，所述第一管芯包括：
i.用于执行一功能操作的第一功能线路；
ii.耦合到所述第一功能线路的第一功能输入焊盘；
iii.耦合到所述第一功能线路的第一功能输出焊盘；
iv.一第一主要测试接入端口，其耦合到所述第一功能线路且具有用于至少一TDI输入信号、一TMS输入信号和一TDO输出信号的第一接合焊盘；和
v.一次要测试接入端口，其具有用于至少一TDI输入信号、一TMS输出信号和一TDO输出信号的第二接合焊盘，所述第一接合焊盘的所述TDI输入信号选择性地耦合到所述第二接合焊盘的所述TDO输出信号，所述第一接合焊盘的所述TMS输入信号选择性地耦合到所述第二接合焊盘的所述TMS输出信号，且所述第一接合焊盘的所述TDO输出信号选择性地耦合到所述第二接合焊盘的所述TDI输入信号；和
C.一装载在所述基底上的第二管芯，所述第二管芯包括：
i.用于执行一功能操作的第二功能线路；
ii.耦合到所述第二功能线路的第二功能输入焊盘；
iii.耦合到所述第二功能线路的第二功能输出焊盘；
iv.一第二主要测试接入端口，其耦合到所述第二功能线路且具有用于至少一TDI输入信号、一TMS输入信号和一TDO输出信号的第三接合焊盘，所述第三接合焊盘的所述TDI输入信号连接到所述第二接合焊盘的所述TDO输出信号，所述第三接合焊盘的所述TMS输入信号连接到所述第二接合焊盘的所述TMS输出信号，且所述第三接合焊盘的所述TDO输出信号连接到所述第二接合焊盘的所述TDI输入信号。
13.根据权利要求12所述的集成电路，其中所述第一管芯具有复数个TAP域和连接线路，所述复数个TAP域各具有一包括至少一TDI输入引线、一TMS输入引线和一TDO输出引线的测试接入端口，所述连接线路连接到所述第一接合焊盘且连接到所述复数个TAP域的所述测试接入端口，所述连接线路选择性地耦合：
i.所述第一接合焊盘的所述TDI输入信号到一TAP域的测试接入端口的所述TDI输入引线；
ii所述第一接合焊盘的所述TMS输入信号到一TAP域的测试接入端口的所述TMS输入引线；和
iii.所述第一接合焊盘的所述TDO输出焊盘到一TAP域的测试接入端口的所述TDO输出引线。
14.根据权利要求12所述的集成电路，其包括：
D.一装载在所述基底上的第三管芯，所述第三管芯包括：
i.用于执行一功能操作的第三功能线路；
ii.耦合到所述第三功能线路的第三功能输入焊盘；
iii.耦合到所述第三功能线路的第三功能输出焊盘；和
iv.一第三主要测试接入端口，其耦合到所述第三功能线路且具有用于至少一TDI输入信号、一TMS输入信号和一TDO输出信号的第四接合焊盘，所述第四接合焊盘的所述TDI输入信号连接到所述第三接合焊盘的所述TDO输出信号，所述第四接合焊盘的所述TMS输入信号连接到所述第二接合焊盘的所述TMS输出信号，且所述第四接合焊盘的所述TDO输出信号地连接到所述第二接合焊盘的所述TDI输入信号。
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