CN101388339A - 半导体元件以及制作半导体元件的方法 - Google Patents

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Abstract

一种半导体元件以及制作半导体元件的方法。其中，该方法有形成硬掩模，此硬掩模可以使用在栅形成的过程中。硬掩模位于交替形成于基底上的多个绝缘层与多个导电层上。硬掩模可以具有三层：下氮化层、中氧化层、以及上氮化层。其中，中氧化层先跟其它硬掩模的部分一起形成，然后可以用稀释氢氟酸沾浸步骤来减少其侧向宽度。之后介电层形成在具有该硬掩模的栅结构，在回蚀刻时，该介电层会自动对准到该中氧化层的顶部。此外，当有两层导电层个别当成栅层时，位于下方的导电层的至少一边被内移，形成底切，因而具有较小的侧向宽度。本发明能够增大侧壁子蚀刻的误差容许范围，并改善RTV问题。

Description

半导体元件以及制作半导体元件的方法
技术领域
本发明有关于半导体元件的技术领域，尤其关于快闪存储器单元(flashmemory cells)与其相关的栅结构，其当依据本发明的一部分制作时，可以享有较宽的侧壁子蚀刻工艺容许范围(wider spacer-etching process window)，且可得到许多优点，尤其是应用到相对地较小尺寸的半导体元件时。
背景技术
快闪存储器单元是一种半导体存储器元件。大致上来说，半导体元件都是由很小的零件，或是一堆很小的零件，形成在小片的半导体材料上，而此半导体材料一般称之为基底(substrate)。譬如说，快闪存储器元件就有一个栅结构形成于基底上的这么一个特征，而稍后将仔细说明。在许多当前的应用中，基底是一个圆圆且薄薄的硅晶圆，或是其它可能的材料，而这样的晶圆一般是从结晶碇(ingot)切割而来。而此基底的材料后续会选择性地处理，以给予其所需要的半导体特性。
所谓的半导体是一种可以视条件不同而可能有不同导电程度的材料，举例来说，其条件可能是有没有电荷的存在。为了善加使用此特性，基底上的某些区域将会被掺杂有杂质，像是硼(Boron)或是磷(Phosphorous)离子。而多层的导电材料与绝缘材料会接着加上去，每一层都会定形为一些微小的结构，以形成一些电子零件，像是二极管、晶体管、以及电容。这些零件接着可以通过内连接相连，而形成集成电路。
在目前的实际应用中，一个晶圆可能有15-20公分的直径，其上可能定义有多个，甚至是多打的晶粒(dice)。经过制作过程后，每一个晶粒具有数千，甚至是数百万的微小且相互连接的零件。当这些零件都大致上完成之后，这些晶粒就会被切割而彼此分开，然后包装，而分别的被使用。当然，对外的连接会被提供，以使得每一个封装后的集成电路可以依照其希望的功效而加以运用。
有一种可能的功效是用来存储。一个存储器元件包含有一堆零件，而这些零件可以处于一个或是多个电子状态，而每个电子状态则代表了一定值。譬如说，半导体存储器中个别的零件可以处于一个状态，而这状态表示逻辑上的0或是1。而一整群的这样元件，则可以用以表示更广范围的许多数值。这些数值可以被读取，或是反复地变更为其它数值。现今半导体存储器元件有许多种种类。
存储器元件可以依照其功能而加以分类，而每一个元件自然地都具有相对应的结构或是组成来达成其功能。随机存取存储器(random access memory，RAM)一般具有排成阵列的存储器元件，其可以个别地编程来表示所希望的值。在RAM元件中，这些值会持续地随着整个系统的操作参数的改变而变化。只读存储器(read-on memory，ROM)可以编程为一些特定值，而当电源被开启时，这些特定值可以被读取，然而，这些被编程的值可能无法被改变。
直到最近，随着元件技术的演进，虽然还是习惯性地称为ROM，但是其变成可以被重复的编程；也就是说，其中所存放的值可能跟一开始存放的值不一样。譬如说，电子式可擦除可编程ROM(electronically-erasable-and-programmable read only memory，EEPROM)中的存储器阵列所存放的数据可以通过擦除其中的内容(或是值)后，重新编程其中的一个或是多个存储器单元，使其存放新的内容。值得注意的是，“电子式”意味着擦除动作是以施加电压或是电荷的方式达成。有一些其它的方法也可以达成擦除动作，譬如说照一定量光线的方式。严格来说，EEPROM并不是只读存储器，这样的命名仅仅是由于EEPROM是由ROM设计演化而来，而其功能并非绝对的相同。
有一种EEPROM存储器元件称为快闪存储器元件。虽然每个存储器单元都是个别的存放一个值，但是快闪存储器特别有用的地方在于快闪存储器是设计来，在需要的时候，一次擦除一整块或是数块的存储器单元，以便后续的再次编程。如此可以大为增加元件的操作速度。如同先前所述的，本发明是关于快闪单元的结构以及制作方法。以下将会简短的描述传统的快闪存储器的结构以及操作。
图1为作为范例的快闪单元10的简化图。快闪单元10形成于基底15上，而基底15表面有通过掺杂程序形成的源极区16以及漏极区18。栅结构20有设于基底15上的浮动栅22，而栅结构20位于源极区16以及漏极区18之间，但是栅结构20通过氧化层21以跟源极区16与漏极区18隔绝。浮动栅22可以是以多晶材料(polycrystalline)或是其它导电材料构成。氧化层21可以是二氧化硅(silicon dioxide，SiO2)。控制栅24设于浮动栅22上方，而两栅彼此是以薄氧化层23相隔离。在这个范例中，控制栅24是耦接到外部的电连接线，称作字线(wordline)26。位线(bit line)28则耦接到漏极区18；而源极区16连接到地(ground)。
在操作时，流经浮动栅22下方的电流将会被单元感测器所感测，而如果有一定量的电流流动，意味着逻辑上的“1”。如果浮动栅22中累积有一定量的负电荷，则这些负电荷会阻挡浮动栅22下方电流流动，使得此快闪单元10被读取并表示成逻辑上的“0”。当相当大的电压施加到字线26上，也就是控制栅24时，浮动栅22中累积的电荷将会被净空，以使得快闪单元恢复到逻辑上的“1”状态，也就是擦除了其中的数据。字线26可以耦接到非常多类似快闪单元10的单元，如此，可以一次就将它们一起擦除。
图2则显示了另一种作为范例的快闪单元。图2为快闪单元40的侧面图，显示了快闪单元40的剖面。在此范例中，快闪单元40具有两个栅结构30与50，都形成于基底44上。在图中，每一个栅结构都是另一个的映射图(mirror image)。栅结构30具有浮动栅32与控制栅34，彼此以氧化层33相分隔。介电层35则直接设于控制栅34上。类似的，栅结构50具有浮动栅52，其通过氧化层53以跟控制栅54相隔离，并且具有介电层55直接设于控制栅54上。
擦除栅49设置于栅结构30与50之间，且位于氧化层结构48的上方，而氧化层结构48为氧化层45的延伸的一部分。垂直的介电侧壁子38与58分别使栅结构30与50没有跟擦除栅49连接在一起。如同图中明显可见的，在操作的时候，施加到擦除栅49上的电压可以一起擦除栅结构30与50。通过对于字线36与56的控制，擦除动作也可以仅仅针对栅结构30与50其中之一。字线36跟栅结构30被侧壁子31所隔开，而字线56跟栅结构50被侧壁子51所隔开。侧壁子39与59则是分别设于字线36与56的最外侧。在快闪单元40中有一个共源极区43以及两个漏极区；漏极区41是跟浮动栅32相关，而漏极区42是跟浮动栅52相关。
图2也显示了跟快闪单元40中一些部位相关的电接触(electricalcontact)。这些电接触一般是金属，用以提供产生稳定电连接的地方。在图中，接触37、47、以及57分别对字线结构36、擦除栅49、以及字线结构56服务。快闪单元40是以一连串的工艺步骤所制作，而以下将会简短的介绍来作为背景，以解释本发明。图3为流程图，显示了用以制作像图2中的快闪单元40的传统制作方法60。在此范例中，基底先以适当的杂质掺杂以形成源极区以及多个漏极区(步骤62)。当然的，可能需要有不只一种的掺杂物，如果真的需要不只一种掺杂动作的话，这些掺杂动作就不会在同一个时间完成。这些源极区与漏极区也可以在工艺流程中稍后的步骤中形成；而在此先介绍出来此单一步骤仅仅是考虑说明的简明的目的。接着形成氧化层(步骤64)。一般是先沉积在整片晶圆表面上，然后不想要保留的部分就用选择性的蚀刻工艺来移除(未显示)。
为了要制作图2中的栅结构，接着形成浮动栅层(步骤66)，譬如说，多晶硅层，然后形成氧化层或是其它种介电材料层(步骤68)，接着控制栅多晶硅层(步骤70)。介电层接着形成在控制栅多晶硅层上(步骤72)。在此工艺中所介绍的每一任何材料层都可能有多于一层的子层(sub layer)，而一旦有多层子层的话，这些子层会在不同的工艺步骤(未显示)中形成。光致抗蚀剂层接着形成并且图案化，以给选择性蚀刻使用(步骤74)。
接着进行蚀刻步骤(步骤76)，仅仅留下被保护着的栅结构。残留下来的光致抗蚀剂接着被移除(步骤78)。现在，侧壁子可以接着形成(步骤80)，采用类似的沉积与选择性蚀刻技术(这些步骤没有个别显示)。接着沉积另一个多晶硅层，以形成擦除栅以及字线结构(步骤82)。然后，位于字线结构外围的侧壁子接着形成(步骤84)，而后在适当的栅极上形成接触(步骤86)。这些接触一般是多加上去的金属结构，用来作为元件的许多部位的电接点。而最后便产生如同图2所示的快闪单元。
虽然说还可以接受，但是以上的方法与结构在某些方面有一些缺点。譬如说，当元件设计的尺寸大小到很小的时候，像是到最小尺寸为90纳米(nanometer)时，侧壁子蚀刻的蚀刻工艺的误差容许范围(process windows)就会变的非常窄。此外，在这么小的尺寸时，逆穿透(reverse tunneling)的问题也会变越来越明显。因此，需要有一快闪单元结构以及相关的工艺方法，来增大侧壁子蚀刻的误差容许范围，并改善RTV问题。本发明提供了一种解决方案。
发明内容
本发明实施例提供一种制作半导体元件的方法。先形成至少一个硬掩模(hard mask)。该硬掩模包含有氧化层(oxide layer)。该氧化层设于上氮化层(upper nitride layer)以及下氮化层(lower nitride layer)之间。缩短该硬掩模中的该氧化层的侧向宽度(lateral dimension)，使该侧向宽度小于该硬掩模中的该上氮化层的对应侧向宽度。以该硬掩模，在基底上形成栅结构。该栅结构包含有第一侧壁子层(first spacer layer)。该第一侧壁子层顺应附着于该硬掩模层的该氧化层的外围。
如上所述的方法，其中，该第一侧壁子层包含有氮化层，设于内氧化层以及外氧化层之间。
如上所述的方法，还包含有：形成栅介电层于该基底；以及在形成至少一个该硬掩模之前，形成第一栅层于该栅介电层上。
如上所述的方法，还包含有：形成栅间介电物于该第一栅层上；以及在形成至少一个该硬掩模之前，形成第二栅层于该栅间介电物上。
如上所述的方法，其中，缩短该硬掩模中的该氧化层的该侧向宽度的步骤包含有：进行稀释氢氟酸沾浸步骤产生I型外观的硬掩模。
本发明实施例提供一种制作半导体元件的方法。先形成栅结构于基底上。该栅结构包含有浮动栅部分，以介电材料与该基底分离，并包含有控制栅，以栅间介电层与该浮动栅分离。该控制栅被介电侧壁子(dielectric spacer)所包覆，但是该介电侧壁子并没有包覆该浮动栅。侧向蚀刻该浮动栅的至少一边，以缩短相对应的侧向宽度。形成氧化层邻接于该浮动栅的该被蚀刻边。
本发明实施例提供半导体元件，包含有基底以及栅结构。该栅结构包含有栅电极、下介电层、以及上介电层。该下介电层设于该栅电极与该基底之间。该上介电层设于该栅电极之上。该上介电层具有I型外观。
如上所述的半导体元件，还包含有第二栅结构，该第二栅结构设于该基底上，但是与该栅结构相隔一定距离，该栅结构以及该第二栅结构大致对称于它们之间的垂直平面。
如上所述的半导体元件，还包含有擦除栅，设于该栅结构以及该第二栅结构之间，并以多个介电侧壁子与该栅结构以及该第二栅结构相隔离。
如上所述的半导体元件，还包含有字线结构以及第二字线结构，分别设于该栅结构的一边与该第二栅结构的一边，该字线结构以介电侧壁子跟该栅结构隔离，该第二字线结构以介电侧壁子跟该第二栅结构隔离。
如上所述的半导体元件，其中，该上介电层具有氧化层，设于两个氮化层之间。
如上所述的半导体元件，还包含有控制栅，设于该栅电极上，且该控制栅以层介电材料跟该栅电极相隔离。
如上所述的半导体元件，还包含有氧化层，该氧化层于邻近该栅电极的至少一边处的厚度大致为一定值。
本发明能够增大侧壁子蚀刻的误差容许范围，并改善RTV问题。
附图说明
图1为快闪单元的简化图。
图2显示了另一种作为范例的快闪单元。
图3显示了用以制作像图2中的快闪单元的传统制作方法。
图4到图6显示依据本发明的实施例的三个半导体元件的剖面图。
图7显示了依据本发明的实施例，来制造半导体元件的方法。
图8a到图8j是一连串的侧面图，显示了依据本发明的实施例，半导体元件在各个制造阶段时的剖面图。
图9a到图9h是一连串的侧面图，显示了依据本发明的另一实施例，另一半导体元件在各个制造阶段时的剖面图。
其中，附图标记说明如下：
快闪单元10 基底15 源极区16 漏极区18 栅结构20 氧化层21浮动栅22 氧化层23 控制栅24 字线26 位线28
栅结构30、50 侧壁子31 浮动栅32 氧化层33 控制栅34 介电层35 字线36、56 接触37、47、57 介电侧壁子38、58 侧壁子39、59 快闪单元40 漏极区41、42 共源极区43 基底44 氧化层结构48 擦除栅49 侧壁子51 浮动栅52 氧化层53 控制栅54 介电层55 字线56
半导体元件400 基底401 漏极区402、404 栅氧化层405 内层411、421、481 中层412、422、482 外层423、436、483 字线结构441、443 擦除栅442 栅结构450、470 浮动栅452、472 栅间介电层455、475 下层456、476 中层457、477 上层458、478 控制栅460、490 栅介电侧壁子461、462 硬掩模465、485 下层466、486 中层467、487 上层468、488 栅介电侧壁子479、484
半导体元件500 基底501 漏极区502、504 共源极区503 栅氧化层505 内层506、511 中层507、512 区域529、539 外层536、537、538 栅结构550、570 浮动栅552、572 栅间介电层555、575 下层556、566、576、586 中层557、567、577、587 上层558、568、578、588 控制栅560、590 栅介电侧壁子561、562 硬掩模565、585 栅介电侧壁子579、584
半导体元件600 基底601 漏极区602、604 共源极区603 栅氧化层605 内层606、621、681、611 中层607、612、622、682 外层623、636、683 栅结构650、670 浮动栅652、672 栅间介电层655、675 下层656、666、676、686 中层657、667、677、687 上层658、668、678、688 控制栅660、690 栅介电侧壁子661、662、679、684 硬掩模665、685
半导体元件800 基底801 氧化层805 多晶层810 栅间介电层815氧化层816 氮化层817 氧化层818 多晶层820 氧化层821 氮化层822氧化层823 侧壁子介电层830 氧化层831 氮化层832 氧化层833 栅结构850、870 浮动栅852、872 侧壁子861 栅侧壁子862 硬掩模865、885 氧化层867、887 光致抗蚀剂层873 氧化层881 氮化层882 氧化层883 栅侧壁子884
半导体元件900 浮动栅层910 氮化层917 氧化层918 多晶层920侧壁子介电层930 氧化层931 氮化层932 氧化层933 氧化层935 浮动栅952 控制栅960 浮动栅972 光致抗蚀剂层973 控制栅980
具体实施方式
以下将仔细介绍一些实施例中的使用以及制作。然而，需要注意的是，本发明提供了可以由许多方面来加以实现的发明概念。以下的实施例仅仅是以一些特定的方式作为例子来制作或是使用本发明，但不是用以限定本发明的权利范围。
本发明将会以双栅快闪存储器单元作为例子来描述并解释。但是，本发明也可以适用到其它类似的半导体元件。
本发明关于一种方法，用以制造半导体元件，特别是关于一种用来形成快闪存储器单元或是类似结构的制造方法，而在实施例中，此制造方法可以提供较为改善的侧壁子形成工艺的误差容许范围，且没有增加多少制造成本，同时也减少了逆穿透电压失效的风险。然而，尽管以下将此采用单一的一对快闪存储器栅来介绍本发明，依据本发明所实施的半导体芯片一般而言需要许多的如此的元件，虽然这么多元件不必然是一定要的。在其它的实施例中，本发明是从依据本发明的实施例的制造方法所制造出来的栅半导体元件。底下将介绍多个作为例子的实施例。
图4为侧面图，显示依据本发明的实施例的半导体元件400的剖面图。在图4中的实施例里，半导体元件400具有栅结构450以及栅结构470，两者都形成在基底401上。漏极区402则形成在邻近栅结构450的外边的基底401中。为了解说上的方便，栅结构在两个栅结构面对面的那一边以下定义为内边，而栅结构的另一边则定义为外边。一样地，第二漏极区404则形成在邻近栅结构470的外边的基底401中。在此实施例中，两个栅结构450与470之间的基底401中形成有共源极区。
在此实施例中，栅氧化层405形成在基底401上。请注意，一部分的栅氧化层405也等效地构成栅结构450与470的一部分；而在另一个没有显示的实施例中，栅结构450与470中的栅氧化层可能分开成两个不相连的栅氧化层部分。请参考回图4中的实施例，请注意，在此实施例中，如图中所示的，两个栅结构450与470，对于其中的假想的垂直平面而言，形成了彼此的映射图(mirror image)。虽然说不是必要，但是在这一类型的半导体元件中，却是很常见的。
图4中的每一栅结构具有浮动栅，分别编号为452与472，就直接形成在氧化层405上面。浮动栅452与472一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在浮动栅452与472上面分别是栅间介电层455与475。在图4的实施例中，每一栅间介电层(455以及475)实际上是有三层。栅间介电层455是以下层456、中层457、以及上层458所构成。一样的，栅间介电层475是以下层476、中层477、以及上层478所构成。在这个实施例中，栅间介电层中的每一个上层与下层都是一层氧化层，像是二氧化硅；而栅间介电层中的每个中层都是一层氮化层，像是氮化硅。当然也有其它的组成可以适用。
在两栅间介电层455以及475上面分别有控制栅460与控制栅490。控制栅460与490，跟位于他们下方的浮动栅452与472相类似的，一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在每一控制栅上个别设置有硬掩模(465与485)。在此实施例中，硬掩模465与485各别都有三层材料。硬掩模465有下层466、中层467、以及上层468。一样的，硬掩模485有下层486、中层487、以及上层488。在实施例中，这些硬掩模有NON结构，也就是上下两层是氮化物，而中层是氧化物。在图4中的实施例中，氧化层467与487具有缩短的侧向宽度(lateral dimension)，在图中指的是从一边到另一边的宽度，而且跟上下两层的氮化层比起来，是比较窄的。
这硬掩模465与485的中间氧化层467与487的缩短的侧向宽度会影响到栅介电侧壁子(gate dielectric spacers)的形成。在图4中，栅介电侧壁子461与462分别设置在栅结构450的两相反的侧边，其中侧壁子461在外边，而侧壁子462在内边。相对应的，栅介电侧壁子484则设置在栅结构470的内边，而栅介电侧壁子479则设置在栅结构470的外边。跟图示中所显示的其它介电材料类似的，栅介电侧壁子可以是由许多层所构成。第一外边栅介电侧壁子461具有内层421、中层422、以及外层423。一样的，第二外边栅介电侧壁子479具有内层481、中层482、以及外层483。类似的，第一内边介电侧壁子462具有内层406、以及中层407，而第二内边介电侧壁子484具有内层411、以及中层412。在这个实施例中，外层436同时形成了第一内边介电侧壁子462的外层，也形成了第二内边介电侧壁子484的外层。在此实施例中，每一个栅介电侧壁子都是具有ONO的结构，也就是有一个氮化层夹于两氧化层之间的结构。在此例中，请注意氧化层436可以形成与氧化层405粘在一起的单一层。然而，一种可能是在栅结构450与栅结构470的间的氧化层405没有被移除。不论是只有出现一层氧化层还是两层氧化层，最终的氧化层结构会用来将擦除栅442与基底401相隔绝。在图4中的实施例中，字线结构441与443仅仅是以氧化层405来跟基底401隔绝。
如同图4中所明显显示的，栅介电侧壁子也大致贴附在硬掩模中的氧化层的缩短侧向宽度上。在工艺过程当中，图4中硬掩模的I形结构也可以造成栅介电侧壁子，在栅介电侧壁子在经历蚀刻成形的过程中，会自行对准至适切的高度。如此的I形结构可以防止跟栅介电侧壁子的顶部过高或是过低所衍伸的问题。
图5是侧向图，显示依据本发明的实施例的半导体元件500剖面图。在图5中的实施例中，跟先前所描述的图4中类似的，半导体元件500具有栅结构550以及栅结构570，两者都形成在基底501上。漏极区502则是形成在基底501上，但是邻近于栅结构550的外边。类似地，第二漏极区504是形成在基底501上，但是邻近于栅结构570的外边。在此实施例中，共源极区(common source region)503形成在基底501上，且位于栅结构550与570的中间。
在此实施例中，栅氧化层505形成在基底501上。请注意，一部分的栅氧化层505也等效地构成栅结构550与570的一部分；而在另一个没有显示的实施例中，栅结构550与570中的栅氧化层可能分开成两个不相连的栅氧化层部分。请参考回图5中的实施例，请注意，在此实施例中，如图中所示的，两个栅结构550与570，对于其中的假想的垂直平面而言，形成了彼此的映射图。
图5中的每一栅结构具有浮动栅，分别编号为552与572，就直接形成在氧化层505上面。浮动栅552与572一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在浮动栅552与572上面分别是栅间介电层555与575。在图5的实施例中，每一栅间介电层(555以及575)实际上是有三层。栅间介电层555是以下层556、中层557、以及上层558所构成。一样的，栅间介电层575是以下层576、中层577、以及上层578所构成。在这个实施例中，栅间介电层中的每一个上层与下层都是一层氧化层，像是二氧化硅；而栅间介电层中的每个中层都是一层氮化层，像是氮化硅。
在两栅间介电层555以及575上面分别有控制栅560与控制栅590。控制栅560与590，跟位于它们下方的浮动栅552与572相类似的，一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在每一控制栅上个别设置有硬掩模(565与585)。在此实施例中，硬掩模565与585各别都有三层材料。硬掩模565有下层566、中层567、以及上层568。一样的，硬掩模585有下层586、中层587、以及上层588。在实施例中，上下两层是氮化物，而中层是氧化物。
在图5中，栅介电侧壁子561与562分别设置在栅结构550的两相反的侧边，其中侧壁子561在外边，而侧壁子562在内边。相对应的，栅介电侧壁子584则设置在栅结构570的内边，而栅介电侧壁子579则设置在栅结构570的外边。跟图示中所显示的其它介电材料类似的，栅介电侧壁子可以是由许多层所构成。在此实施例中，每一个栅介电侧壁子都是具有ONO的结构，也就是有一个氮化层夹于两氧化层之间的结构。
第一内边介电侧壁子562具有内层506、以及中层507，而第二内边介电侧壁子584具有内层511、以及中层512。在这个实施例中，外层536同时形成了第一内边介电侧壁子562的外层，也形成了第二内边介电侧壁子584的外层。第一外边栅介电侧壁子561具有内层521、以及中层522。在此实施例中，外层537形成来提供于浮动栅552的外边上一个厚度大致上一致的区域529。一样的，第二外边栅介电侧壁子579具有内层581、中层582；而外层538形成来提供于浮动栅572的外边上一个厚度大致上一致的区域539。这样厚度大致上一致的区域是由依据本发明的实施例所制作的半导体元件500的结果，而且，也已经证实，可以降低元件上的RTV毁损的风险。
与图4中的半导体元件400类似的，在半导体元件500中，氧化层505与外层536(当它们视为分开的两层时)将擦除栅542与基底501分隔开来。也跟图4中的实施例类似的，在半导体元件500中，氧化层505也使字线结构541与543没有接触到基底501。
图6是侧向图，显示依据本发明的实施例的半导体元件600剖面图。在图6中的实施例中，跟先前所描述的图4与图5中的实施例相类似的，半导体元件600具有栅结构650以及栅结构670，两者都形成在基底601上。漏极区602则是形成在基底601上，但是邻近于栅结构650的外边。类似地，第二漏极区604是形成在基底601上，但是邻近于栅结构670的外边。在此实施例中，共源极区(common source region)603形成在基底601上，且位于栅结构650与670的中间。栅氧化层605形成在基底601上，且等效地构成了栅结构650与670的部分。
图6中的每一栅结构具有浮动栅，分别编号为652与672，就直接形成在氧化层605上面。浮动栅652与672一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在浮动栅652与672上面分别是栅间介电层655与675。在图6的实施例中，每一栅间介电层(655以及675)实际上是有三层。栅间介电层655是以下层656、中层657、以及上层658所构成。一样的，栅间介电层675是以下层676、中层677、以及上层678所构成。在这个实施例中，一样的，每一个栅间介电层都形成具有ONO(氧化物、氮化物、氧化物)结构。
在两栅间介电层655以及675上面分别有控制栅660与控制栅690。控制栅660与690，跟位于它们下方的浮动栅652与672相类似的，一般是以多晶(poly)材料所构成，或是至少具有多晶材料。在每一控制栅上个别设置有硬掩模(665与685)。在此实施例中，硬掩模665与685各别都有三层材料。硬掩模665有下层666、中层667、以及上层668。一样的，硬掩模685有下层686、中层687、以及上层688。在实施例中，这些硬掩模的上下两层是氮化物，而中层是氧化物。跟图4中的实施例类似地，在图6中的实施例中，氧化层667与687具有I形外观，也就是具有缩短的侧向宽度(lateraldimension)，在图中指的是从一边到另一边的宽度，而且跟上下两层的氮化层比起来，是比较窄的。在另一个实施例(未显示)中，中层与下层都具有跟上层比起来缩短的侧向宽度。
与图4的半导体元件400类似的，这硬掩模665与685的中间氧化层667与687的缩短的侧向宽度会影响到栅介电侧壁子(gate dielectric spacers)的形成。在图6中，栅介电侧壁子661与662分别设置在栅结构650的两相反的侧边，其中侧壁子661在外边，而侧壁子662在内边。相对应的，栅介电侧壁子684则设置在栅结构670的内边，而栅介电侧壁子679则设置在栅结构670的外边。跟图示中所显示的其它介电材料类似的，栅介电侧壁子可以是由许多层所构成，但是也不一定要是多层结构。第一外边栅介电侧壁子661具有内层621、中层622、以及外层623。一样的，第二外边栅介电侧壁子679具有内层681、中层682、以及外层683。类似的，第一内边介电侧壁子662具有内层606、以及中层607，而第二内边介电侧壁子684具有内层611、以及中层612。
在这个实施例中，外层636同时形成了第一内边介电侧壁子662的外层，也形成了第二内边介电侧壁子684的外层。在此实施例中，每一个栅介电侧壁子都是具有ONO的结构，也就是有一个氮化层夹于两氧化层之间的结构。
氧化层636与氧化层605的部分会用来将擦除栅642与基底601相隔绝。字线结构641与643是以氧化层605来跟基底601隔绝。请注意，图6中的实施例大致上结合了图4以及图5中的改进，以获得它们个别的好处。
图7显示了依据本发明的实施例，来制造半导体元件的方法700。在开始的时候，先假设用来实施方法700中所有的材料或是设备都是可以操作且实现的。依据此实施例，方法700首先提供基底(步骤703)，然后在那个基底上形成栅介电层(步骤706)，像是氧化层。接着形成给浮动栅用的多晶层(步骤709)，从这一层里，一个或是多个浮动栅将会产生出来。接着形成栅间介电层(步骤712)。在此实施例中，栅间介电层具有氧化层、氮化层、以及另一个氧化层，依序分别沉积(虽然图7中并没有分别显示)。接着形成多晶层(步骤715)，以形成控制栅所用。
在图7的实施例中，硬掩模接着形成(步骤718)：先分别沉积氮化层、氧化层、以及另一氮化层；然后施以选择性地蚀刻(图中没有显示这些小步骤)。请注意，在本实施例的描述中，以下将描述用来形成两个栅结构。但是，只要有一点点改变，发明700也一样可以适用于形成单一栅结构，或是多于两个的栅结构。接着进行稀释氢氟酸(dilute hydrofluoric acid，DHF)沾浸步骤(dip)(步骤721)，用以产生具有I形外观的硬掩模，也就是硬掩模的中间氧化层具有侧向宽度，而此侧向宽度小于硬掩模中的上下两氮化层的对应侧向宽度。通过蚀刻步骤，这硬掩模接着用来产生多个栅结构(步骤724)。在此实施例中，栅结构蚀刻进行到整个栅极的特征产生出来，但是还没有产生浮动栅以及栅介电物。侧壁子介电层接着形成(步骤727)，一样的具有三层的结构，最内层是氧化层，接着是氮化层，最外层的另一氧化层(其步骤没有分别显示于图中)。接着进行侧壁子回蚀刻(spacer etch back)(步骤730)，用以将侧壁子介电层分割成多个侧壁子结构。
在此实施例中，接着可以进行多晶硅蚀刻步骤(步骤733)，来形成栅结构中，相对应的浮动栅与栅介电物部分。在这个时候，除了栅结构所覆盖的部分之外，基底大致上是被曝露出来的。每个浮动栅的侧边，大致上是跟栅侧壁子的最外边相切齐。将着形成并图案化光致抗蚀剂层(步骤736)，来保护着刚刚形成的栅结构的外边区域。离子注入步骤可以接着进行(步骤739)，以此来在基底上形成共源极区。光致抗蚀剂层然后可以移除(步骤742)。另一个光致抗蚀剂层可以接着形成并进行图案化(步骤745)，用以保护每个栅的内边。光致抗蚀剂层的保护，接着进行浮动栅的侧向蚀刻(步骤748)，因此，每一个浮动栅的外边被蚀刻到一个位于邻近的栅介电侧壁子下方的位置。至于确切应该是蚀刻多少，则视应用的不同而改变。
在此实施例中，只要那氧化层已经被形成且蚀刻，产生想要的栅介电层结构后，离子注入工艺可以接着进行(步骤751)，来形成邻接在栅结构的外边的多个漏极。剩下的光致抗蚀剂接着被移除(步骤754)，譬如说，可以以灰化工艺(ashing process)来移除。氧化层接着形成(步骤757)于栅结构上，并且被蚀刻(步骤760)到希望的厚度。接着形成字线结构与擦除栅(步骤763)。虽然没有分别的显示，这一般是需要经历多个步骤，像是先沉积多晶层，然后回蚀刻到适切的厚度。外部侧壁子可以接着加上去(步骤766)。
到目前的阶段，电接触可以接着加到任何希望的区域中(步骤769)。在实施例中，举例来讲，一层金属或是其他适合的材料可能加到擦除栅、漏极、以及字线结构上。制造流程会继续下去后续的流程，以使晶圆上的元件可以制备完成且可以被切割。
以上所述的工艺所产生的快闪单元结构大致上跟图6中所示的类似。当然，也有可能有其它的方法，像是那些不会一起产生有I形硬掩模结构，以及在浮动栅的外边产生厚度大致一致的氧化层。而且，此方法的步骤可以在各种符合逻辑的顺序下依照不一样的顺序来执行。
图8a到图8j是一连串的侧面图，显示了依据本发明的实施例，半导体元件800在各个制造阶段时的剖面图。图8a简单地显示了晶圆基底801，其上之后将形成有半导体元件800。很明显的，图8a中仅仅显示了整个基底801中非常小的一部分，且半导体元件800也仅仅是同时制作且结构一样的数千个或是数万个元件中的一个。当然，晶圆上也可能有其它种元件，只要这些其它元件在制作半导体元件800时一起被完全或是部分制作出来即可。
在此实施例中，如同图8b中所示，氧化层805接着形成而覆盖在基底801上，然后多晶层810接着形成覆盖在氧化层805上，其中，多晶层810将会用来形成快闪单元的浮动栅。举例来说，浮动栅多晶层810的厚度可以大约是400埃。栅间介电层815接着可以加到浮动栅多晶层810上面。在此实施例中，由下而上，介电层815具有氧化层816、氮化层817、以及氧化层818。在介电层815上则形成有多晶层820，这将会用来形成快闪单元的控制栅，其厚度可以大约是800埃。
在形成栅结构的过程中，将会用到硬掩模。在图8a到图8j的实施例中，硬掩模层具有三层。首先是氮化层先直接形成在控制栅多晶层820上，然后氧化层形成在氮化层上，最后上层的氮化层形成在氧化层上。为了形成实施例中用来定义快闪单元栅结构所使用的硬掩模结构，光致抗蚀剂层接着形成在硬掩模层上，并且适当的图案化。在蚀刻步骤之后，剩余的光致抗蚀剂则去除，留下图8c的结构，其中，如同图所示的，硬掩模865与885位于控制栅多晶层820上。
依据本发明的此实施例，接着进行稀释氢氟酸(dilute hydrofluoric acid，DHF)沾浸步骤(dip)，来侧向的蚀刻每一硬掩模中的氧化层867与887，以产生适当的I形硬掩模结构865与885，如同图8d所示。接着进行多晶硅蚀刻，用以曝露出控制栅的侧边，移除了没有位在栅结构中的控制栅多晶层820。而且，介电层815中的氧化层818与氮化层817也一起被部分移除。结果就如同图8e所显示。
接着形成图案化的光致抗蚀剂层873，用以覆盖快闪单元的两栅结构中间的区域，如同图8f所示。接着进行位线多晶蚀刻，曝露出每一个栅结构中的浮动栅之朝向外面的外边。接着移除剩下的光致抗蚀剂，而当下的结构就如同图8g所示。
依据本发明的此实施例，接着形成侧壁子介电层830。如同图8h所示，在此实施例中，侧壁子介电层830具有氧化层831、氮化层832、以及氧化层833(由下而上)。很明显的，侧壁子介电层830顺应的覆盖在硬掩模865与885的I形轮廓上。所以，明显的，在之后的侧壁子蚀刻时，侧壁子介电物将会偏向于让自己跟硬掩模氧化层867与887的顶端对齐。而如此的在蚀刻步骤之后的半导体元件800结构会像图8i中显示的一样。
在此实施例中，光致抗蚀剂层(未显示)会接着形成并图案化，来保护栅结构850与870的两外边，由此中间的浮动栅多晶层810可以被选择性地蚀刻掉，产生并曝露出浮动栅852与872的互对面的两内边。剩下的光致抗蚀剂则移除，留下如同图8j所示的结构。为了讲解上的简便，各层里独立的部分将会以不一样的标号表示，视为分开结构。譬如说，侧壁子介电层830中的一部分将会标示为第一外边侧壁子861，具有内氧化层821、氮化层822、以及外氧化层823。类似的，第二外边侧壁子876则具有内氧化层881、氮化层882、以及外氧化层883。至于位于栅结构850与870的两内边的是第一内栅侧壁子862与第二内栅侧壁子884：第一内栅侧壁子862有三层806、807与808，而第二内栅侧壁子884有三层811、812与813。然而，虽然图中没有显示，随着工艺的进行，在擦除栅与字线结构形成前，内氧化层将会先形成。
很明显的，半导体元件800的结构大致上跟图4中的半导体元件400的结构类似，而类似的特征也给予相关的编号标示。譬如说，要完成到图4中所显示的结构，则先加上内氧化层，然后形成多晶层，并适当的去除部分以产生擦除栅与字线结构。至于源极区与漏极区可以视设计上的需求，在工艺过程中的不同时间点加入；只是，在图8a到图8j中，为了简明的原因，并没有显示源极区与漏极区的形成过程。而且，图4跟图8a到图8j中也没有显示的接触区(如图2中的接触37、47、以及57)，也可能在工艺中视需要而加入。
图9a到图9h是一连串的侧面图，显示了依据本发明的另一实施例，半导体元件900在各个制造阶段时的剖面图。在此实施例中，硬掩模时刻步骤留下了图9a所示的结构。很明显的，当下的半导体元件900大致上是跟图8c中的半导体元件800中的结构一样。虽然在使实施例中不一定是必要的，先前所描述过的制作步骤与顺序也可以适用于产生图9a的结构。图9a与图8c中类似的特征也标示以类似的编号。
请看图9a到图9h的实施例，首先先进行蚀刻工艺，以去除控制栅多晶层920不属于栅结构之内的部分，并一起去除曝露开的氧化层918与氮化层917。所形成的结构如同图9b所示。接着形成侧壁子介电层930。如同图9c所示，在此实施例中，侧壁子介电层930具有氧化层931、氮化层932、以及氧化层933(由下而上)。接着对侧壁子介电层930进行蚀刻工艺，留下如同图9d中的结构。
在此实施例中，接着进行多晶硅蚀刻，移除部分的浮动栅层910，以产生浮动栅952与972，如同图9e所示。光致抗蚀剂层973可以接着形成并图案化，以保护内部区域，并得以让曝露在外的浮动栅952与972的外侧边于稍后的工艺可以被侧向蚀刻。这样的侧向蚀刻，在效果上，等于在侧壁子介电层的邻近浮动栅的部分产生底切(undercut)，而在此实施例中，蚀刻会在浮动栅的外边被内移到跟上面控制栅960与980的外边切齐之前就停止。结果如同图9f所示。
在图9a到图9h的实施例中，剩下的光致抗蚀剂会被移除，而移除的方式可以是灰化工艺。接着沉积氧化层935。依据本发明的实施例，可以用热氧化物(HTO)沉积工艺，来加上氧化层，如同图9g所示。尽管此氧化层大致上是顺应的形成于基底上，且厚度大约是一个常数，它叠加在侧壁子介电层的外层氧化层，也给了外层氧化层一个加强的效果。请注意，以上的工艺会在两内边处，该外层氧化层上产生凸出或是不连续的地方。
在此实施例中，接着进行干蚀刻工艺，来把该氧化层的厚度降低到约150埃左右。接着加上光致抗蚀剂层(图没有显示)，并加以图案化，以使其覆盖每个栅结构的外垂直边以及覆盖到在大约栅结构上表面中间一半的位置。接着进行湿蚀刻工艺，以移除没有被保护到的氧化层。接着移除剩下的光致抗蚀剂层，然后再沉积氧化层。在实施例中，此氧化层的沉积可以包含有RTO与HTO两步骤。譬如说，RTO步骤可以用来沉积约20埃的厚度，然后接着的HTO步骤可以用来增加145埃的厚度。
在图9a到图9h的实施例中，光致抗蚀剂层(未显示)再次的形成并图案化，只是这次曝露的是栅结构的外部区域。接着进行蚀刻步骤：在实施例中，这样的蚀刻步骤包含有干蚀刻步骤以及湿蚀刻步骤。剩下的光致抗蚀剂接着被移除，而产生的结构便如同图9h所示。依据本发明的实施例的工艺便会产生半导体元件，此半导体元件具有两栅结构，每个栅结构具有浮动栅以及控制栅，而在控制栅的外边上的氧化层的厚度大致上是固定的一常数。而这样的结构，如同跟图5所解释过的，已经发现可以对于RTV毁损的问题有相当程度的改善。
本发明虽以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许的变更与修饰，因此本发明的保护范围当视所附权利要求书所界定的范围为准。

Claims (12)

1.一种制作半导体元件的方法，包含有：
形成至少一个硬掩模，该硬掩模包含有氧化层，该氧化层设于上氮化层以及下氮化层之间；
缩短该硬掩模中的该氧化层的侧向宽度，使该侧向宽度小于该硬掩模中的该上氮化层的对应侧向宽度；以及
使用该硬掩模，在基底上形成栅结构，该栅结构包含有第一侧壁子层，该第一侧壁子层顺应附着于该硬掩模层的该氧化层的外围。
2.如权利要求1所述的方法，其中，该第一侧壁子层包含有氮化层，设于内氧化层以及外氧化层之间。
3.如权利要求1所述的方法，还包含有：
形成栅介电层于该基底；以及
在形成至少一个该硬掩模之前，形成第一栅层于该栅介电层上。
4.如权利要求3所述的方法，还包含有：
形成栅间介电物于该第一栅层上；以及
在形成至少一个该硬掩模之前，形成第二栅层于该栅间介电物上。
5.如权利要求1所述的方法，其中，缩短该硬掩模中的该氧化层的该侧向宽度的步骤包含有：
进行稀释氢氟酸沾浸步骤产生I型外观的硬掩模。
6.一半导体元件，包含有：
基底；以及
栅结构，包含有：
栅电极；
下介电层，设于该栅电极与该基底之间；以及
上介电层，设于该栅电极之上，其中，该上介电层具有I型外观。
7.如权利要求6所述的半导体元件，还包含有第二栅结构，该第二栅结构设于该基底上，但是与该栅结构相隔一定距离，该栅结构以及该第二栅结构大致对称于它们之间的垂直平面。
8.如权利要求6所述的半导体元件，还包含有擦除栅，设于该栅结构以及该第二栅结构之间，并以多个介电侧壁子与该栅结构以及该第二栅结构相隔离。
9.如权利要求8所述的半导体元件，还包含有字线结构以及第二字线结构，分别设于该栅结构的一边与该第二栅结构的一边，该字线结构以介电侧壁子跟该栅结构隔离，该第二字线结构以介电侧壁子跟该第二栅结构隔离。
10.如权利要求6所述的半导体元件，其中，该上介电层具有氧化层，设于两个氮化层之间。
11.如权利要求6所述的半导体元件，还包含有控制栅，设于该栅电极上，且该控制栅以层介电材料跟该栅电极相隔离。
12.如权利要求11所述的半导体元件，还包含有氧化层，该氧化层于邻近该栅电极的至少一边处的厚度大致为一定值。
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