CN101385241A - 用于开关压控晶体管的电路 - Google Patents
用于开关压控晶体管的电路 Download PDFInfo
- Publication number
- CN101385241A CN101385241A CN200780005956.9A CN200780005956A CN101385241A CN 101385241 A CN101385241 A CN 101385241A CN 200780005956 A CN200780005956 A CN 200780005956A CN 101385241 A CN101385241 A CN 101385241A
- Authority
- CN
- China
- Prior art keywords
- transistor
- voltage
- input end
- control input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 83
- 238000007600 charging Methods 0.000 claims description 14
- 230000001960 triggered effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000002045 lasting effect Effects 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
- Details Of Television Scanning (AREA)
Abstract
本发明涉及一种具有压控晶体管(T4)的电路，用于开关压控晶体管(T4)。该电路设计为：使得由于经控制信号促使第一晶体管(T1)接通，第一电流流过串联电路(R4，T1)，并且开始将压控晶体管(T4)的控制输入端再加载。通过串联电路(R4，T1)的第一电流引起在连接节点(V1)上的电位偏移。通过该第一电位偏移，第二晶体管(T2)被接通，并且因此第二电流通过第二晶体管(T2)的开关段流入第一晶体管(T1)的控制输入端中，其将第一电流放大。压控晶体管(T4)的控制输入端的增大的再加载引起在连接节点(V1)上的第二电位偏移。第二晶体管(T2)通过该第二电位偏移而被断开，而第一晶体管(T1)保持接通，并且将压控晶体管(T4)保持在其新的开关状态中。
Description
技术领域
本发明设计一种带有要被开关的压控晶体管的电路。
背景技术
压控晶体管已被公开并且广泛应用。这些压控晶体管例如可以实施为场效应管(FET)，特别是金属氧化物半导体场效应管(MOSFET)，或者绝缘栅双极晶体管(IGBT)。压控晶体管具有控制输入端，该输入端根据其相对于参考电势的电压而对晶体管的开关段发生影响。例如，控制输入端(在MOSFET中为栅极)的负充电可以阻止传导电子通过晶体管的开关段(在漏极和源极之间)运动，并且由此使晶体管截止，或者当将该晶体管视为开关时，使晶体管断开。
通常，压控晶体管被用于开关较大的功率。然而，开关时刻通常通过仅仅具有低的功率转换的信号处理电子设备确定。压控晶体管的控制输入端由于其输入电容而不能被相应弱的信号任意快速地开关。
为了开关压控功率晶体管，因此通常使用(驱动器)电路，该电路通过弱信号触发。为此，这种电路具有自己的功率供给，电路需要该功率供给用于产生相应强的开关信号。
在此，示例性地提出一种简单的带有运算放大器的、用于开关压控晶体管的电路。该电路包括带有开路集电极输出端(Open-Collector-Ausgang)的运算放大器，两种状态之一可以位于该输出端上。在一种状态中，运算放大器的输出端低阻值地和参考电势相连，在另一种状态中，运算放大器的输出端高阻值地与参考电势隔离。这些状态可以被称为逻辑0和逻辑1。为了开关压控晶体管，可以使用直流电压供给。在此，在直流电压供给的电源电势和运算放大器的输出端之间连接第一电阻，所谓的“上拉电阻”。运算放大器的输出端与压控晶体管的控制输入端相连。如果运算放大器的输出端是低阻值的(逻辑0)，则压控晶体管的控制输入端通过运算放大器再加载(umgeladen)到参考电势上。如果运算放大器的输出端是高阻值的(逻辑1)，则压控晶体管的控制输入端通过“上拉电阻”与直流电压供给的电源电势相连，并且可以通过直流电压供给来再加载。根据直流电压供给的极性和压控晶体管的构造，这可以对应于压控晶体管的开关段的接通或者断开。
发明内容
本发明的任务是，提供一种关于压控晶体管的开关方面改进的电路。
该任务通过一种具有压控晶体管的电路来解决，该电路具有第一和第二电源电势，第一和第二晶体管以及阻抗，其中第一晶体管的开关段和阻抗的串联电路连接在压控晶体管的控制输入端和第一电源电势之间，其中阻抗朝着第一电源电势连接，第一电源电势通过第二晶体管的开关段与第一晶体管的控制输入端相连，第二晶体管的控制输入端与第一晶体管的开关段和阻抗之间的连接节点相连，使得在连接节点上的电势改变可以开关第二晶体管，并且其中该电路设计为，使得由于经控制信号促使第一晶体管接通，第一电流流过串联电路，并且开始在第一意义上将压控晶体管的控制输入端再加载，第一电流通过串联电路引起在连接节点上的电位偏移(Potenzialverschiebnung)，通过该第一电位偏移，第二晶体管被接通，并且因此第二电流通过第二晶体管的开关段流入第一晶体管的控制输入端中，其将第一电流放大，压控晶体管的控制输入端的增大的再加载引起在连接节点上的第二电位偏移，第二晶体管通过该第二电位偏移而被断开，而第一晶体管保持接通，并且将压控晶体管保持在其新的开关状态中。
本发明的优选的扩展方案在从属权利要求中说明，并且在下文中被阐述。
本发明基于已经提及的事实，即设计为功率开关的压控晶体管在其控制输入端具有大的输入电容。甚至结合以存在于(驱动器)电路中的电阻，可以出现大的再加载时间常数，由于该再加载时间常数，压控晶体管的控制输入端不能被足够快地再加载。此外，可能的情况是，存在于电路中的电阻，如上面提及的上拉电阻，不能被构建为任意小。
本发明的目的是，为了将压控晶体管的控制输入端的再加载而激活低阻值的再加载路径。然而，低阻值的再加载路径也会干扰驱动压控晶体管的电路的工作可靠性或者工作质量。如果例如激活低阻值的再加载路径用于对电容性控制输入端充电，则在电源电势之一和压控晶体管的控制输入端之间存在低阻值的连接，以将该控制输入端快速充电。如果维持在刚才提及的电源电势和控制输入端之间的低阻值连接，而控制输入端被放电，则会导致两个电源电势之间的短路。
发明人认识到这一点，并且因此本发明基于其他思想，不仅仅激活低阻值的再加载路径，而且还设计该再加载路径，使得在新的相反的再加载情况下，在电源电势之间不存在低阻值的电流路径。
根据本发明，通过由控制信号促使第一晶体管接通而将第一电流输送给压控晶体管的控制输入端。控制信号例如可以由带有开路集电极输出端的运算放大器通过将输出电阻从低阻值转换为高阻值结合以上拉电阻来生成。
第一晶体管的开关段与阻抗串联在压控晶体管的控制输入端和电源电势之间。由于现在流过第一晶体管的电流，在第一晶体管和朝向第一电源电势连接的阻抗之间的电势朝着第二电源电势偏移。第二晶体管的控制输入端与阻抗和第一晶体管之间的连接节点相连，使得该第一电位偏移接通第二晶体管。由于第二晶体管的开关段连接在第一电源电势和第一晶体管的控制输入端之间，所以现在总体上激活了阻值非常低的再加载路径。通过第二晶体管的开关段的电流放大了通过第一晶体管的开关段的电流。压控晶体管的输入电容于是可以非常快速地被再加载。而压控晶体管的控制输入端的增大的再加载现在导致:在第一晶体管和与第一晶体管串联的阻抗之间的节点上的电势又朝着第一电源电势的方向偏移。通过该第二电位偏移，第二晶体管又被断开。
通过第二晶体管至第一晶体管的控制输入端的低阻值路径于是通过由其同时引起的压控晶体管的控制输入端的快速充电而同时引起其自己的断开。然而，第一晶体管保持接通，使得压控晶体管保持在其新的开关状态中。
如果现在例如压控晶体管的输入电容通过带有开路集电极输出端的运算放大器的低阻值连接的输出端被相反地再加载，则该通过第二晶体管的路径不是电源电压的短路的低阻值路径。
优选的是，根据本发明的电路具有在上面提及的(第一晶体管和与其串联的阻抗之间的)连接节点和第二晶体管的控制输入端之间连接的第一电容器，该电容器通过由于第一晶体管的接通导致的第一电位偏移而通过与第一电容器串联的电阻再加载，使得该电容器支持通过第二电位偏移关断第二晶体管，其中该第二电位偏移由于压控晶体管的输入电容的继续再加载而引起。为此，第一电容器可以与第二晶体管的控制输入端相连，并且与第一电容器串联的电阻可以被连接在第一电容器和连接节点之间。
为了快速的电压改变，第一电容器形成了短路。因此，在第一晶体管接通之后，第二晶体管被直接接通。
第一电容器的电容和与第一电容器串联的电阻被选择为:使得第一电容器可以在其中压控晶体管的控制输入端被充分地再加载的时间内被充电。与第一电容器串联的电阻在此防止了第一电容器的过快再加载。如果第一电容器被过快地再加载，则第二晶体管又被过早地断开，并且通过第二晶体管阻止了压控晶体管的开关加速，或者至少该开关加速尽可能不大。
第一电容器以如下方式支持第二晶体管的断开:如果开始第一和第二晶体管被断开，则连接节点以及由此第二晶体管的控制输入端处于第一电源电势的电势上。如果第一晶体管被接通，则连接节点的电势朝着第二电源电势的方向偏移。在连接节点和第二晶体管的控制输入端之间连接的第一电容器在此通过串联的电阻再加载。然而，通过在连接节点上的第二电位偏移，终止了第一电容器的充电，并且在第二晶体管的控制输入端上的电压又朝着第一电源电势移动。通过第一电容器的已经进行的再加载，在第二晶体管的控制输入端上的电势可以离开第一和第二电源电势之间的范围，并且朝着第一电源电势的方向超出第一电源电势。如果例如第一电源电势为正，而第二电源电势为负，则在第二电位偏移之后在第二晶体管的控制输入端上可以存在高于正的电源电势的电势。
如果在该例子中，第二晶体管譬如为pnp晶体管，其发射极连接到正电源电势而其基极连接到第一电容器上，则在第二电位偏移之后在基极-发射极二极管上存在负电压。第二晶体管于是可靠截止并且被快速去饱和。
快速去饱和是有利的，因为在新的反向开关压控晶体管的情况下，留在第二晶体管中的载流子会导致在电源电势之间的短路电流(参见实施例)。
如果出现从压控晶体管的控制输入端至第二电源电势的栅极漏电流，则在连接节点上的电势不会达到第一电源电势。通过第一电容器的再加载，仍然可以保证第二晶体管的可靠断开。
在第二晶体管的控制输入端和第一电源电势之间可以连接有电阻(也参见针对权利要求9的说明)。
如果在第二晶体管的控制输入端和连接节点之间没有连接电容器并出现栅极漏电流，则由于在该电阻上的栅极漏电流而出现电压的持续下降，这会导致第二晶体管的并非想要的持续接通。如果第一电容器与该电阻串联，则栅极漏电流由于第一电容器的再加载而能够长时间地不再在该电阻上引起电压降低。
上面提及的电阻被设计为，使得由于通过该电阻的电流在该电阻上由于第一电位偏移而产生足够大的电压降，用于接通第二晶体管。
双极性晶体管的阈值可以是与温度相关的。例如，在双极性pnp晶体管的情况下，阈值在-30℃的情况下大约为0.8V，而在130℃的情况下大约为0.4V。
为了在第二晶体管的控制输入端和连接节点之间没有电容器的该例子中，在最大阈值的情况下也保证双极性晶体的可靠接通，在第二晶体管的控制输入端和第一电源电势之间连接的电阻必须是阻值比较高的。然而，这会导致在其他温度的情况下，当第二晶体管的阈值较小时，该第二晶体管太容易被接通。如果第一电容器未被连接在第二晶体管的控制输入端和连接节点之间，则经过该电阻的较小的栅极漏电流可能已经能够接通第二晶体管。然而，如果存在该第一电容器，则其在充好电的状态中阻止了可能的栅极漏电流的影响。
优选的是，与第一电容器串联的电阻被设计为使得第一电容器的充电时间小于压控晶体管在新的开关状态中的最小停留时间。于是，在压控晶体管又被(相反地)再加载之前，第二晶体管被可靠地断开。
于是，在压控晶体管在其开关状态中的短的停留时间的情况下，也可以防止在电源电势之间通过第二晶体管的开关段和用于断开压控晶体管的开关段的可能的(根据电路布置，参见实施例)短路。有利的是，也注意第二晶体管的耗尽时间，并且将第一电容器的充电时间和第二晶体管的耗尽时间之和选择为小于压控晶体管在新的开关状态中的最小停留时间。
为此，在此第一电容器也可以与第二晶体管的控制输入端相连，并且与第一电容器串联的电阻处于第一电容器和连接节点之间。
优选的是，第一晶体管通过运算放大器的开路集电极输出端和上拉电阻被接通。小的晶体管如第一或第二晶体管于是可以被简单和可靠地接通。
如果针对第一晶体管例如选择双极性晶体管，其集电极与连接节点相连，并且其发射极与压控晶体管的控制输入端相连，则在压控晶体管的输入电容在第二意义上再加载以及与其关联的在第一晶体管的发射极和基极上的朝着第二电源电势方向的快速电位偏移的情况下，在第一晶体管的集电极上的电势也快速朝着第二电源电势的方向移动。这样的电位偏移会导致第二晶体管的新的不希望的接通。
优选的是，根据本发明的电路因此具有第三晶体管，其控制输入端电容性地与压控晶体管的控制输入端相连，并且其开关段串联地处于第一电源电势和第二晶体管的控制输入端之间，使得在压控晶体管的控制输入端上朝着第二电源电势方向的电位偏移情况下，第三晶体管通过其控制输入端被接通，并且防止了第二晶体管的不希望的接通。
第三晶体管的开关段可以直接与第二晶体管的控制输入端相连。在这种情况下，第三晶体管可以执行上面描述的功能。
第三晶体管的开关段也可以连接在第一电源电势和如下的连接节点之间:该连接节点处于第一电源电势及第一晶体管之间的阻抗与第一晶体管之间。在这种情况下，第三晶体管可以执行上面描述的功能，并且此外改进了第一电容器的放电。如果在此与第一电容器串联的电阻朝着连接节点连接，则晶体管通过该电阻和第三晶体管的开关段放电。
在本发明的一种优选的实施形式中，第一电容器朝着第二晶体管的控制输入端连接，并且与第一电容器串联的电阻朝着连接节点连接。第三晶体管的开关段连接在第一电容器与电阻之间的节点和第一电源电势之间。如果第三晶体管的开关段这样连接，则该晶体管可以执行上面描述的功能，并且此外将第一电容器以低阻值的方式放电。在此，第一电容器的放电电流并不流过第一电容器和连接节点之间的电阻。
优选的是，第三晶体管的控制输入端通过第二电容器与压控晶体管的控制输入端相连。为了提高抗干扰性，将电阻与第二电容器并联。通过该电阻，第三晶体管可以持续地保持在接通状态中，只要压控晶体管的输入电容没有又在第一意义上被再加载。
为了第二电容器的放电，优选的是在第三晶体管的控制输入端和第一电源电势之间连接有第一二极管。该第一二极管此外防止了第三晶体管的控制输入端和第一电源电势之间的电压在压控晶体管的输入电容在第一意义上再加载时会达到不允许的值。如果第三晶体管譬如为双极性晶体管，而第三晶体管的发射极与第一电源电势相连，则可以通过第一二极管防止到达第三晶体管的基极-发射极二极管的击穿电压。
为了改进第一电容器的放电，优选的是在第二晶体管的控制输入端和第一电源电势之间连接第二二极管。第二二极管也防止了第二晶体管的基极-发射极电压会具有不允许的值。
优选的是，将电阻连接到第二晶体管的控制输入端和第一电源电势之间。这提高了电路的抗干扰性，因为在没有这样的电阻的情况下，第二晶体管的控制输入端与之相连的线路中的最小的电流已经可以引起第二晶体管的接通。为了能够实现第二晶体管的接通，必须有确定的最小电流流过该电阻。此外，与第二晶体管的控制输入端串联的第一电容器也可以通过该电阻被放电。
在本发明的一种优选的实施形式中，第四晶体管以其开关段连接在压控晶体管的控制输入端和第二电源电势之间。在此，第四晶体管的控制输入端与运算放大器的开路集电极输出端相连，使得开路集电极输出端可以接通第四晶体管，以便通过第四晶体管的开关段将压控晶体管的控制输入端在余下的第二意义上再加载。
如果例如压控晶体管的输入电容通过根据本发明的具有第一和第二晶体管的电路充电，则其现在借助第四晶体管放电。为了放电，利用了第四晶体管的电流放大，使得压控晶体管的输入电容能够以通过运算放大器输出端的电流承受能力和第四晶体管的电流放大而确定的电流再加载。
压控晶体管的输入电容借助第四晶体管的再加载虽然允许输入电容的(第二意义上的)有效再加载，但是需要晶体管。因此，在另一优选的实施形式中，该电路具有第三二极管。第三二极管与压控晶体管的控制输入端相连，使得其可以通过开关段被连接在压控晶体管的控制输入端和第二电源电势之间，以便在第二意义上将压控晶体管的输入电容再加载。如果第一晶体管譬如通过带有开路集电极输出端的运算放大器驱动，则第三二极管可以连接在压控晶体管的控制输入端和运算放大器的开路集电极输出端之间。
优选的是，第一、第二、第三和第四晶体管中的至少一个晶体管是双极性晶体管，特别优选的是所有都是双极性晶体管。双极性晶体管是特别廉价的。
前面和以下的对各特征的描述涉及根据本发明的电路。此外，其涉及与本发明对应的用于开关压控晶体管的方法。即使这没有再详细地明确提及，这一点也适用。
本发明于是基本上也涉及一种用电路来开关压控晶体管的方法，该电路具有压控晶体管、第一和第二电源电势、第一和第二晶体管以及阻抗，其中第一晶体管的开关段和阻抗的串联电路连接在第一电源电势和压控晶体管的控制输入端之间，其中阻抗朝着第一电源电势连接，第一电源电势通过第二晶体管的开关段与第一晶体管的控制输入端相连，阻抗和第一晶体管的开关段之间的连接节点与第二晶体管的控制输入端相连，使得在连接节点上的电势改变可以开关第二晶体管，并且该方法具有以下步骤:通过控制信号接通第一晶体管，用流过串联电路的第一电流在第一意义上将压控晶体管的控制输入端再加载，通过经串联电路的第一电流在连接节点上引起第一电位偏移，通过该第一电位偏移接通第二晶体管，通过经第二晶体管的开关段流入第一晶体管的控制输入端的第二电流放大第一电流，通过压控晶体管的控制输入端的增加的再加载引起在连接节点上的第二电位偏移，通过该第二电位偏移断开第二晶体管，并且通过将第一晶体管保持在接通状态中来将压控晶体管保持在其新的开关状态中。
附图说明
以下要借助实施例进一步阐述本发明。在此公开的各个特征在其他组合中对于本发明也是重要的。
图1示出了作为第一实施例的根据本发明的电路的电路图。
图2示出了作为第二实施例的、图1中电路的一种变形方案的电路图。
图3示出了作为第三实施例的、图1中的电路的另一种变形方案的电路图。
具体实施方式
图1示出了根据本发明的具有压控晶体管T4的电路的电路图。
该电路通过具有正的和负的电源电势的直流电压来馈电。直流电压供给在此也用于运算放大器OP的馈电，该运算放大器具有反向的和同向的输入端，运算放大器通过输入端从信号处理电路(未示出)获得信号。运算放大器OP的输出端在此可以具有两个状态:高阻值(逻辑1)和低阻值(逻辑0)，其中高阻值或者低阻值分别涉及运算放大器OP从输出端至参考电势(这里为负电源电势)的传导能力。
在正的和负的电源电势之间串联有第一电阻R1、二极管D1和压控晶体管T4(这里为MOSFET)的栅极-源极段。MOSFET的源极端子在此与负的电源电势相连。
二极管D1和第一电阻R1之间的连接节点V2与运算放大器OP的输出端相连。
在二极管D1与压控晶体管T4的控制输入端之间的连接节点V3和正的电源电势之间，连接有电阻R4和第一双极性晶体管(npn)T1的集电极-发射极段的串联电路。第一晶体管T1的基极同样与连接节点V2相连。
在正的电源电势和第一晶体管T1的基极之间连接有第二晶体管(npn)T2的发射极-集电极段。第二晶体管T2的基极在此通过电容器C1和电阻R3的串联电路与在电阻R4和第一晶体管T1之间的连接节点V1相连。电阻R2连接在第二晶体管T2的基极与电容器C1之间的连接节点V4和正的电源电势之间。与电阻R2并联有二极管D2。通过该二极管D2，改进了电容器C1的放电。
压控晶体管T4通过其控制输入端(即栅极)的正充电而被接通，即其开关段(漏极/源极)导通。在压控晶体管接通之前，运算放大器OP的输出端是逻辑0，即MOSFET T4的栅极电容通过二极管D1和运算放大器OP的输出端被放电。第一晶体管T1截止。电容器C1被放电，因为两侧都处于正的电源电势。第二晶体管T2也截止，因为其发射极以及其基极都处于正的电源电势。
如果要接通压控晶体管T4，则运算放大器OP的输出端变为高阻值(逻辑1)。在连接节点V2上的电势通过上拉电阻R1而提高。由此，在第一晶体管T1的基极-发射极段上的电压也升高，并且将该第一晶体管接通。电流开始流过电阻R4和第一晶体管T1的集电极-发射极段，使得压控晶体管T4的栅极电容被充电。
通过经电阻R4的电流流动，在第一晶体管T1的集电极上的电势下降，即在连接节点V1上的电势下降。该电势下降通过电容器C1和电阻R3控制第二晶体管T2的基极。在电容器C1上的电压不可能跳跃式地变化，因此，在第一晶体管T1的接通时刻在第二晶体管T2的基极上的电压变化在短的时间段内对应于在电阻R3的基极侧端子上的电压变化。
第二晶体管T2的发射极处于正的电源电压。一旦在第二晶体管T2的基极-发射极段上下降的电压达到其阈值，第二晶体管T2也被接通，并且开始引导集电极电流。第二晶体管T2的集电极电流被引导至第一晶体管T1的基极上，由此加速了其接通并且放大了被传导至压控晶体管T4的栅极电容中的电流。
如果C1被视为短路，并忽略R3，则两个晶体管T1和T2在此构成晶闸管，该晶闸管通过在第一晶体管T1的基极上的正电压而被点燃。通过点燃晶闸管T1、T2，压控晶体管T4的栅极电容被非常快地充电。
随着压控晶体管T4的栅极电容的增加的充电，在连接节点V3或者在第一晶体管T1的发射极上和在第一晶体管T1的集电极上或者在连接节点V1上的电势也升高。这通过电阻R3和电容器C1导致了第二晶体管T2的基极-发射极电压降到其阈值之下，并且又将该第二晶体管T2关断。然而，第二晶体管T2的关断并不立即进行，而是在其半导体耗尽层去饱和之后才进行。
当晶体管T2被关断时，压控晶体管T4的控制输入端通过接通的第一晶体管T1、上拉电阻R1和正的电源电势而保持接通。
于是，第二晶体管T2首先加速了压控晶体管T4的栅极电容的再加载。最迟在完全再加载之后，用于附加放大的第二晶体管T2又被断开。由第一和第二晶体管T1、T2构成的晶闸管现在被熄灭。
为了断开压控晶体管T4，运算放大器OP的输出端建立了至负的电源电势的低阻值连接。由此，压控晶体管T4的栅极电容通过二极管D1放电。第二晶体管T2已经被关断且不引导集电极电流。因此，运算放大器OP的输出端仅仅被施加以经过上拉电阻R1的电流和对于压控晶体管T4的栅极电容的放电所需的电流。第一晶体管T1的基极-发射极电压是负的，而第一晶体管T1截止。在正的和负的电源电势之间没有出现(特别是经过第二晶体管的开关段的)短路电流。
电容器C1改进了根据本发明的电路的运行。当压控晶体管T4的栅极电容被充电，并且在连接节点V1上的电压低于正的电源电势时，电容器C1通过电阻R3充电。通过压控晶体管T4的栅极电容的增加的充电，在连接点V1上的电势又升高，而电容器C1的充电终止。在第二晶体管T2的基极上的电势也又上升。由此，其基极-发射极电压降低。然而因为电容器C1被充电，所以在第二晶体管的基极上的电势可以通过正的电源电势而上升。于是，第二晶体管T2被特别可靠地断开，并且加速其去饱和。
栅极漏电流会在压控晶体管T4的控制输入端至负的电源电势出现。于是，电流仍然流过第一晶体管T1的开关段，虽然是比较小的电流，并且在连接节点V1上的电势未完全达到正的电源电势的水平。
电容器C1通过其再加载而阻止了栅极漏电流的部分的流动，否则这部分栅极漏电流流过电阻R2。相应地，在第二晶体管T2的基极-发射极段上没有电压下降，并且该第二晶体管T2被可靠地关断。
此外，电容器C1的复阻抗对于关于温度的稳健运行是令人感兴趣的。双极性晶体管的阈值取决于环境温度。于是，pnp晶体管的阈值在-30℃时为大约0.8V，而其在130℃时为大约0.4V。在没有电容器C1的情况下，电阻R2必须被设计为，使得在第二晶体管T2的最大阈值情况下流过电阻R2的电流在第二晶体管T2上也产生足够大的电压降。为此，电阻R2必须是相应高阻值的。而如果阈值较低，则在大的电阻R2的情况下第二晶体管T2太容易接通，使得电路整体上易受干扰。
电容器C1的充电时间通过电阻R3来调节，使得电容器C1在其中MOSFET T4的控制输入端被充分地充电的时间内被充电。另一方面，电容器C1的充电时间和第二晶体管T2的耗尽时间(Ausraeumzeit)之和短于MOSFET T4的最小接通持续时间，使得在MOSFET T4关断时，运算放大器的输出端未被施加以流经第二晶体管T2的电流。
图2示出了在图1中所示电路的一种变形方案的电路图。在图1中所示的电路仅仅被略作改动，并且补充了一些器件。在此具有与图1中所示电路相同功能的器件也仍然具有相同的参考标记。
与图1不同，与电容器C1和电阻R2并联有另一晶体管T3。在此，其发射极连接到正的电源电势，并且其集电极连接到电容器C1和电阻R3之间的连接节点V5。晶体管T3的基极通过电容器C2和电阻R5构成的串联电路与压控晶体管T4的控制输入端相连。电阻R6与电容器C2并联，而二极管D3与晶体管T3的基极-发射极段并联。
已经证实，在关断压控晶体管T4以及在第一晶体管T1的发射极和基极上的电势与此关联的快速降低的情况下，第一晶体管T1的集电极电压也降低。该电势降低可以通过电阻R3和电容器C1导致第二晶体管T2的不希望的接通。晶体管T3要防止这一点。为此，其基极电容性地与压控晶体管T4的控制输入端相连。如果在连接节点V3上的电势降低，则晶体管T3通过电容器C2被接通。于是通过电阻R2不能建立足够的电压来接通第二晶体管T2。
在连接节点V3、即压控晶体管T4的控制输入端上的电势升高的情况下，晶体管T3被关断。通过与晶体管T3的基极-发射极段并联的二极管D3，可以将电容器C2放电。此外，二极管D3防止了晶体管T3的基极-发射极电压在接通压控晶体管T4时超过晶体管T3的基极-发射极二极管的击穿电压。
与电容器C2并联有电阻R6，借助该电阻可以进一步改进抗干扰性。通过电阻R6，只要压控晶体管T4的栅极电容被放电，就可以保持晶体管T3接通。
图3示出了图1或2中所示电路的一种变形方案的电路图。图3中所示的电路仅仅被略作改动。在此具有与图1或图2中所示电路相同功能的器件也仍然具有相同的参考标记。
与图1和2不同，这里未出现用于将压控晶体管T4的栅极电容放电的二极管D1。替代地，晶体管T5的发射极-集电极段连接在压控晶体管T4的控制输入端和负的电源电势之间。晶体管T5的基极与运算放大器OP的输出端相连。
在关断压控晶体管T4时，运算放大器OP的输出端具有其低阻值状态，晶体管T1由于该状态而被关断。然而，晶体管T5被接通。压控晶体管T4的栅极电容现在基本上通过晶体管T5的发射极-集电极段被放电。在此，最大可能的放电电流对应于运算放大器OP的输出端的电流承受能力与晶体管T5的电流增益的乘积。
Claims (13)
1.一种具有压控晶体管(T4)的电路，该电路具有:
- 第一(+)和第二(-)电源电势(+，-)，
- 第一晶体管(T1)和第二晶体管(T2)，以及
- 阻抗(R4)，
其中:
- 第一晶体管(T1)的开关段和阻抗(R4)的串联电路(R4，T1)连接在压控晶体管(T4)的控制输入端和第一电源电势(+)之间，其中阻抗(R4)朝着第一电源电势(+)连接，
- 第一电源电势(+)通过第二晶体管(T2)的开关段与第一晶体管(T1)的控制输入端相连，
- 第二晶体管(T2)的控制输入端与第一晶体管(T1)的开关段和阻抗(R4)之间的连接节点(V1)相连，使得在连接节点(V1)上的电势改变可以开关第二晶体管(T2)，
并且其中该电路设计为:
- 使得由于经控制信号促使第一晶体管(T1)接通，第一电流流过串联电路(R4，T1)，并且开始在第一意义上将压控晶体管(T4)的控制输入端再加载，
- 第一电流通过串联电路(R4，T1)引起在连接节点(V1)上的电位偏移，
- 通过该第一电位偏移，第二晶体管(T2)被接通，并且因此第二电流通过第二晶体管(T2)的开关段流入第一晶体管(T1)的控制输入端中，其将第一电流放大，
- 压控晶体管(T4)的控制输入端的增大的再加载引起在连接节点(V1)上的第二电位偏移，
- 第二晶体管(T2)通过该第二电位偏移而被断开，
- 而第一晶体管(T1)保持接通，并且将压控晶体管(T4)保持在其新的开关状态中。
2.根据权利要求1所述的电路，具有在连接节点(V1)和第二晶体管(T2)的控制输入端之间连接的第一电容器(C1)，该第一电容器借助于第一电位偏移而通过与第一电容器(C1)串联的电阻(R3)再加载，使得该电容器支持通过第二电位偏移关断第二晶体管(T2)。
3.根据权利要求2所述的电路，其中与第一电容器(C1)串联的电阻(R3)被设计为使得第一电容器(C1)的充电时间小于压控晶体管(T4)在其新的开关状态中的最小停留时间。
4.根据上述权利要求中的任一项所述的电路，该电路被设计为:通过运算放大器(OP)的开路集电极输出端和上拉电阻(R1)第一晶体管(T1)接通。
5.根据上述权利要求中的任一项所述的电路，具有第三晶体管(T3)，其控制输入端电容性地与压控晶体管(T4)的控制输入端相连，并且其开关段串联地连接于第一电源电势(+)和第二晶体管(T2)的控制输入端之间，使得在压控晶体管(T4)的控制输入端处朝着第二电源电势(-)方向的电位偏移情况下，第三晶体管(T3)通过其控制输入端被接通，并且防止了第二晶体管(T2)的接通。
6.根据权利要求5和权利要求2或3之一以及结合权利要求4的电路，其中第一电容器(C1)朝着第二晶体管(T2)的控制输入端连接，并且与第一电容器(C1)串联的电阻(R3)朝着第一晶体管(T1)的开关段与阻抗(R4)之间的连接节点(V1)连接，并且其中第三晶体管(T3)的开关段连接在第一电源电势(+)和如下的节点(V5)之间:所述节点在第一电容器(C1)与电阻(R3)之间。
7.根据权利要求5或6所述的电路，其中第三晶体管(T3)的控制输入端通过第二电容器(C2)与压控晶体管(T4)的控制输入端相连，并且其中电阻(R6)与第二电容器(C2)并联，用于提高抗干扰性。
8.根据权利要求7所述的电路，其中在第三晶体管(T3)的控制输入端和第一电源电势(+)之间连接有第一二极管(D3)，用于对第二电容器(C2)放电。
9.根据上述权利要求中的任一项所述的电路，其中在第二晶体管(T2)的控制输入端和第一电源电势(+)之间连接第二二极管(D2)，用于对第一电容器(C1)放电。
10.根据上述权利要求中的任一项所述的电路，其中电阻(R2)被连接在第二晶体管(T2)的控制输入端和第一电源电势之间。
11.根据权利要求4以及结合其他上述权利要求之一所述的电路，具有第四晶体管(T5)，其开关段连接在压控晶体管(T4)的控制输入端和第二电源电势(-)之间，其中第四晶体管(T5)的控制输入端与运算放大器(OP)的开路集电极输出端相连，使得开路集电极输出端可以接通第四晶体管(T5)，以便通过第四晶体管(T5)的开关段使压控晶体管(T4)的控制输入端在余下的第二意义上再加载。
12.根据上述权利要求中的任一项所述的电路，具有第三二极管(D1)，其中该电路被设计为:通过开关段将第三二极管(D1)连接在压控晶体管(T4)的控制输入端和第二电源电势之间，以便在第二意义上使该控制输入端再加载。
13.根据权利要求11以及权利要求5至9中任一项所述以及结合以另一上述权利要求所述的电路，其中第一晶体管(T1)、第二晶体管(T2)、第三晶体管(T3)和第四晶体管(T5)中的至少一个晶体管是双极性晶体管。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE202006002762.9 | 2006-02-21 | ||
| DE202006002762U DE202006002762U1 (de) | 2006-02-21 | 2006-02-21 | Schaltung zum Schalten eines spannungsgesteuerten Transistors |
| PCT/EP2007/051515 WO2007096305A1 (de) | 2006-02-21 | 2007-02-16 | Schaltung zum schalten eines spannungsgesteuerten transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101385241A true CN101385241A (zh) | 2009-03-11 |
| CN101385241B CN101385241B (zh) | 2012-07-04 |
Family
ID=36442242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200780005956.9A Expired - Fee Related CN101385241B (zh) | 2006-02-21 | 2007-02-16 | 用于开关压控晶体管的电路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7795949B2 (zh) |
| EP (1) | EP1987591B1 (zh) |
| JP (1) | JP4909364B2 (zh) |
| CN (1) | CN101385241B (zh) |
| AT (1) | ATE445933T1 (zh) |
| DE (2) | DE202006002762U1 (zh) |
| TW (1) | TW200740116A (zh) |
| WO (1) | WO2007096305A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106384933A (zh) * | 2015-09-11 | 2017-02-08 | 北京特安电源科技有限公司 | 一种具有开路保护功能的半导体激光驱动电源 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5454412B2 (ja) * | 2010-08-09 | 2014-03-26 | 富士電機株式会社 | 電流制御機能を備えた半導体装置 |
| TWI465013B (zh) * | 2012-03-15 | 2014-12-11 | Univ Nat Chiao Tung | 上橋驅動電路 |
| US9899908B1 (en) * | 2017-02-23 | 2018-02-20 | Integrated Device Technology, Inc. | High frequency wireless power rectifier startup circuit design |
| DE102018212708A1 (de) * | 2018-07-31 | 2020-02-06 | Robert Bosch Gmbh | Schaltvorrichtung, elektrisches Energiespeichersystem, Vorrichtung und/oder Fahrzeug und Verfahren zum Verbinden einer Spannungsquelle mit einem Lastwiderstand mittels einer Schaltvorrichtung |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3712998A1 (de) * | 1987-04-16 | 1988-11-03 | Ant Nachrichtentech | Komplementaertransistorstufe zur ansteuerung kapazitiver lasten sowie verwendung |
| JPH063871B2 (ja) * | 1989-01-09 | 1994-01-12 | 富士通電装株式会社 | スイッチング駆動回路 |
| GB2238437A (en) | 1989-11-22 | 1991-05-29 | Plessey Co Plc | Transistor driver circuits |
| WO1993022835A1 (de) * | 1992-05-07 | 1993-11-11 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Schaltungsanordnung zum ansteuern eines mos-feldeffekttransistors |
| JPH06244698A (ja) * | 1993-02-19 | 1994-09-02 | Pfu Ltd | ゲート・ドライブ回路 |
| DE19638619A1 (de) | 1996-09-20 | 1998-04-02 | Siemens Ag | Vorrichtung zur Verminderung der Kurzschlußamplitude eines abschaltbaren, nichteinrastenden, MOS-gesteuerten Leistungshalbleiters |
| JPH1155936A (ja) * | 1997-07-29 | 1999-02-26 | Mitsubishi Electric Corp | 絶縁ゲートトランジスタの駆動回路 |
| US6469564B1 (en) * | 1998-04-14 | 2002-10-22 | Minebea Co., Ltd. | Circuit simulating a diode |
| DE19914466C1 (de) * | 1999-03-30 | 2000-09-14 | Siemens Ag | Treiberstufe zum Schalten einer Last |
| JP4319336B2 (ja) * | 2000-07-25 | 2009-08-26 | 株式会社デンソー | Ｍｏｓスイッチング回路 |
-
2006
- 2006-02-21 DE DE202006002762U patent/DE202006002762U1/de not_active Expired - Lifetime
-
2007
- 2007-02-16 AT AT07726404T patent/ATE445933T1/de active
- 2007-02-16 DE DE502007001730T patent/DE502007001730D1/de active Active
- 2007-02-16 US US12/279,582 patent/US7795949B2/en active Active
- 2007-02-16 EP EP07726404A patent/EP1987591B1/de not_active Not-in-force
- 2007-02-16 TW TW096106047A patent/TW200740116A/zh unknown
- 2007-02-16 WO PCT/EP2007/051515 patent/WO2007096305A1/de active Application Filing
- 2007-02-16 CN CN200780005956.9A patent/CN101385241B/zh not_active Expired - Fee Related
- 2007-02-16 JP JP2008554784A patent/JP4909364B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106384933A (zh) * | 2015-09-11 | 2017-02-08 | 北京特安电源科技有限公司 | 一种具有开路保护功能的半导体激光驱动电源 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE502007001730D1 (de) | 2009-11-26 |
| WO2007096305A1 (de) | 2007-08-30 |
| DE202006002762U1 (de) | 2006-05-04 |
| US20090066400A1 (en) | 2009-03-12 |
| ATE445933T1 (de) | 2009-10-15 |
| CN101385241B (zh) | 2012-07-04 |
| EP1987591B1 (de) | 2009-10-14 |
| JP4909364B2 (ja) | 2012-04-04 |
| US7795949B2 (en) | 2010-09-14 |
| JP2009527935A (ja) | 2009-07-30 |
| TW200740116A (en) | 2007-10-16 |
| EP1987591A1 (de) | 2008-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9564882B2 (en) | Fast voltage level shifter circuit | |
| CN102187557B (zh) | 功率用半导体元件的驱动电路 | |
| CN106712473B (zh) | 驱动电路、对应的集成电路和器件 | |
| US8013642B2 (en) | Output drive circuit | |
| US5296765A (en) | Driver circuit for sinking current to two supply voltages | |
| US7737737B2 (en) | Drive circuit for voltage driven electronic element | |
| CN101385241B (zh) | 用于开关压控晶体管的电路 | |
| US20080290841A1 (en) | Charging Circuit for Bootstrap Capacitor and Integrated Driver Circuit Using Same | |
| US7705638B2 (en) | Switching control circuit with reduced dead time | |
| US4481434A (en) | Self regenerative fast gate turn-off FET | |
| US20120098587A1 (en) | Power semiconductor device and operation method thereof | |
| CN101894839A (zh) | 瞬态抑制器件及其方法 | |
| US8169209B2 (en) | Output driving circuit capable of reducing EMI effect | |
| US5079447A (en) | BiCMOS gates with improved driver stages | |
| CA1256939A (en) | Battery economising circuit | |
| CN115603407A (zh) | 放电控制电路、放电控制方法以及锂电池高边驱动电路 | |
| CN109861503B (zh) | 用于功率器件的驱动电路 | |
| US11513549B2 (en) | Activation circuit for activating a drive target | |
| CN110729990B (zh) | 一种支持快速充放电的自举电路及芯片 | |
| JPH03141720A (ja) | パワースイッチ回路 | |
| JP2006059057A (ja) | カレントミラー回路 | |
| JP2001345684A (ja) | 出力回路 | |
| KR960001792B1 (ko) | 레벨쉬프트된 출력신호를 출력하기 위한 출력회로 | |
| CN1913344B (zh) | 用于减小驱动器的输出电流振荡的方法和设备 | |
| CN117674578A (zh) | 上电缓启动电路、芯片及激光雷达 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: Munich, Germany Applicant after: Osram Co., Ltd. Address before: Munich, Germany Applicant before: Patra Patent Treuhand |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: PATRA PATENT TREUHAND TO: OSRAM AG |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120704 Termination date: 20150216 |
|
| EXPY | Termination of patent right or utility model |