CN101355084B - 半导体结构及制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种半导体结构、双极型晶体管布置及制造半导体器件的方法。该半导体结构包括：第一导电类型的半导体衬底；形成于所述衬底之上的所述第一导电类型的外延层；形成于所述外延层中的槽，所述槽包含电介质材料；与所述槽的侧面邻接的第二导电类型的区域；及所述第二导电类型的掩埋层，所述掩埋层从所述衬底向上延伸并与所述区域汇合。

Description

半导体结构及制造半导体器件的方法
本申请是递交于2003年8月13日、申请号为03824204.4(国际申请号为PCT/US2003/025516)、发明名称为“具有槽限制的隔离扩散的互补模拟双极型晶体管”的发明专利申请的分案申请。 
技术领域
本发明涉及一种用于结隔离的集成半导体器件尤其是互补模拟双极型(CAB)晶体管的隔离结构及其形成方法。 
背景技术
随着集成电路中最小特征尺寸变得更小，提高集成电路(IC)芯片上器件的封装密度(packing density)是必然的。如果器件间的距离不能够同样减小，则更小器件的优势大部分丧失。 
图1-11示出现有技术的工艺和结构以及这些工艺和结构中所固有的一些问题。 
图1A示出了制造半导体器件的常用方法。经由形成于掩模层102中的开口，掺杂剂被引入N或P衬底100，掩模层102可以是氧化物、氮化物、光致抗蚀剂或者它们的组合。掺杂剂可以通过离子注入或通过高温预沉积引入(即浅扩散，来自气态或者固态源的掺杂源由此被引入半导体)。接着掺杂剂可以通过加热扩散以形成浅区域104，如图1B所示，或者掺杂剂可以在更高的温度下扩散或者扩散更长的时间以形成深得多的区域106，如图1C所示。区域104可以深0.5至2μm，且区域106可以深2μm至10μm。图1D是区域106的左侧的视图，详细地示出了在热扩散工艺期间区域106的横向扩展。如所告知的，结掺杂剂在扩散期间既横向也垂直扩展。通常的规则是，自掩模开口边缘处的点(0，0)的横向扩展等于结的垂直深度(xj)的大约0.8倍。掺杂剂的这个横向扩展限制了使用传统热扩散工艺形成的器件的水平间距和封装密度。 
图2A和2B示出扩散工艺的另一问题，即，结深可以是掩模开口宽度 的函数。图2A示出了在经由掩模开口W1的注入之后进行扩散的结果，并且图2B示出了在经由掩模开口W2的注入之后进行扩散的结果，其中W1＞W2。图2B中结的最终深度是图2A中的结深的η，因子η小于1。这种现象产生的原因是掩模开口较小时掺杂剂的横向扩展比掩模开口大时更大地减小了表面浓度及垂直方向上的掺杂浓度梯度。于是在掩模开口小时掺杂剂更慢地向下扩散，一种被称为“欠缺扩散”(“starved diffusion”)的效应。因此掩模开口必须较大以得到深结，从而例如建立用于厚层的侧壁隔离区域。大的掩模开口的必要性再一次限制了半导体器件的封装密度。 
图3A和3B例证了这些问题所造成的一些影响。理想情况下，希望形成与浅扩散110分隔YN+/P+距离的深扩散108，如图3A所示。实际情况是，由于掺杂剂横向扩展，图3A所示形态的深扩散108是不可能的。代替的情况是，结果为宽得多的扩散112，如图3B所示，其与扩散110分隔一个小得多的距离YN+/P+，尽管N+和P+结的掩模图形单元(mask feature)之间具有相同的间距。 
在垂直隔离区域和掩埋层的形成中出现类似问题。图4A示出了包括延伸穿过N外延层116到达P衬底120的垂直P隔离区域114的理想结构。在N外延层116和P衬底120之间的界面处形成N掩埋层(NBL)118。P隔离区域114和N掩埋层118均是具有垂直边缘的陡峭、定义良好的区域，分隔距离W3。实际上传统扩散工艺所出现的情况示于图4B。N掩埋层118在N外延层116的生长和P隔离区域114的后续驱入(driving-in)期间水平地扩展，并且P隔离区域114同样地横向扩展，将N掩埋层118和P隔离区域114之间的间距减小为远小于W3的距离W4。结果会降低N掩埋层118和P隔离区域之间的击穿电压，并且要得到图4A所示结构的击穿电压，不得不显著加宽N掩埋层118和P隔离区域114之间的间距。 
图5A-5F示出了传统工艺结隔离(junction-isolation)的步骤，即从顶表面向下延伸的隔离，(也叫做“仅向下”结隔离)。图5A中，在P衬底124上已经生长了厚氧化物层122(例如，1至5μm厚)。图5B中，已经在氧化物层122之上形成了光致抗蚀剂层126，并且已经经由光致抗蚀剂层126中的开口蚀刻了氧化物层122。如图5C所示，在开口中形成薄氧化物层130，并且经由该开口注入诸如锑或砷的慢扩散N型掺杂剂，以形成N掩埋层128。 
为了给上面叠加的外延层的后续生长作准备，必须降低N掩埋层128  中的表面掺杂剂的浓度。这对于减少外延层生长期间掺杂剂的脱气(outgasing)进入外延反应器(reactor)中是必须的。为了实现这点，N掩埋层128在高温下被长时间驱入(drive in)，例如1100至1250℃下5至20小时。为了稍后处理的目的用于形成N掩埋层128的掺杂剂是慢扩散的掺杂剂，因而在外延之前将它扩散远离硅表面必须采取高温和长时间，由于此事实，这个热工艺的长度和温度是必需的。 
图5D示出了在P衬底124上生长N外延层132后的结构。如图所示，N掩埋层128已经向上扩散进入N外延层132。 
如图5E所示，在N外延层132的表面上形成氧化物层134，并且使用光致抗蚀剂掩模层136在氧化物层134中蚀刻出开口。经由氧化物层134中的开口注入诸如硼的P型掺杂剂，以形成P隔离区域136。接着对整个结构进行热处理，这就造成了P隔离区域136向下扩散穿过N外延层132到达P衬底124，同时形成薄氧化物层138。在这个热处理期间N掩埋层128向上及横向扩散。由于N掩埋层128由慢扩散掺杂剂形成，它比P隔离区域136中的硼更慢地扩散，并且因此N掩埋层128保持与P隔离区域136分隔。然而，为了确保这个分隔，N外延层132必须制作得比非上述情况所要求的要厚。 
图6示出了通过在P隔离区域136的紧下面形成P掩埋层140来减轻这个问题的方式。P掩埋层140在热处理期间向上扩散并在某一时候接近N外延层132的中部与向下扩散的P隔离区域136相遇，从而减小所需热处理的量和N掩埋层128的横向扩散。然而，这种横向扩散确实发生了并且晶片空间因此而仍然浪费。 
图7A-7F示出了用于形成图6的结构的工艺。图7A示出了在生长外延层之前，N掩埋层128已经被注入并且被热扩散以降低表面掺杂剂浓度之后的结构。在热扩散工艺期间，形成了厚氧化物层146。在使用了高浓度的砷来形成掩埋层的情况下，在NBL上面的氧化物可生长至略厚于在更轻掺杂的P型衬底上方生长的那些部分(称为“浓度促进氧化”的效应)。结果会是尽管具有相同的氧化时间，但氧化物层142具有比氧化物146厚度小的厚度。使用锑作为掺杂剂种类(dopant species)时同样可以出现这种现象，但是效应的程度减轻。光致抗蚀剂层144被沉积在氧化物层142和146之上并被构图以用于硼离子的注入以便形成P掩埋层140。光致抗蚀剂层144中开口  的边缘与N掩埋层128的边缘间隔横向距离W5，以确保N掩埋层128和P掩埋层140在后续热处理期间不会汇合(merge)。 
如图7B所示，经由光致抗蚀剂层144中的开口蚀刻氧化物层142，并且经由该开口注入硼(或者另一P型掺杂剂)以形成P掩埋层140。该结构再次被退火以降低P掩埋层140的表面浓度，形成薄氧化物层148，如图7C所示。 
接着利用外延沉积在P衬底124之上生长N外延层132，如图7D所示。通常气相外延(VPE)沉积与液相外延相比是优选的，尤其在沉积硅时。但是，VPE要求衬底被加热到高温，通常1200℃以上。在生长N外延层132期间，N掩埋层128和P掩埋层140均垂直及横向扩展，减小了这两个掩埋层之间的间距。 
如图7E所示，在N外延层132的表面上形成氧化物层150。利用常用光刻技术构图氧化物层150以形成开口，硼经由该开口注入以形成P隔离区域136。如图7F所示，接着该结构再次退火，从而促使P掩埋层140向上扩散并且P隔离区域136向下扩散，直到这两个扩散在N外延层132内的某处汇合(merge)。在此退火期间，N掩埋层128和P掩埋层140横向扩散，直到它们之间的间距变得非常小。缺少图7A所示的间距W5，这两个掩埋层事实上将汇合，因此间距W5实际上是为了确保在最终结构中P掩埋层140与N掩埋层128充分间隔以提供所需击穿电压所必须付出的“代价”。 
明显地，这是一个可能导致晶片翘曲的复杂、耗时的工艺，尤其对于较大的晶片而言，并可能造成较低的成品率。在隔离扩散期间NBL的向上扩散同样减小了N外延层132的“平”浓度(“flat”concentration)部分，因而要求比向上扩散没有发生的情况下所需的更厚的外延层。 
图8示出了通过一直穿过N外延层132蚀刻槽152并用电介质154填满槽152来避免这个问题的一种方式。例如，由于N外延层可能大约5μm至20μm厚，所以槽152可能不得不非常深以完全穿过N外延层132延伸。 
图9A-9F中示出了形成图8的结构的工艺。在已经形成N外延层132之后，氧化物或其它硬掩模层156沉积在N外延层132上并利用光致抗蚀剂层158构图，如图9A所示。从而在层156中形成了开口160，如图9B所示，并且穿过N外延层132蚀刻出槽152，如图9C所示。这通常通过反应离子蚀刻(RIE)来完成。 
在槽152已经形成后，去除硬掩模层156，并且在槽152中生长牺牲氧化物层(sacrificial oxide layer)(未示出)以修复RIE工艺所造成的晶体损伤。去除牺牲氧化物层并在槽152的壁和N外延层132的顶表面上生长另一氧化物层162，如图9D所示。用电介质材料164填满槽152，电介质材料164叠盖N外延层132的顶表面，如图9E所示，并且如图9F所示将电介质材料164平坦化，使得电介质材料164的顶表面与氧化物层162的顶表面齐平。 
由于在此工艺期间槽152没有显著地膨胀或扩展，并且由于它没有形成至外延层的PN结，槽152可以比例如图7C所示阶段的P掩埋层140更加靠近N掩埋层128。然而，这个工艺具有几个问题和风险。由于槽152可能非常深，它会难以被填满。如图10A所示，如果槽未填满，会剩下窄缺口，从电介质材料164的顶表面向下延伸，与槽自身共形，如图10A所示，或者可在槽中留下窄空腔，如图10B所示。如果槽具有窄的口，会在底部部分留下空腔，如图10C所示，或者如果RIE是较少各向异性的，产生具有宽口的槽，在回蚀刻期间会从槽的内部去除电介质164，仅在槽底部内留下小部分，如图10D所示。总之，深槽隔离和再填充对于大量制造仍然是挑战性的工艺。 
图11A-11E示出了使用现有扩散技术形成的几种半导体器件。 
图11A示出了在生长于P衬底200上的N外延层202中形成的NPN晶体管234和PNP晶体管236。NPN晶体管的发射极是N+区域208，基极包括P+区域(基极接触，或非本征基极)210和专用P基极区域(有源晶体管或本征基极区域)206，并且集电极包括N+区域212(集电极接触区域)、N外延层202的一部分(集电极)、和N掩埋层204A(所谓的子集电极区域)。N掩埋层204A将晶体管234与P衬底200隔离并降低集电极的电阻。 
在PNP晶体管236中，发射极是P+区域226，基极包括N+非本征基极接触区域224和专用本征基极区域222，并且集电极包括P+集电极接触区域228、P阱220和P掩埋层子集电极218。PNP晶体管236通过N掩埋层204B与P衬底200隔离。N掩埋层(NBL)204B和P掩埋层(PBL)218形成在N外延层202和P衬底200的界面处。可以用诸如锑或砷的较慢扩散掺杂剂形成N掩埋层204B，并且可以用诸如硼的快扩散掺杂剂形成P掩埋层218。结果，P掩埋层218延伸到N掩埋层204B上方，在某些情况下可以同时延伸到NBL的上方和下方。 
NPN晶体管234通过P隔离区域214与PNP晶体管236隔离，P隔离  区域214从N外延层202的表面延伸到P衬底200中。P隔离区域214还提供了经由P+接触区域216设定P衬底200的电位的手段，并且常常偏置在最负的片内电位(on-chip potential)或地电位。N外延层202在PNP晶体管236中的部分的电位可以经由N+接触区域230设定，在此，NBL 204B必须偏置在等于或者比P衬底200更加正的电位，并且等于或者比PBL 218更加正。习惯做法通常包括将NBL偏置在正电压干线(supply rail)(例如，Vcc)，或者将PBL 218和NBL 204B短路为相等电位(零偏置结)。 
图11B示出了横向双扩散N沟道MOSFET 238(也称为LDMOSFET)和包括PMOSFET 240和NMOSFET 242的隔离的CMOS对(isolated CMOSpair)。再一次，器件形成在N外延层202中。在N沟道LDMOSFET 238中，源是N+区域246，体(body)包括P+接触区域244和专用P体扩散248(或P阱265)，并且漏是N+区域249和作为轻掺杂漏极扩展(drain extension)的N外延层202的部分。P体(或P阱)248的沟道部分在栅247的下面，设定MOSFET的阈值电压并防止源和漏之间的穿通击穿(通过强迫P体-N外延结的耗尽扩展的多数进入器件的外延漏侧)。不同于沟道长度由栅区域的长度决定的传统MOSFET，在该器件中，沿着表面即横向的源246和体248之间的结深差设定了LDMOSFET的沟道长度。在器件的自对准情况下，在形成器件的栅电极之后注入P体248，在这之后，高温下结被长时间扩散(例如，1100℃14小时)，从而得到充分的结深和沟道长度。由于源和体结均形成在栅后，器件是自对准的。在LDMOSFET的较低成本的情况下，P阱扩散265(用于CMOS)被用作器件的体。由于阱形成在栅前，它不与栅自对准，使得穿通和阈值电压取决于掩模对准。将沟道与N+区域分隔的N外延层202的部分提高了器件的击穿电位，如果它也与P体区域248和隔离扩散250均充分地间隔的话。 
在PMOSFET 240中，源是P+区域256，体包括N+接触区域254和N外延层202的一部分，并且漏是P+区域258。N外延层202的沟道部分在栅260的下面。在NMOSFET 242中，源是N+区域264，体包括P+接触区域262和P阱265，并且漏是N+区域266。P阱265的沟道部分在栅268的下面。CMOS对和轻掺杂漏NMOSFET 238通过P隔离区域250彼此分隔。通过隔离区域250和P+接触区域252与P衬底200接触。NBL 204将P阱265与P衬底200隔离。 
图11C示出了N沟道准垂直(quasi-vertical)DMOSFET 270、N沟道横向DMOSFET 272的另一变体和全隔离的PMOSFET 274。准垂直DMOSFET270构建成以栅276A、276B和276C作为边界的单元的矩阵。DMOSFET 270的每一单元包括作为源的N+区域280以及一起充当体的P+区域282和P体278。源与体短路在一起。电流从源流出、经由栅276A、276B、276C下面的沟道、经由N外延层202、向下到达N掩埋层204D，然后向上经由N下沉区(sinker)284和N+区域286到达漏端子(drain terminal)(因此是术语准垂直)。DMOSFET 270通过N掩埋层204D与P衬底200隔离，其降低了器件的电阻。 
N沟道横向DMOSFET 272包括充当源的N+区域298以及一起充当体的P+区域294和P体292。电流从N+区域298流出、经由栅296下面的沟道、向下至N掩埋层204E并沿着N外延层202中的表面、然后向上经由N下沉区300和N+区域302至漏端子。N沟道LDMOSFET 272通过N掩埋层204E与P衬底200隔离并且通过P隔离区域288和P掩埋层290与DMOSFET270隔离。 
被隔离的PMOSFET 274包括充当源的P+区域310和充当漏的P+区域312。体是N外延层202的一部分并通过N+接触区域308被接触。电流从P+区域310经由栅314下面的沟道流到P+区域312。PMOSFET 274通过N掩埋层204F与P衬底200隔离并通过P隔离区域304和P掩埋层306与NMOSFET 272隔离。 
图11D示出了另一N沟道横向DMOSFET变体308、横向NMOSFET 310和垂直PNP双极型晶体管312。N沟道LDMOSFET 308类似于图11B示出的NMOSFET 238(相同的部件用同样的标记)，除了栅314在场氧化物层之上提升并且轻掺杂NMOSFET 308通过N掩埋层204G与P衬底200隔离以外。N沟道横向DMOSFET 310类似于图11B示出的N沟道LDMOSFET 242，除了NMOSFET 310不包括N掩埋层204以外。 
在垂直PNP晶体管312中，P+区域314充当发射极，N基316、N+区域318和N外延层202的一部分充当基极，以及P掩埋层320和P下沉区322充当集电极。PNP晶体管312通过N掩埋层204H与P衬底200隔离。 
N沟道横向DMOSFET 308通过P隔离扩散324和P掩埋层326与横向NMOSFET 310隔离，并且横向NMOSFET 310通过P下沉区328和P掩埋  层330与垂直PNP双极型晶体管312隔离。 
图11E示出了在生长于P衬底340上的P外延层342中形成的器件。CMOS对包括PMOSFET 344和NMOSFET 346。PMOSFET 344和NMOSFET346类似于图11B示出的PMOSFET 240和NMOSFET 242，除了PMOSFET344形成在N阱350中和NMOSFET 346形成在P外延层342中以外。PMOSFET 344和NMOSFET 346通过包括N掩埋层356及N隔离扩散(NI)352和354的隔离结构与P衬底340隔离。隔离结构的偏置可经由N+区域358设定，并且常常偏置在给CMOS器件供电的最正供应电压。 
N沟道轻掺杂横向DMOSFET 348包括：作为源的N+区域360，作为体的P+区域364、P体362和P外延层342的一部分，以及作为漏的N轻掺杂漏区366、N阱368和N+区域370。沟道形成在栅372下面的P阱362和P外延层342中。NMOSFET 348不与P衬底340隔离。 
图11A-11E所示器件的共同特征是它们通常要求长的热扩散以便实现经由外延层的连接。可能需要这些连接来形成隔离区域或者来连接至作为器件的组成部件的掩埋层。提供高击穿电压通常需要更厚的外延层和更长的热处理。所有热处理在从上注入的隔离区域中和从下向上扩散的掩埋层中既产生横向也产生垂直掺杂剂扩展。这种横向掺杂剂扩展限制了利用这些现有技术工艺能够达到的间距和封装密度。 
因此，随着器件自身特征尺寸的减小，相应地需要允许器件在晶片表面上更加致密封装的工艺。 
发明内容
按照本发明，通过在扩散的一侧或几侧上形成槽(在扩散之前)并用氧化物或其它电介质材料填充槽来限制热扩散工艺期间掺杂剂的横向扩展。优选地，通过在掺杂剂的两侧或多侧上、尤其是在工艺中更深扩散的结上形成槽，在几个方向上限制掺杂剂的横向扩展。 
大体上，限制扩散的槽具有充分的深度从而扩散的高度掺杂表面部分的大部分被槽限制，槽具有优选为结的最后深度的至少15-20％的深度。在一些情况下，槽全面地限制扩散，即，槽深于最后的结深。例如槽的深度范围可以为0.5μm至5μm，但是通常槽深会在1μm至3μm的范围。在一个优选实施例中，槽充分深以限制扩散的更高度掺杂部分且充分浅以易于填充和平  坦化。 
在包括外延层的实施例中，槽延伸进入外延层但是没有延伸穿过外延层并进入下面衬底。在一个优选实施例中，器件被深结隔离所隔离，这里，隔离结的主要部分被由电介质填充的槽限制。在其它实施例中，向上扩散的掩埋层叠盖槽限制的向下扩散的扩散以完成隔离结构。 
这个工艺对于在外延层中构造较高电压的器件尤其有用。标称在例如20V工作电压下可靠工作的双极型晶体管器件，将通常要求60V至70V范围内的击穿电压。这需要较厚的外延层和延伸穿过外延层以将器件与衬底电隔离或者使得器件彼此隔离的深扩散。这个隔离通过反向偏置的PN结提供。在传统技术中，这些深扩散要求大量的热预算(thermal budget)(温度和时间的乘积)，这也造成扩散横向扩展并增加器件的尺寸，限制了可以放置在晶片给定区域中的器件数量。 
使用本发明的原理，扩散区的横向扩大受限，因为槽内电介质材料中掺杂剂的扩散系数通常小于半导体衬底或外延层中掺杂剂的扩散系数。而且，掺杂剂扩散进入槽的电介质中之后不是电活性的并且不影响或改变相邻结或器件的结击穿。而且，即使相反导电性的掺杂剂在槽以下的区域中彼此接触，通常在这个位置的扩散的掺杂浓度足够低使得PN结的击穿电压较高。因此，本发明的使用允许较高的封装密度并提供了晶片上可用空间的极大有效利用。例如，器件可以隔开仅仅一个微米，而不是数十微米。 
本发明的原理不仅适用于用于隔离目的的扩散或区域，而且适用于用来提供至掩埋层或至衬底的电连接的“下沉区(sinker)”扩散。这种下沉区扩散可在其导电类型与扩散区自身的导电类型相同或相反的材料中形成。因此    不同于传统的仅提供隔离(并且难以制造)的深槽氧化物隔离，槽限制扩散能够提供从晶片顶表面至深在硅内部的结的低阻电接触，该结使用易于制造的工艺(即，因为它不要求困难的槽填充和平坦化步骤)。 
根据本发明的另一方面，电介质填充的槽从外延层或衬底的表面延伸进入沉没区域(submerged region)。该沉没区域可以是形成在外延层和衬底之间的界面处的掩埋层，或是通过以较高的能量注入掺杂剂到衬底中而形成的深区。 
附图说明
图1A-1D示出了在半导体器件中形成被扩散了的区域的常用工艺，尤其是在热处理期间发生的横向掺杂剂扩展； 
图2A和2B示出了被扩散了的区域的深度如何随着掩模开口宽度变化，掺杂剂经由该掩模开口注入； 
图3A和3B总结了图1A-1D和图2A-2B示出的问题； 
图4A和4B示出了在热处理期间保持掩埋层和垂直隔离区域之间间距的问题； 
图5A-5F示出了形成图4B所示结构的工艺步骤； 
图6示出了使用隔离区域下面的向上扩散的掩埋层作为降低热预算和横向掺杂剂扩展量的技术； 
图7A-7F示出了形成图6所示结构的工艺步骤； 
图8示出了包括用电介质填充的槽的隔离结构； 
图9A-9F示出了用于制造图8所示隔离结构的工艺； 
图10A-10D示出了在填充图8所示隔离结构的槽时会出现的问题； 
图11A-11E示出了使用现有扩散技术形成的几种半导体器件； 
图12示出了在与隔离扩散相反的导电类型的外延层中形成的槽限制的基本隔离扩散； 
图13A-13D示出图12所示槽限制的隔离扩散的几种变化； 
图14示出在与下沉区扩散相同的导电类型的外延层中形成的槽限制的下沉区扩散； 
图15A-15E示出图14所示槽限制的下沉区扩散的几种变化； 
图16A示出P型衬底中的槽限制的N型下沉区； 
图16B示出P型外延层中的槽限制的N型下沉区； 
图16C示出与下面的N掩埋层汇合的槽限制的N型下沉区； 
图16D和16E示出形成为环绕式隔离结构的一部分的、槽限制的N型下沉区； 
图17示出包括延伸到N掩埋层中的、填充了电介质的槽的隔离结构； 
图18示出在P型衬底中形成的、P型槽限制的下沉区； 
图19示出在P型外延层中形成的、P型槽限制的下沉区； 
图20示出在P衬底中形成的、槽限制的N阱； 
图21示出在N外延层中形成的、槽限制的P阱； 
图22A和22B示出使用填充了电介质的槽和N掩埋层来形成P外延层的被隔离口袋区； 
图23A和23B示出使用填充了电介质的槽和注入的深N区来形成P衬底的被隔离口袋区； 
图24A和24B示出使用填充了电介质的槽和P掩埋层来形成N外延层的被隔离口袋区； 
图25A和25B示出使用填充了电介质的槽和注入的深P区来形成N衬底的被隔离口袋区； 
图26A和26B示出使用填充了电介质的槽和P掩埋层来形成N外延层的被隔离口袋区，该P掩埋层通过N掩埋层与P衬底隔离； 
图27A-27I示出形成填充了电介质的槽的工艺； 
图28示出用于构造互补模拟双极型晶体管的工艺流程； 
图29A-29M示出图28概括的工艺的步骤； 
图30比较了非限制与槽限制的扩散，针对窄和宽特征尺寸。 
具体实施方式
图12示出本发明的结构和工艺的基本例。在P衬底400上已生长了N外延层402，并且P型掺杂剂例如硼已通过N外延层402的顶表面注入以形成P隔离区域404。槽408A和408B已经形成在N外延层402中P区404的相对侧。用电介质材料406填充槽408A和408B，电介质材料可以是氧化物、氮化物或者不同类型电介质的多层。 
在热处理期间，由于隔离区域404中的P型掺杂剂向下扩散，槽408A和408B充当掺杂剂横向扩展的阻挡层(barrier)。掺杂剂的扩散系数在电介质材料406中通常低于在N外延层402中。这就限制了掺杂剂的横向扩展。相应地，所造成的槽408A和408B之间P型掺杂剂浓度的提高趋于增加垂直方向上的掺杂剂浓度梯度，以及这趋于使得掺杂剂比不存在槽的情况更加迅速地向下扩散。因此得到给定的扩散深度需要更少的热处理。 
除了减少执行隔离扩散所需时间之外，该方法允许更窄的隔离特征尺寸被使用而不会受到欠缺扩散(一种对于给定量扩散时间与所要求的相比导致所不期望地更浅的结的效应)的限制。使用槽限制的扩散时欠缺扩散的发生出现得更晚，因为更低的横向扩散速度保持表面浓度和垂直梯度更高，促使  垂直扩散以更加快的速度进行。当然，在结的底部到达槽的底部后速度下降，但是到那时候扩散速度无论如何已经显著变慢了。 
在如上所述的工艺中，掺杂剂在近表面引入，使用传统低能量注入，例如140keV以下，具有可以从5E12cm-2变动至5E15cm-2的注入剂量(但是更常见地在2E13cm-2至2E14cm-2的范围)，或者通过预沉积形成(在存在气态或固态掺杂剂源的情况下通过高温扩散掺入)。扩散前的结深一般小于0.5μm。 
可选择地，在任何高温扩散时间之前，初始地可以在更深的深度形成注入，例如其峰值浓度处于硅内0.5至2.0μm处。更深的注入达到它们的全目标深度时需要的扩散时间更少，但是需要使用高能(即，兆伏)离子注入。注入能量范围从300keV到3MeV，为获得高制造生产率1MeV至2MeV的注入通常是优选的。阻挡来自其他区域的掺杂剂所需的光致抗蚀剂的厚度必须相应地增加，通常达到2至4μm的厚度。 
通常隔离扩散需要进行到比被隔离的外延层更深的结深，并且一般不小于外延厚度的120％，以保证外延层厚度的变化不会造成不完全隔离(意味着离子注入没有层叠到衬底上)。对于4μm层，4.8μm至5.2μm的扩散深度是常用的。该扩散可以在1050℃至1200℃下进行，但是优选地在1100℃至1150℃从而使扩散速度最大化而不损害扩散炉和造成晶片翘曲。 
在所示例子中，槽深度通常可蚀刻至外延厚度的大致一半，例如2μm，并通常是被隔离层的深度的30％至70％，但是可以在外延层的10％至90％之间变动。深度深于5μm的槽逐渐变得难以填充和平坦化。 
槽宽度可以在0.1μm至2μm的范围，槽尺寸在0.5至1μm左右是优选的。槽之间的台地(mesa)的宽度可以在0.5μm至10μm的范围，1.5至5μm的宽度是优选的。槽可仅在一侧限制扩散，在两侧是优选的(作为条带(stripe)或拱(ring))，但是也可在三侧或四侧限制扩散，或者在所有侧(同心的)完全包围扩散。 
在可选发明中，也可在扩散后或者部分扩散后蚀刻和填充槽，但是这样做时，工艺丧失了控制掺杂剂横向扩展的一些优势。通过在槽蚀刻前扩散，槽位置必须间隔更宽，以与区404的更宽扩展的横向扩散相交(intersect)。这种方法消除了形成窄却深的结的益处。 
一种替代方法是在注入区下面形成掩埋层。图13A中，例如，P掩埋层  410已经形成在P隔离区域404下面。对于P型隔离柱(isolation column)，P型掩埋层可包括硼(或注入的铝)，其在外延生长前以1E12-2至4E14cm-2 的剂量(但是2E13-2至2E14-2的剂量是优选的)以及通常在120keV以下的能量例如80keV(但是可能高达300keV)引入。在热处理期间，P掩埋层410向上扩散直到它与向下扩散的P隔离区域404汇合在位于槽408A和408B底部以下的位置处(用虚线表示)。图13B示出P隔离区域404和P掩埋层410的汇合发生在槽408A和408B间的台地中的实施例。图13C示出其中P区是P阱412而不是隔离区域的实施例，用于形成N外延层402的表面与P衬底400之间的连接。相比于隔离扩散，P阱412一般具有更低的浓度和更小的注入剂量，并且通常具有充分低的表面浓度以在阱内集成诸如NPN双极型晶体管或PMOS的器件。阱的形成通常使用从1E12cm-2至5E13cm-2范围的注入剂量，但是使用所报道的相同可能范围的用于隔离注入的注入能量。由于阱中的掺杂浓度一般小于隔离区域中的掺杂浓度，到达目标深度所需的阱扩散的扩散时间(或者等效的温度-时间)可能长20％至60％。 
图13D示出其中使用单个槽414的变体，并且P掩埋层416向上扩散直到P掩埋层416与槽414交迭。如果选择这个变体，必须小心以确保槽414足够深并且P掩埋层416向上扩散足够使得P掩埋层416实际上与槽414交迭。而且这个变体自身没有象槽限制的结隔离形式那样提供衬底和晶片顶面(topside)之间的电连接。 
如图14所示，本发明的技术也可用于在具有与下沉区区相同的导电类型的外延层中形成下沉区区。N下沉区区(sinker)418已经被注入并且在槽420A和420B之间向下扩散，这限制了N下沉区418的横向扩展。掺杂剂可以是磷。注入特性和注入剂量范围类似于P型(硼)注入的情形，除了磷注入要求2.5至3倍的能量来达到与硼注入相同的深度。扩散系数同样可比于硼，但是必须考虑实际条件来计算具体实例。如果磷注入仅用于引入掺杂剂作为浅结(但是不用于决定结深)，60keV至120keV的注入能量是常用的，90keV是典型值。 
从完备的观点出发，图14中N下沉区418的深度不是PN结的深度(如图12中P隔离扩散404的情形)。由于被扩散了的N型区域没有在N型外延层中形成PN结，所以“结”是虚结，是在浓度不同的两个接触或交迭的  N型区域之间的结。通常浓度上10至15％的变化可认为是虚结(virtualjunction)。 
图15A和15B分别可比于图13A和13B，并且示出N掩埋层422可向上扩散并且在槽420A和420B(图13A)的底部之下面与N下沉区418汇合，或在槽420A和420B之间的台地内汇合(图13B)。图15C和15D示出N掩埋层不必限制于正好在N下沉区下面的区域，而是可沿着一个或几个方向横向延伸。图15C中的N掩埋层424在槽420A和420B的底部之下与N下沉区418汇合；图15D中的N掩埋层426在槽420A和420B之间的台地内与N下沉区418汇合。图15E示出N掩埋层428在两个(或多个)方向上横向延伸并与N下沉区418汇合。N掩埋层422、424、426和428b可以是以60keV至180keV并且以范围在1E12cm-2至5E15cm-2(通常从5E14cm-2 至3E15cm-2)的剂量注入的砷、锑或磷。应当在外延生长前扩散N掩埋层，以防止外延期间的脱气和横向自动掺杂。前述现有技术的扩散周期(diffusioncycles)对于现有技术的形成掩埋层是常见的，其是适用的并且对于准备外延生长是足够的。N掩埋层424、426和428更常见地包括诸如砷或锑的慢扩散掺杂剂，以防止向上扩散以及外延厚度402的“平区域”(flat zone)的丧失。 
N掩埋层422、424、426和428也可以以高得多的剂量(例如，超过5E15cm-2)注入，但是必须在高温下退火以消除在外延生长期间晶体缺陷和堆垛层错的形成。 
图16A示出P衬底430中槽432A和432B之间包括N下沉区434的实施例。它的形成类似于图14的N下沉区418，除了它形成在P型材料中而不是在N型外延层中。图16B类似于图16A，除了槽432A和432B以及N下沉区434形成在P外延层436中而不是P衬底430中。图16C类似于图16B，但是示出N下沉区434与P掩埋层438汇合，P掩埋层438形成在P衬底430和P外延层436之间界面处并向上扩散从而与N下沉区434汇合。图16D示出N下沉区434与沿着一个方向横向延伸的N掩埋层440汇合，形成围绕P外延层436的在槽432B右侧的部分的抱合(wraparound)隔离结构。图16E示出类似于图16D所示的结构，但是N掩埋层442沿着两个(或多个)方向延伸从而在P外延层436内产生许多被隔离的口袋区。 
图17中，通过促使N掩埋层向上扩散直到N掩埋层442与被电介质填  充的槽444交迭来形成P外延层436的被隔离的口袋区(pocket)。 
图18示出在P衬底450中槽452A和452B之间包括P下沉区454的实施例。这个实施例，具有形成在P型材料或外延中的P下沉区，类似于图14所示N外延层中N下沉区的布置，除了所有P型和N型区域交换了。图19类似于图18，除了槽452A和452B以及P下沉区454形成于P外延层456中而不是P衬底450中。 
图20示出形成在P衬底460中的被电介质填充的单个槽462，及扩散到P衬底460中的N阱464，槽462防止N阱464扩散进入P衬底460的位于槽462左侧的部分。图21示出形成在生长于P衬底460之上的N外延层466中的槽462，槽462防止P阱468扩散进入N外延层466的位于槽462右侧的部分。在任何一种情况下，这个结构具有两个优点：它防止在掺杂浓度高的表面处形成任何PN结；并且它使阱边缘处的横向扩散最小。注意，一些增强扩散和增加的结深可以出现在阱边缘处。 
图22A和22B示出形成于P外延层472中的槽如何能与N掩埋层474一起用来形成P外延层472的被隔离的口袋区。图22A中，仅槽476B延伸进入N掩埋层474；槽476A没有。图22B中，槽478A和478B均延伸进入N掩埋层474。两种情况下可以使用相同的槽来形成槽限制的扩散，作为隔离、阱或者下沉区区。 
图23A和23B类似于图22A和22B，除了取代通过扩散在P衬底470和P外延层472的界面处形成N掩埋层，这里通过注入N掺杂剂到P衬底470中形成深N区480，这在申请[Attorney Docket No.AAT011 US]中更详细地作了介绍，同此共同提交，其全文引入作为参考。图23A中，仅槽476B延伸进入深N区480；槽476A没有。图22B中，槽478A、478B和478C全部延伸进入深N区480。这些槽也可用于形成槽限制的扩散，作为下沉区、隔离或者阱。 
图24A和24B示出在N外延层492中形成的槽如何可与P掩埋层494一起用来形成N外延层492的被隔离的口袋区。图24A中，仅槽496B延伸进入P掩埋层494；槽496A没有。图24B中，槽498A、498B和498C全部延伸进入P掩埋层494。所述槽也可用于形成槽限制的扩散，作为下沉区、隔离或阱。 
图25A和25B类似于图24A和24B，除了取代通过扩散在N衬底490  和N外延层492的界面处形成P掩埋层，这里通过注入P掺杂剂到N衬底490中形成深P区500，这在上面参考的申请[Attorney Docket No.AAT011 US]中作了介绍。图25A中，仅槽496B延伸进入深P区500；槽496A没有。图25B中，槽498A、498B和498C全部延伸进入深P区500。这些槽也可用于形成槽限制的扩散，作为下沉区、隔离或者阱。 
图26A和26B示出了包括形成在P衬底510和N外延层512间的界面处的N掩埋层514和P掩埋层516的结构。P掩埋层516向上扩散超过N掩埋层514的上边缘。这与N掩埋层514横向延伸超过P掩埋层516的事实相结合，产生了P掩埋层516的位于N掩埋层514之上并与P衬底510隔离的部分。这些槽也可用于形成槽限制的扩散，其作为下沉区、隔离或者阱。 
通过从N外延层512的表面向下延伸的电介质填充的槽，N外延层512可以分成被隔离的口袋区。图26A中，电介质填充的槽518C将N外延层512分成被隔离的口袋区。图26B中，电介质填充的槽520A和520B的每一个将N外延层512分成被隔离的口袋区。通常，电介质填充的槽应当延伸进入P掩埋层516，但是为了允许电流横向流过P掩埋层516，槽不应当延伸穿过P掩埋层516并进入N掩埋层514。这些槽也可用于形成槽限制的扩散，其作为下沉区、隔离或者阱。 
这里重述槽限制的扩散(并且更一般地称为槽限制的结)与深槽氧化物隔离之间的差异是重要的。深槽隔离(DTI)使用完全切穿外延层并进入下面的衬底的槽。因此在DTI工艺中，在槽出现的任何横断面中，横向电流流动(在阱、扩散结和甚至掩埋层中)被切断，即由于槽的存在而中断。例如当期望不相关的器件-例如两个相邻双极型器件的集电极-完全彼此隔离时，DTI型槽的深度是有益的。但是在双极型的横断面中，基极和集电极之间的横向电流流动不能被深槽切断，意味着DTI型槽不能够用于双极型的“内部”，而仅仅用于双极型之间。例如考虑图26B的结构，其中槽520S和520B延伸进入(但是没有完全穿过)P掩埋层516。由于PBL层516没有被“切断”，电流能够在所述层中横向流动，方便与该区域以外的区域中的层接触，这些有源器件可以构造于该区域。而且，与N掩埋层514的电接触也可以在沿着器件横向范围包括边缘的任何地方进行，并且N掩埋层514将仍然偏置在公共电位(common potential)，允许NBL514中的横向电流流动(平行于晶片表面)。如果使用DTI槽，N掩埋层会被切割成分隔的岛，每  一个岛需要它自己的电接触。类似的理由适用于图22B中交迭N掩埋层479的槽。 
图27A-27I示出用于形成电介质填充的槽的可能工艺。示出了槽形成在生长于衬底上的外延层中。如上所述，外延层和衬底可以是同一导电类型(N或P)或者不同导电类型。而且，如图23A和23B所示，例如，在某些实施例中，槽可以形成在不具有外延层的衬底中。在这些条件中工艺将保持基本上相同，除了用于槽深度的标准可能不同。 
如图27A所示，在外延层532的表面上形成诸如氧化物或氮化物(或其叠层)的材料的硬掩模层534。硬掩模层534用光致抗蚀剂层536掩蔽，并蚀刻以形成开口538。如图27B所示，通常使用反应离子蚀刻(RIE)蚀刻槽出540。尽管在制造槽栅(trench-gated)MOSFET的工艺中经常在RIE之前去除光致抗蚀剂层536，此处在RIE期间将光致抗蚀剂层536留在原位是可取的，因为该槽可以比通常用于槽栅垂直功率MOSFET的槽深(例如，2-4μm深)。或者，可以增加硬掩模层534的厚度以经受住硅槽蚀刻工艺。 
硬掩模层534和光致抗蚀剂层536被去除(或者利用掩模选择性地去除)，并且可选地，牺牲氧化物层542形成在槽540的壁上，如图27C所示，并且被去除，如图27D所示。这用于修复在RIE工艺期间通常出现的晶体损伤。在槽540的壁上生长氧化物衬(liner)544，如图27E所示，并且在槽540中和外延层532的表面之上沉积诸如TEOS氧化物的电介质546，如图27F所示。氧化物衬544充当对诸如硼和/或磷的掺杂剂的屏蔽，这些掺杂剂可以包含在电介质546中从而使电介质546更容易流动并填充到槽540中。如果这些掺杂剂被允许进入外延层532，器件的电特性可能改变。在某些情况下可能通过首先沉积未掺杂氧化物到槽中而可以省略氧化物衬。 
接下来，可通过化学机械抛光(CMP)平坦化该结构的顶表面，从而形成图27G所示的半平坦表面。外延层532的表面被再氧化以形成氧化物层548，如图27H所示。由于氧化工艺消耗部分外延层532而未消耗氧化物546(其已经氧化)，在槽540上方产生凹部。或者，在平坦化工艺中氧化物衬544的一部分可以留在外延层532的顶表面上，在这种情况下图27H所示的再氧化步骤可以是不必要的。 
替代的方案是对图27F中的玻璃546进行回蚀刻，这将不会产生与图27G所示一样平的表面。由于被沉积的氧化物趋于较快地蚀刻，因此槽上方  的一些凹部是可能的。接着氮化硅可被沉积并使用CMP方法平坦化，从而用氮化物盖住或密封槽的顶部。 
如图27I所示，多晶硅层550可以沉积在氧化物层548上并构图，用于形成电阻或电容。如果电容要被形成在多晶硅层550和外延层532之间，氧化物层548的厚度是关键的，并且通过热方式生长氧化物层548而不是沉积氧化物层548是可取的，因为热工艺通常比沉积工艺提供对氧化物层厚度更强的控制。如果多晶硅层550被用作电阻或者与另一上面叠加的多晶硅层用作电容，则这个因素不重要。 
图12至27所示的工艺步骤是能够用于制造广泛种类的半导体器件的构造单元，包括但不限于双极型晶体管、MOSFET、二极管等等。这些工艺步骤包括使用槽限制的扩散和结的结构的集成。图28和29示出将本发明用于互补(即，NPN和PNP两者的集成)模拟双极型晶体管的构造，但是这个具体实施例的描述不应当解释为说明本发明局限于此。术语“模拟”被包括进来仅用于标识本技术的目的是制造能够构造高质量电流源(高厄利电压器件)和高击穿电压(例如，大于3或5V而不会遭受BVceo急速返回到比供电电压低的维持电压的问题)的双极型器件。当然，槽限制的扩散技术不限于制造模拟双极型，也可用于数字优化的双极型。 
图28提供了该工艺的总览。每个“卡片”代表一工艺步骤。总体上讲，剪掉角的卡片表示可选步骤，尽管其它步骤在特定情形下也可以省略。 
工艺开始于一系列的注入和扩散到衬底中以及在衬底上生长外延层。接下来执行有关构造中间深度的局部槽隔离(PTI)区域的步骤。使用得益于槽限制的扩散的布局，深结被理想地注入和扩散，并且形成双极型晶体管的基极区域。可选地，可以构造多晶硅电容。接着是“后期”注入，其形成晶体管的发射极和集电极区域。最后，在硅之上构建用于提供与硅中的区域相连接的双层金属(DLM)互连结构。所谓“+5工艺”指整个DLM互连序列使用了5道掩模，一道定义和蚀刻至硅的接触，另一道用于金属1，第三道用于金属1和金属2之间的层间电介质的通孔蚀刻，第四道掩模用于金属2，最后一道掩模蚀刻用于焊盘(bonding pad)的钝化层。因此在完成硅处理之后，“+3工艺”生产出单层金属(SLM)，所谓“+5工艺”得到双层金属(DLM)，“+7工艺”得到三层金属互连。所有这些互连选项与所示的工艺流程相容，并且与槽限制的结和扩散的使用是相互兼容的。 
参考图29A，在P衬底600上依次沉积氧化物层602和光致抗蚀剂层604，构图光致抗蚀剂层604并经由光致抗蚀剂层604中的开口蚀刻氧化物层602。去除光致抗蚀剂层604，并经由氧化物层602中的开口注入(使用与上文描述的具有可比性的条件)锑和单离子化(single-ionized)或双离子化(double-ionized)的磷(或者两者的组合)，如图29B所示。 
去除氧化物层602，并且将锑和磷长时间驱入。这引起在P衬底600的表面上形成新的氧化物层606，并且N掩埋层608形成在P衬底600的表面之下，分成区段(section)608A、608B和608C。区段608A、608B和608C于在氧化物层602经由光致抗蚀剂层604中的开口蚀刻之后氧化物层602留下的位置处分隔。 
如图29D所示，去除氧化物层606，沉积并构图光致抗蚀剂层610。在分隔N掩埋层608的区段608A、608B和608C的间隙的上方的光致抗蚀剂层610中形成开口612A和612B，并在N掩埋层608的区段608A上方的光致抗蚀剂层610中形成开口612C。硼经由开口612A、612B和612C注入以在P衬底600中形成P掩埋层614的区段614A和614B(见图29E)。由于使用磷来形成N掩埋层608，硼注入的剂量应当相当高(例如3E14至7E15cm-2)，以确保在交迭区中硼克服磷掺杂。如果仅仅慢扩散掺杂剂例如锑或砷被用来形成N掩埋层608，硼注入的剂量可以减小到8E13cm-2。通过开口612C的硼掺杂剂不会反掺杂(counterdope)N掩埋层区段608A中的磷和锑，因此未在图29E中示出。 
如图29E所示，在P衬底600之上生长N外延层616。在此工艺期间，N掩埋层608和P掩埋层614向上扩散进入N外延层616。不需要附加扩散来形成这个结，因为外延沉积工艺本身发生在高温下。由于N掩埋层608包括快扩散掺杂剂磷，在外延生长之前进行的磷和锑注入在扩散中的驱入期间，N掩埋层608中的峰值掺杂剂浓度显著地向下移动。因此，在向上扩散进入N外延层616期间，硼通常移动在磷前面(硼具有更高的浓度和更高的扩散系数)，并且P掩埋层614比N掩埋层614的磷和锑掺杂剂更高地进入到N外延层616中。相反地，如图29E所示，P掩埋层614没有延伸到P衬底600中的磷/锑扩散之下。这在P掩埋层614的区段614C的情况下是重要的，因为如果P掩埋层部分614C延伸到N掩埋层区段608A之下，阱(由N掩埋层部分608A围起)到下面衬底的击穿电压会降低(见图29M)。 
P掩埋层614的区段614A和614B可以接触N掩埋层608的区段608A、608B和608C，如图29E所示，或者P掩埋层614的区段614A和614B可以与N掩埋层608的区段608A、608B和608C分隔，如图29F所示。P掩埋层614的区段614A和614B与N掩埋层608的区段608A、608B和608C之间的间距(或没有)通过改变光致抗蚀剂层610中开口612A和612B的宽度加以控制(见图29D)。在此次讨论的剩余部分，假定开口612A和612B的宽度被设定为产生图29F所示的实施例。 
如图29G所示，槽618形成在N外延层616中并用氧化物层622填充，优选地使用图27A-27I中示出的工艺。槽618形成N外延层616中的居间台地620A-620I。在本实施例中，槽618没有延伸至深达P掩埋层614的上边界。在其它实施例中，该些槽可以延伸进入P掩埋层614，但是它们不应该延伸至完全穿过P掩埋层614或完全穿过N外延层616进入P衬底600。槽618的宽度优选在0.8至1.2μm范围内，尽管可以使用更窄的槽。 
从图29G明显看出，一些槽618与P掩埋层614的区段614A、614B和614C的垂直边缘对齐。具体地，槽618B与区段614C的边缘对齐，槽618C和618D与区段614A的相对边缘对齐，以及槽618F和618G与区段614C的相对边缘对齐。结果，台地620B位于区段614C上方，台地620D位于区段614A上方，台地620G位于区段614B上方。使用由掩埋层注入期间生长的氧化物层在P衬底600的顶表面中形成的凹痕(indentation)，实现这些对齐。使用具有一频率的红外线，在该频率下硅有些透明，这些凹痕的“图像”可通过掩模对准机器透过薄外延层观看到。尽管由于外延层的弥散(dispersal)“图像”稍微模糊，但是实现掩模与掩埋层的良好对准是足够清晰的。图29C，例如，示出了在外延生长前形成N掩埋层608期间形成在P衬底600中的边缘。这些边缘，尽管在N外延层616的生长期间被硅覆盖，通过红外线，仍然可以在外延的底边缘、在衬底与外延的界面处观看到。用于将外延层表面上的部件与掩埋层对准的技术对于本领域技术人员是公知的，因此这里不再详细阐述。 
图29G所示的槽618的深度在图中示出为大约是外延层616厚度的一半，但根据工艺需要它可以延伸得更深或做得更浅。最重要的是，它没有延伸到完全穿过外延层，即，槽不是与外延层的厚度一样深，因此它不应当被认为是深槽隔离或其等效情况。如图29G所示，槽在它被蚀刻和填充时具有  接近交迭在P掩埋层614C上但是实际上与P掩埋层614C隔开的深度。然后在后续热处理中，PBL 614C层将向上扩散并可能与槽618交迭，尽管这个结果不被工艺流程所要求。 
如图29H所示，光致抗蚀剂层624形成在氧化物层622的表面上并被构图，从而具有位于台地620C、620F和620H上方的开口。砷和磷经由光致抗蚀剂层624中的该开口注入从而在台地620C、620F和620H中分别形成N+下沉区626C、626F和626H，如图29I所示。磷迅速地扩散而砷更慢地扩散，因此这两种掺杂剂的组合拉平(level out)了N+下沉区626C、626F和626H的掺杂剂分布(dopant profile)。包括砷和磷的混合注入涉及具有基本上不同扩散系数的两种掺杂剂。更快的磷可以比砷更轻地掺杂(例如，7E13cm-2，而不是2E15cm-2)，使得在后续热处理期间磷不会过深地延伸到硅中。 
接着剥离光致抗蚀剂层624，可以使用1000℃至1200℃的高温扩散工艺局部地扩散N型下沉区扩散剂1至7小时，但是优选在1100℃至1150℃之间。或者，扩散完全可以省略，或者注入和退火被磷的预沉积所取代(使用诸如POCL3的气态源)。预沉积是本领域所公知的，这里将不再详细阐述。 
然后，光致抗蚀剂层628形成在氧化物层622的表面上并被构图，从而具有位于台地620B、620D、620G和620I上方的开口。硼经由光致抗蚀剂层628中的该开口注入以在台地620B、620D、620G和620I中分别形成P+隔离区域630B、630D、630G和630I/630I′。去除光致抗蚀剂层628。 
现在退火该结构以驱入(drive in)N+和P+掺杂剂(这里称为隔离扩散)。退火的结果是，P+隔离区域630B与P掩埋层614C汇合，N+下沉区626C与N掩埋层608A汇合，P+隔离区域与P掩埋层614A汇合；N+下沉区626F与N掩埋层608B汇合，P+隔离区域630G与P掩埋层614B汇合，以及N+下沉区626H与N掩埋层608C汇合。P+隔离区域630I和630I′向下扩散但是没有与任何其它区域汇合。P+隔离区域630D与P掩埋层614A的结合以及P+隔离区域630G与P掩埋层614B的结合形成在顶部被槽618横向限制的P型掺杂剂列，其延伸进入P衬底600并且使形成在N外延层616中的器件相互隔离。所得结构显示在图29J中(只是PB区域638和NB区域632还没有形成)。 
在这个工艺流程中，硼隔离、磷下沉区和各种驱入扩散的顺序可以改变  而不会实质上改变所得器件(只要总的热预算、温度-时间周期(temperature-time cycle)到这时保持固定)。例如，硼隔离可以在N下沉区注入之前，N下沉区注入可以(或者可以不)采用注入后局部驱动扩散(postimplant partial drive diffusion)。 
另一种替代方案是使用具有高达3MeV的注入(但是优选具有从0.5MeV上至2MeV的不同能量的几次注入)的高能离子注入来注入隔离或下沉区或两者，从而注入之后的更深的结(已经超过2.5μm)比低注入能量深扩散型需要更少的扩散时间和更低的温度。 
图29J中，N型扩散(N下沉区和N掩埋层)示出为与P型扩散(P隔离区域和P掩埋层)隔开。即使N型扩散和P型扩散之间存在接触(如图29E所示的实施例)，这个接触只能发生在槽618的下面，在该处掺杂浓度较低。按照这种方式形成的任何PN结的击穿电压会较高，尤其是与如果槽不在那儿时形成的表面结相比较。换句话说，N下沉区和P隔离区域通过N外延层616表面附近的槽618分隔，在N外延层616的表面附近这些扩散的掺杂浓度高而足以导致低的击穿电压。在N外延层616的下部，该处在N下沉区和P隔离区域(或相应的N和P掩埋层)之间可能存在接触，这些扩散的掺杂浓度较低(并且更多分级或散开)，因此可形成的任何PN结的击穿电压会比较高。 
N外延层616的表面被掩蔽(未示出)并且N型掺杂剂例如磷经由掩模中的开口注入以形成N基极区域632，如图29J所示。磷注入可以从60keV至高达2MeV。较低的注入能范围通常需要工艺中稍后的驱入扩散(对于0.5μm至2.5μm的最后结深)、或需要使用多晶硅发射极(对于0.5μm以下的结深)。较高的能量注入需要更少的扩散或不需要扩散。注入剂量范围从3E13cm-2至2E14cm-2。剥离光致抗蚀剂掩模，以及沉积和构图光致抗蚀剂层634以形成开口636。硼(B+和/或B++)经由开口636注入以在台地620E中形成P基极区域638。硼的更深注入，称为本征基极，剂量可以在3E13cm-2 至2E14cm-2的范围，注入能量在90keV至2MeV的范围。较低的注入能量范围通常需要工艺中稍后的驱入扩散(对于0.5μm至2.5μm的最后结深)、或需要使用多晶硅发射极(对于0.5μm以下的结深)。较高的能量注入需要更少的扩散或不需要扩散。本征注入剂量在3E13cm-2至2E14cm-2的范围。 
如虚线所示，优选通过两次注入的叠加形成P基极区域638，即，在N  外延层616的表面附近创建低电阻区的低能注入(称作非本征基极注入)和更深地渗透到N外延层616中的较高能量注入(前述本征基极注入)。非本征基极注入典型的是在剂量大于5E14cm-2、能量为30至60keV下进行的B+ 或BF2 +种类(species)。如果进行显著基极扩散，非本征注入的使用具有有限的用途。对于浅结器件，它极大地提高性能。 
在高温下使用相当长的扩散时间形成N基极区域632或P基极区域638而不是使用更高注入能量的情形下，则必须从下沉区和隔离扩散消去热时间(hot time)。 
在注入两个基极区域后，去除光致抗蚀剂层634，并且沉积和构图光致抗蚀剂层640以形成一系列开口，如图29K所示。砷经由光致抗蚀剂层640中的开口注入从而在N基极632和N下沉区626C、626F和626H中形成接触区域，并且在P基极区域638中形成N发射极区域642。N发射极区域642延伸到P基极区域638的重掺杂表面区之下，使得基极的电特性由N发射极区域642下面的更轻掺杂部分决定，通过本征基极垂直导电。N+注入可以是30keV至50keV的磷，或优选是60keV至120keV的砷，剂量是2E15cm-2 至7E15cm-2。 
去除光致抗蚀剂层640，并且沉积和构图光致抗蚀剂层644以形成一系列开口，如图29L所示。硼经由光致抗蚀剂层644中的开口注入从而在P隔离区域630B、630D、630G、630I和630I′中形成接触区域，在N基极区域632中形成P发射极区域646，并且在P基极区域638中形成接触区域648。P+注入可以是30keV至50keV的硼，或优选是60keV至120keV的BF2 +，剂量是2E15cm-2至7E15cm-2。然后去除光致抗蚀剂层644。 
如图29M所示，在氧化物层622上沉积电介质层650。电介质层650被掩蔽，经由掩模中的开口蚀刻电介质层650和氧化物层622从而形成至N外延层616中不同区域的开口。在开口中沉积Ti或TiN阻挡层651，并且第一金属层652沉积在阻挡层651上方并被构图以形成金属接触。在电介质层650上沉积第二电介质层654，并施加一具有定位为接触P隔离区域630B、630D和630I的开口的通孔掩模。经由通孔掩模中的开口在电介质层654中蚀刻出通孔，并且在通孔中沉积第二金属层656。 
这个工艺的结果是，已经在N外延层616中形成了垂直PNP晶体管660、垂直NPN晶体管662和横向PNP晶体管664。垂直PNP晶体管660包括以  下区域： 
发射极：P+区域646 
基极：N基极区域632和N外延层616的一部分 
集电极：P掩埋层614C和P隔离区域630B 
垂直PNP晶体管660通过包括N掩埋层608A和N下沉区626C的隔离结构与P衬底600隔离。 
垂直NPN晶体管662包括以下区域： 
发射极：N+区域642 
基极：P基极区域638 
集电极：N外延层616的一部分、N掩埋层608B、N下沉区626F 
横向PNP晶体管664包括以下区域： 
发射极：P隔离区域630I′ 
基极：N外延层616的一部分、N掩埋层608C、N下沉区626H 
集电极：P隔离区域630I 
此外，垂直PNP晶体管660通过包括P隔离区域630D和P掩埋层614A的垂直列与垂直NPN晶体管662隔离。垂直NPN晶体管662通过包括P隔离区域630G和P掩埋层614B的垂直列与横向PNP晶体管664隔离。 
使用现有技术工艺，由于热处理期间的横向掺杂剂扩展，晶体管660、662和664通常将不得不彼此隔开数十微米。相反，使用本发明的横向限制的下沉区和隔离区域，晶体管660、662和664之间的间距，图29M示出为X1和X2，可以减小至仅3至4微米。这允许晶片上器件的封装密度的大幅增加，而不牺牲器件间电隔离的质量。 
图30示出了用于减小横向间距的槽限制的扩散的优势，尤其是在小特征尺寸深扩散方面。附图示出了四个被扩散了的区域，每一个开始于相同的浅离子注入(全部采用8E13cm-2的剂量和80keV的能量)，接着是相同的扩散(1100℃，4小时)。垂直和横向尺度上标记的增量是0.5μm。灰色的阴影表示最后掺杂浓度方面的数量级差异。 
槽限制的宽扩散701A中，被注入的区域跨距槽702之间的宽度，产生具有2μm宽度的扩散703(由线A-A′表示)。最重掺杂部分向下扩散至1μm的深度，如线E-E′所示。注意到扩散延伸至刚好在槽下面，深度小于2μm，但是重掺杂部分仅向下延伸至E-E′线。 
扩散701B是不受限制的宽扩散的例子，包括由具有2μm宽度(由线B-B′指示，长度上等于线A-A′)的注入构造的扩散704。高温驱入后，区域740扩散，它的重掺杂部分到达1μm的深度，到达由线E-E′标识的深度，并且横向扩散705将扩散的宽度扩展到大大地超过注入的2μm宽度。横向扩散705通常表现出等于结深85％的横向范围。由于掩模中用于定义注入的开口宽度比扩散704的重掺杂部分的深度宽，常规扩散701B与限制的扩散701A具有基本上相同的深度。 
扩散710A是被槽712限制的窄扩散的例子。注入713从槽延伸到槽，如线C-C′的长度所指示，具有约0.5μm的宽度。尽管扩散710A的宽度小于扩散的深度，结713具有明显地等于(如果不是略微大于)宽扩散701A和701B的深度，因此没有表现出欠缺扩散。即使其深度，槽限制的扩散713也具有非常窄的宽度。 
扩散710B是不受限制的窄扩散的例子，其中二维扩散的不利结果(所谓“欠缺扩散”)变得明显。不仅被扩散了的区域714横向扩展进入区715，而且扩散714的重掺杂部分甚至没有扩散足够深到越过线E-E′。事实上是扩散的大的横向分量将扩散从一维改变为二维，产生点源。比较710A和710B，槽限制的扩散更深、更重掺杂、并且更窄，所有这些是实现集成电路元件所期望的特性。 

Claims (14)

1.一种半导体结构，包括：
第一导电类型的半导体衬底；
形成于所述衬底上的所述第一导电类型的外延层；
形成于所述外延层中的槽，所述槽具有在所述外延层和所述衬底之间的界面上方的所述外延层中的底部，所述槽包含电介质材料；
与所述槽的侧面邻接的第二导电类型的区域；
形成于所述外延层中的第二槽，所述第二槽具有在所述外延层和所述衬底之间的界面上方的所述外延层中的底部，所述第二槽包含电介质材料，所述第二导电类型的区域邻接所述第二槽的侧面；及
所述第二导电类型的掩埋层，所述掩埋层位于所述衬底和所述外延层之间的所述界面，且从所述衬底向上延伸并与所述区域汇合。
2.如权利要求1的半导体结构，其中所述掩埋层在所述外延层中的低于每个所述槽底部的水平面的水平面处与所述区域汇合。
3.如权利要求2的半导体结构，其中所述掩埋层横向延伸超过所述槽中的一个。
4.如权利要求2的半导体结构，其中所述掩埋层横向延伸超过两个所述槽。
5.一种半导体结构，包括：
第一导电类型的半导体衬底；
在所述衬底的顶部上的第二导电类型的外延层；
形成于所述外延层中的第一和第二槽，所述第一和第二槽的每一个具有在所述衬底和所述外延层之间的界面上方在所述外延层中的底部，所述槽包含电介质材料；
在所述槽之间的台地中的第一导电类型的区域，所述区域与所述槽各自的侧面邻接，所述区域向下延伸到所述衬底。
6.一种半导体结构，包括：
第一导电类型的半导体衬底；
形成于所述衬底上的所述第一导电类型的外延层；
在所述衬底和所述外延层之间的界面处的第二导电类型的掩埋层；和
从所述外延层的表面延伸进入所述掩埋层的第一槽和第二槽，所述第一槽和第二槽用电介质材料填充。
7.如权利要求6的半导体结构，其中所述第一和第二槽的每一个具有在所述衬底和所述外延层之间的界面上方、在所述外延层中的底部。
8.一种半导体结构，包括：
第一导电类型的半导体衬底；
形成于所述衬底上的第二导电类型的外延层；
在所述衬底和所述外延层之间的界面处的所述第一导电类型的第一掩埋层；
在所述界面处的所述第二导电类型的第二掩埋层，所述第一掩埋层向上延伸至所述第二掩埋层之上的水平面；
从所述外延层的表面延伸进入所述第一掩埋层但是没有进入所述第二掩埋层的槽，所述槽用电介质材料填充。
9.如权利要求8的半导体结构，包括从所述外延层的所述表面延伸进入所述第二掩埋层的第二槽，所述第二槽用电介质材料填充。
10.如权利要求8的半导体结构，其中所述第二掩埋层横向延伸超过所述第一掩埋层使得所述第一掩埋层的位于所述第二掩埋层之上的部分与所述衬底电隔离。
11.一种制造半导体器件的方法，包括：
提供第一导电类型的半导体衬底；
在所述衬底的顶部上形成第二导电类型的外延层；
在所述外延层中形成槽对，每个所述槽具有在所述衬底和所述外延层之间的界面上方的底部；
用电介质材料基本上填满所述槽；
将所述第一导电类型的掺杂剂引入所述槽之间的台地中，所述掺杂剂邻接两个槽；以及
加热所述外延层以引起所述掺杂剂向下扩散到所述衬底。
12.如权利要求11的方法，包括加热所述衬底从而使所述掺杂剂在所述衬底中向下扩散。
13.如权利要求11的方法，其中引入掺杂剂包括引入具有与所述衬底的导电类型相同的导电类型的掺杂剂。
14.一种制造半导体器件的方法，包括：
提供半导体衬底；
注入掺杂剂到所述衬底中；
在所述衬底上形成外延层；
使所述衬底中的该掺杂剂向上扩散进入所述外延层中从而形成掩埋层；
在所述外延层中形成槽对，每个所述槽具有在所述衬底和所述外延层之间的界面上方的底部，该槽限定所述槽之间的台地，所述台地位于所述掩埋层之上；
用电介质材料基本上填满所述槽；
将掺杂剂引入到所述槽之间的台地中，所述掺杂剂邻接两个槽；以及
使所述台地中的所述掺杂剂向下扩散且引起所述掩埋层向上扩散，使得所述台地中的所述掺杂剂与所述掩埋层汇合。
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