CN101345227A - 引线框架、包括该引线框架的半导体封装及其制造方法 - Google Patents
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Abstract
本发明提供一种引线框架、包括该引线框架的半导体封装及其制造方法。该引线框架包括:第一引线框架部分,包括多个第一引线,所述多个第一引线具有第一分开的构造;第二引线框架部分,包括多个第二引线,所述多个第二引线具有与第一分开的构造互补的第二分开的构造;粘结构件,将第一引线框架部分和第二引线框架部分结合在一起,所述多个第一引线粘结到粘结构件的一个表面上,所述多个第二引线粘结到粘结构件的相对的表面上。
Description
本申请要求于2007年7月9日在韩国知识产权局提交的第10-2007-0068776号韩国专利申请的权益,该申请的全部内容通过引用包含于此。
技术领域
本发明涉及一种引线框架以及一种包括该引线框架的半导体封装。
背景技术
通常,由于电信号不能通过仅使用半导体芯片从外部接收电而被传输或者接收,所以需要这样一种技术,在所述技术中,半导体芯片被封装,以容易地将半导体芯片的各种电信号传输到外部。
图1是传统的半导体封装10的截面图。
参照图1,传统的半导体封装10包括:引线框架11,包括芯片焊盘(diepad)11a和引线11b;半导体芯片12,安装在芯片焊盘11a上;导线13,将半导体芯片12的输入/输出单元12a电连接到引线11b;模制树脂(mold resin)14,环绕/围住引线框架11和半导体芯片12的部分。
传统的半导体封装10通过引线11b电连接到外部电路板,所述引线11b通过半导体封装10的底表面暴露到外部。
引线11b包括第一引线部分11b_1和第二引线部分11b_2。在模制引线11b之后,通过利用例如锯切工艺来切割引线11b将引线11b分离或者分开成两个引线部分。
由于半导体芯片12的输入/输出单元12a的数量大,所以需要更多的分离的引线。因此,通过锯切分开引线11b。然而,在引线分离/分开方法中,在锯切过程中产生的切屑必须被去除。通常,使用洗涤操作来去除切屑,从而引线11b的内部(即,导线13所连接到的部分)通过由锯切形成的凹槽11c暴露到外部,使得该部分会由于向外部暴露而被腐蚀。此外,当在凹槽11c上另外执行电镀或者涂覆以防止这种腐蚀时,会因此而对应地增加制造成本。
发明内容
根据本发明的一方面,提供一种引线框架,该引线框架包括:第一引线框架部分,包括多个第一引线,所述多个第一引线具有第一分开的构造;第二引线框架部分,包括多个第二引线,所述多个第二引线具有与第一分开的构造互补的第二分开的构造;粘结构件,将第一引线框架部分和第二引线框架部分结合在一起,所述多个第一引线粘结到粘结构件的一个表面上,所述多个第二引线粘结到粘结构件的相对的表面上。
引线框架可包括构造成接纳半导体芯片的芯片焊盘。
芯片焊盘可连接到第一引线框架部分。
芯片焊盘可连接到第二引线框架部分。
第一引线框架部分还可包括第一坝条,所述第一引线被第一坝条支撑,并从第一坝条延伸。
第二引线框架部分还可包括第二坝条,所述第二引线被第二坝条支撑,并从第二坝条延伸。
粘结构件包括基膜和在基膜的两侧上的粘结部分。
根据本发明的另一方面,提供一种半导体封装,该半导体封装包括:半导体芯片,包括多个输入/输出单元;芯片焊盘,半导体芯片安装在该芯片焊盘上;多个第一引线,与芯片焊盘分开,所述多个第一引线具有第一分开的构造;粘结构件,具有第一粘结表面和第二粘结表面,所述多个第一引线粘结到第一粘结表面和第二粘结表面中的一个表面上;多个第二引线,与芯片焊盘分开,所述多个第二引线具有与第一分开的构造互补的第二分开的构造,所述多个第二引线粘结到第一粘结表面和第二粘结表面中的另一个表面上;第一导线,将输入/输出单元的第一部分电连接到所述多个第一引线;第二导线,将输入/输出单元的第二部分电连接到所述多个第二引线;封装物,用于环绕半导体芯片。
封装物可被构造成至少环绕所述多个第一引线的部分。
封装物可被构造成至少环绕所述多个第二引线的部分。
封装物可包括树脂。
树脂可以是环氧树脂。
粘结构件可包括基膜,第一粘结表面和第二粘结表面可通过形成在基膜的两侧上的粘结部分限定。
根据本发明的另一方面,提供一种形成用于半导体封装的引线框架的方法,所述方法包括以下步骤:将第一引线框架部分结合到双面粘结构件的第一面,第一引线框架部分包括具有第一分开的构造的多个第一引线;将第一引线框架部分与第二引线框架部分对准,第二引线框架部分包括具有与第一分开的构造互补的第二分开的构造的多个第二引线;将第二引线框架部分结合到双面粘结构件的第二面,使得所述多个第一引线和所述多个第二引线按照交替的并且不重叠的方式布置。
所述方法还可包括分离所述多个第一引线和所述多个第二引线。
所述分离步骤可包括去除第一引线框架部分和第二引线框架部分的部分。
所述去除步骤可包括:冲压出第一引线框架部分的第一坝条的第一部分,所述第一部分位于相邻的第二引线之间;冲压出第二引线框架部分的第二坝条的第二部分、所述第二部分位于相邻的第二引线之间。
可同时执行所述冲压步骤。
所述方法还可包括将芯片焊盘与第一引线框架部分和第二引线框架部分中的至少一个结合。
所述方法还可包括弯曲所述多个第一引线和所述多个第二引线中的至少一种。
附图说明
通过下面结合附图对各种示例性实施例进行的详细描述,本发明的上述和其它特点将变得更加清楚,其中:
图1是传统的半导体封装的截面图;
图2是示出根据本发明实施例的在将第一引线框架部分与第二引线框架部分结合在一起之后而形成的用于半导体封装的局部完成的引线框架的俯视图;
图3是图2的引线框架的第一引线框架部分的俯视图;
图4是图2的引线框架的第二引线框架部分和粘结构件的俯视图;
图5是沿着图4的V-V线截取的粘结构件的截面图;
图6是示出根据本发明实施例的图2的引线框架的部分的将被去除的部分的示意性局部放大图;
图7是根据本发明的实施例的当完成引线分离工艺时的引线框架的俯视图;
图8是图7的引线框架的第一引线、第二引线和粘结构件的放大透视图;
图9是示出根据本发明实施例的半导体封装的内部结构的示意性示图;
图10是根据本发明实施例的当半导体封装安装在外部电路板上时的截面图。
具体实施方式
以下,将通过参照附图对本发明的示例性实施例进行解释以详细地描述引线框架以及包括该引线框架的半导体封装。
图2是根据本发明实施例的用于半导体封装的引线框架100的俯视图。图3是图2的引线框架100的第一引线框架部分120的俯视图。图4是图2的引线框架100的第二引线框架部分130和粘结构件140的俯视图。
参照图2,引线框架100包括芯片焊盘110、第一引线框架部分120、第二引线框架部分130和粘结构件140。
通过将第二引线框架部分130设置、构造或者布置在第一引线框架部分120上来装配引线框架100,从而第一引线框架部分120和第二引线框架部分130通过粘结构件140彼此固定,粘结构件140介于第一引线框架部分120和第二引线框架部分130之间。虽然引线框架部分120被称为第一引线框架部分,但是,可选地,引线框架部分120可被称为第二引线框架部分,使得引线框架部分130被称为第一引线框架部分。
参照图3、图4和图5,将描述引线框架100的每部分。
芯片焊盘110被构造成支撑半导体芯片,并且芯片焊盘110相对于第一引线框架部分120被焊盘支撑单元111支撑。根据本发明的当前实施例,引线框架100包括芯片焊盘110,然而,本发明不限于此。也就是说,根据本发明的引线框架可不包括芯片焊盘。这种芯片焊盘吸收/消散从半导体芯片产生的热,并支撑半导体芯片,直到半导体芯片的电极和引线框架被彼此电连接并被封装为止。因此,改变的结构或者工具可被代替地使用以替换芯片焊盘,然后就不再需要芯片焊盘了。
第一引线框架部分120包括多个第一引线121和第一坝条(dambar)122,第一坝条122支撑第一引线121,使得第一引线121彼此隔开预定间隔。此外,第一引线121延伸远离第一坝条122。最好如图3所示,第一坝条122通常形成为方形环,第一引线121沿着方形环的侧部隔开,并从每个侧部垂直地向内(即,朝着方形环的相对的侧部)延伸。此外,焊盘支撑单元111从第一坝条122向内倾斜地延伸到芯片焊盘110。如以下将描述的那样,在用于形成半导体封装的模制期间,第一引线框架部分120的至少部分会被暴露到半导体封装的外部,使得第一引线框架部分120可被电连接到外部电路。
根据本发明的当前实施例,芯片焊盘110和第一引线框架部分120最初连接到焊盘支撑单元111,芯片焊盘110、第一引线框架部分120和焊盘支撑单元111一体或者整体地形成。然而,本发明不限于此,因此,根据本发明,芯片焊盘和第一引线框架部分可单独形成,然后被彼此连接在一起。此外,根据本发明,芯片焊盘可不连接到第一引线框架部分,而是可以一体地形成并连接到第二引线框架部分。
根据本发明的实施例,芯片焊盘110和第一引线框架部分120可通过压印或者蚀刻用于基底金属(base metal,例如,铁、镍、合金42、铜和铜合金)的材料形成。
如图4所示,第二引线框架部分130包括多个第二引线131和第二坝条132,第二坝条132支撑第二引线131,使得第二引线131彼此隔开预定间隔。第二引线131从第二坝条132延伸。最好如图4中所示,第二坝条132通常形成为方形环,第二引线131沿着方形环的侧部隔开,并从每个侧部向内(即,朝着方形环的相对的侧部)以及向外垂直地延伸。从图2可以清楚地看出,第二引线框架部分130的方环形坝条132在尺寸上稍微大于第一引线框架部分120的方环形坝条122(即,具有较大的周长或者较长/较大的侧部距离)。也就是说,第一坝条122被第二坝条132围绕。
第二引线131分开布置/隔开,从而不与第一引线121重叠。此外,第一引线121分开布置/隔开,从而不与第二引线131重叠。如图所示,当第一坝条122和第二坝条132被同心地布置时,第一引线121布置在相邻的第二引线131之间,第二引线131布置在相邻的第一引线121之间,使得第一引线121和第二引线131为交替的结构或者排列。也就是说,第一引线121和第二引线131具有互补的结构,从而第一引线121和第二引线131彼此不重叠或者接触或者抵触。通过将第一引线框架部分120和第二引线框架部分130布置成彼此垂直地重叠来装配引线框架100。因此,当从上观看引线框架100时,第二引线131和第一引线121被布置成使得第二引线131和第一引线121可同时被看见。由于这种布置,引线分离或者分开工艺可被容易地执行,在所述引线分离或者分开工艺中,第一坝条122的部分和第二坝条132的部分被去除(稍后将被描述)。
与第一引线框架部分120类似,第二引线框架部分130可通过压印或者蚀刻用于基底金属(例如,铁、镍、合金42、铜和铜合金)的材料形成。
如图2和图4所示,粘结构件140的整体形状是方形环。此外,最好如图2中所示,方环形粘结构件140在尺寸上稍微小于第一引线框架部分120的方环形坝条122(即,具有较小的周长)。
因此,粘结构件140被设置成使其附于第二引线框架部分130的每个第二引线131的一端。也就是说,粘结构件140的方形的尺寸小于第二坝条132的方形的尺寸,因此,粘结构件140仅附于每个第二引线131的一端,而不附于第二坝条132。
如图5所示,粘结构件140包括基膜141和在基膜141的顶表面和底表面上的粘结部分142。因此,粘结构件140被构成为双面粘结带。
用作基膜141的材料不限于具体的材料。例如,基膜141可由聚醚砜(PES)、聚丙烯酸酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(polyethylene napthalate,PEN)、聚对苯二甲酸乙二醇酯(polyethyleneterepthalate,PET)、聚苯硫醚(PPS)、聚烯丙基化合物(polyallylate)、聚酰亚胺、聚碳酸酯(PC)、三乙酸纤维素(cellulose tricaetate,TAC)或者乙酸丙酸纤维素(cellulose acetate propinonate,CAP)形成。
通过在基膜141的顶表面和底表面涂覆具有预定粘结强度的粘结剂而形成粘结部分142。用作粘结部分142的粘结剂的材料不限于具体的粘结材料。例如,可使用溶剂蒸发型粘结剂。
为了完成引线框架100,第二引线框架部分130布置在第一引线框架部分120上,使得第一引线121和第二引线131分别粘结到粘结构件140的顶表面和底表面上,反之亦可。由于这种结构,虽然在接下来的操作中,利用冲压去除第一坝条122和第二坝条132,但是,由于粘结构件140的存在,第一引线121和第二引线131不散开,并按照预定间隔彼此分开,从而被彼此固定。
根据本发明的当前实施例,粘结构件140的一个表面附于第二引线框架部分130的每个第二引线131的一端,而粘结构件140的另一个表面附于第一引线框架部分120的每个第一引线121的一端。然而,本发明不限于此,因此,根据本发明,粘结构件的另一个表面可附于第一引线121,然后,粘结构件的一个表面可附于第二引线131。此外,引线框架部分120和130可基本上同时或者按照任意连续的顺序(例如,第一引线框架部分120最初附于粘结构件140上(反之亦可),第二引线框架部分130最初附于粘结构件140上(反之亦可))依次附于粘结构件140上。
如上所述,通过将第一引线框架部分120和第二引线框架部分130重叠而将线框架100构造成一个引线框架。因此,由于引线的数量可显著增加,所以可容易地实现具有许多引线的半导体封装。
引线框架100被构造成使得第一引线121不与第二引线131重叠。因此,由于在接下来的引线分离或者分开工艺期间,可容易地执行冲压工艺,所以可降低制造成本和制造操作的数量。
此外,引线框架100被构造成使得在接下来的导线结合工艺期间不与包含在半导体封装中的半导体芯片的电极抵触。
在此描述的被装配的引线框架100可以是半导体封装的一部分。以下,将描述包括引线框架100的半导体封装的制造方法。
图6是示出图2中示出的引线框架100的部分的将被去除(例如,利用冲压)的部分的示意性局部放大图。
在图6中,示出了引线框架100的第一引线121、第一坝条122、第二引线131、第二坝条132和粘结构件140。由图6中的虚线指示的区域A和B是引线框架100的将被去除(例如,通过通用的矩形冲压机)的部分,以制造半导体封装200。这种去除工艺是这样一种工艺,在所述工艺中,执行引线分离或者分开工艺,以利用导线结合将半导体芯片的输入/输出单元连接到引线。
通过冲压执行引线分离工艺。将被去除的主要部分是区域A和B。如图所示,区域A的周界限制第一坝条122的部分和每个第一引线121的部分,所述区域A限定为引线框架100的在第二坝条132和粘结构件140之间并且在相邻的第二引线131之间的部分。区域B的周界限制第二坝条132的一部分。
此外,由图6中的双点画线指示的在区域A和B之间的线S限定用于模制的基线或者外周,通过在引线框架100和其上的芯片上涂覆模制树脂来执行所述模制,以围住或者环绕芯片和引线框架100的至少一部分。也就是说,树脂可从线S向内延伸以围住引线框架100的中部,芯片被构造在引线框架100的中部。
在引线分离工艺中,在区域A和B被去除时,由于第一引线121和第二引线131被布置成不互相重叠,如上所述,所以引线可被容易地分离。然而,如果第一引线121和第二引线131被布置成彼此重叠,则当利用冲压分离第一引线121时,第二引线131的一部分也会断裂。
在引线分离工艺中,利用冲压去除区域A,然后利用冲压去除区域B。当冲压区域A时,去除第一坝条122的支撑第一引线121的那些部分。因此,在这点上,所有的第一引线121被电分离、隔开或者分开,并且被分离的第一引线121被粘结构件140支撑。
根据本发明的当前实施例,由于针对线S执行模制,所以在半导体封装200进行半导体封装期间,区域B不被模制。因此,在半导体封装200进行半导体封装之后,可去除区域B中的那些部分。
根据本发明的当前实施例,区域B被示出为与限定封装线的线S相邻。然而,根据设计,区域B可被引线框架的导轨(未示出)代替,所述引线框架的导轨基本上支撑第二引线131。在这种结构中,当半导体封装完成,并且半导体封装被分离时,可将半导体封装与引线框架的导轨分开。不需要在完成的半导体封装的分离之前去除区域B,在这种情况下,形成在引线框架100上的电镀层几乎不破裂,并且电镀层的截面形状几乎不暴露。因此,由于引线的压印表面而能够防止腐蚀,这是用于确定半导体封装的可靠性的一个因素。
根据本发明的当前实施例,在封装期间,区域B不被模制,然而,本发明不限于此。也就是说,根据本发明,根据设计,可在区域B中执行模制。在这种情况下,区域B在模制之前被去除。
根据本发明的当前实施例,在引线分离工艺中,首先利用冲压去除区域A,接着,利用冲压去除区域B。然而,本发明不限于此。也就是说,根据本发明,可首先去除区域B,接着,可去除区域A。此外,为了便于进行工艺,可在一次冲压操作中同时去除区域A和B。
图7和图8中示出了在当引线分离工艺完成时的情况下的引线框架100。
图7是根据本发明的实施例的当完成引线分离工艺时的引线框架100的俯视图。图8是图7的引线框架100的第一引线121、第二引线131和粘结构件140的放大透视图。
参照图7和图8,引线框架100具有合适的形状,使得第一引线121和第二引线131的每个分离,从而在半导体封装200中被使用。也就是说,如上所述,第一引线121和第二引线131分别粘结到粘结构件140的相对的侧部,从而第一引线121和第二引线131彼此隔开,并被固定到粘结构件140。此外,半导体芯片210可布置在引线框架100的芯片焊盘110上,如图9和图10所示。半导体芯片210可通过粘结剂等固定在芯片焊盘110上。
如图9和图10所示,半导体芯片210的多个输入/输出单元211以及被分离的第一引线121和第二引线131均连接到第一导线221或者第二导线222。
第一导线221和第二导线222利用导线结合被安装,并且由包含金(Au)的金线形成。
根据本发明的当前实施例,第一导线221和第二导线222由Au形成,然而,本发明不限于此。也就是说,根据本发明,第一导线221和第二导线222可由具有高电导率的任何材料形成。
接着,通过使用模制树脂230在半导体芯片210、芯片焊盘110、第一引线121、第二引线131、粘结构件140、第一导线221和第二导线222上执行模制。
在模制期间,第一引线121通过半导体封装200的底表面暴露在所述封装200的外部,第二引线131从半导体封装200的侧部暴露到外部。因此,外部电路板可电连接到半导体封装200。
在本实施例中,模制树脂230由包含环氧树脂的材料形成,然而,本发明不限于此。因此,可使用模制树脂,使得其材料是不导电的,并可保护半导体芯片等。
图9中示出如上所述制造的半导体封装200的内部结构。
如图10所示,所制造的半导体封装200安装在外部电路板300上。
参照图10,半导体封装200的每个第二引线131的一端可被弯曲,从而电连接(例如,通过焊膏)到形成在外部电路板300上的电路单元,从而半导体封装200可被表面贴装。此外,第一引线121通过焊膏电连接到形成在外部电路板300上的电路图案,或者第一引线121通过使用由金、易熔的锡(Sn)/铅(Pb)等形成的导电球或者导电层而电连接到电路图案。
如上所述,半导体封装200包括引线框架100,从而电连接到外部电路板300的引线的数量会增加。因此,可实现高性能低制造成本的半导体封装200。
可不使用锯切工艺而制造半导体封装200,在所述半导体封装200中,引线的内侧的一部分暴露到外部,以使所述引线分离。因此,可解决由于引线的腐蚀而引起的问题,并可提高半导体封装200的可靠性。此外,可不使用后处理而制造半导体封装200,从而可降低制造成本。
根据本发明,提供一种引线框架以及一种半导体封装,从而可以低制造成本实现具有高可靠性的半导体封装。
虽然已参照本发明的示例性实施例具体表示和描述了本发明,但本领域普通技术人员应该理解,在不脱离由权利要求限定的本发明的精神和范围的情况下,可以对其进行形式和细节上的各种修改。
Claims (20)
1、一种引线框架,包括:
第一引线框架部分,包括多个第一引线,所述多个第一引线具有第一分开的构造;
第二引线框架部分,包括多个第二引线,所述多个第二引线具有与第一分开的构造互补的第二分开的构造;
粘结构件,将第一引线框架部分和第二引线框架部分结合在一起,所述多个第一引线粘结到粘结构件的一个表面上,所述多个第二引线粘结到粘结构件的相对的表面上。
2、如权利要求1所述的引线框架,还包括构造成接纳半导体芯片的芯片焊盘。
3、如权利要求2所述的引线框架,其中,芯片焊盘连接到第一引线框架部分。
4、如权利要求2所述的引线框架,其中,芯片焊盘连接到第二引线框架部分。
5、如权利要求1所述的引线框架,其中,第一引线框架部分还包括第一坝条,所述多个第一引线被第一坝条支撑,并从第一坝条延伸。
6、如权利要求5所述的引线框架,其中,第二引线框架部分还包括第二坝条,所述多个第二引线被第二坝条支撑,并从第二坝条延伸。
7、如权利要求1所述的引线框架,其中,粘结构件包括基膜和在基膜的两侧上的粘结部分。
8、一种半导体封装,包括:
半导体芯片,包括多个输入/输出单元;
芯片焊盘,半导体芯片安装在该芯片焊盘上;
多个第一引线,与芯片焊盘分开,所述多个第一引线具有第一分开的构造;
粘结构件,具有第一粘结表面和第二粘结表面,所述多个第一引线粘结到第一粘结表面和第二粘结表面中的一个表面上;
多个第二引线,与芯片焊盘分开,所述多个第二引线具有与第一分开的构造互补的第二分开的构造,所述多个第二引线粘结到第一粘结表面和第二粘结表面中的另一个表面上;
第一导线,将输入/输出单元的第一部分电连接到所述多个第一引线;
第二导线,将输入/输出单元的第二部分电连接到所述多个第二引线;
封装物,用于环绕半导体芯片。
9、如权利要求8所述的半导体封装,其中,封装物被构造成至少环绕所述多个第一引线的部分。
10、如权利要求8所述的半导体封装,其中,封装物被构造成至少环绕所述多个第二引线的部分。
11、如权利要求8所述的半导体封装,其中,封装物包括树脂。
12、如权利要求11所述的半导体封装,其中,树脂是环氧树脂。
13、如权利要求8所述的半导体封装,其中,粘结构件包括基膜,第一粘结表面和第二粘结表面通过形成在基膜的两侧上的粘结部分限定。
14、一种形成用于半导体封装的引线框架的方法,所述方法包括以下步骤:
将第一引线框架部分结合到双面粘结构件的第一面,第一引线框架部分包括具有第一分开的构造的多个第一引线;
将第一引线框架部分与第二引线框架部分对准,第二引线框架部分包括具有与第一分开的构造互补的第二分开的构造的多个第二引线;
将第二引线框架部分结合到双面粘结构件的第二面,使得所述多个第一引线和所述多个第二引线按照交替的并且不重叠的方式布置。
15、如权利要求14所述的方法,还包括分离所述多个第一引线和所述多个第二引线。
16、如权利要求15所述的方法,其中,所述分离步骤包括去除第一引线框架部分和第二引线框架部分的部分。
17、如权利要求16所述的方法,其中,所述去除步骤包括:
冲压出第一引线框架部分的第一坝条的第一部分,所述第一部分位于相邻的第二引线之间;
冲压出第二引线框架部分的第二坝条的第二部分,所述第二部分位于相邻的第二引线之间。
18、如权利要求17所述的方法,其中,同时执行所述冲压步骤。
19、如权利要求14所述的方法,还包括将芯片焊盘与第一引线框架部分和第二引线框架部分中的至少一个结合。
20、如权利要求14所述的方法,还包括弯曲所述多个第一引线和所述多个第二引线中的至少一种。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (9)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN101937850B (zh) * | 2009-06-30 | 2012-08-22 | 佳能株式会社 | 封装制造方法和半导体装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20090114 |