CN101276838A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN101276838A
CN101276838A CNA2008100865468A CN200810086546A CN101276838A CN 101276838 A CN101276838 A CN 101276838A CN A2008100865468 A CNA2008100865468 A CN A2008100865468A CN 200810086546 A CN200810086546 A CN 200810086546A CN 101276838 A CN101276838 A CN 101276838A
Authority
CN
China
Prior art keywords
electrode
region
chip
drain electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100865468A
Other languages
English (en)
Other versions
CN100585877C (zh
Inventor
吉田哲哉
宫田拓司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN101276838A publication Critical patent/CN101276838A/zh
Application granted granted Critical
Publication of CN100585877C publication Critical patent/CN100585877C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置，在上漏极结构的MOSFET中，需要确保漏极电极和电流的取出区域(导电路)在半导体芯片上。在芯片终端部为了防止反转，需要环形区域或屏蔽金属，但由于需要确保这些区域具有某种程度的宽度，故引起元件区域小型化或芯片大型化。元件区域在作为无效区域的芯片外周端配置成为导电路的高浓度n型杂质区域和漏极电极。故不缩小元件区域也不扩大芯片而实现上漏极结构。通过将n型杂质区域和漏极电极设置在芯片外周端，即使不另外设置以往的环形区域或屏蔽金属也可终止基板的耗尽层。即由n型杂质区域和漏极电极可兼用做环形区域或屏蔽金属，故成为具有必需结构的上漏极结构的MOSFET且能避免元件区域的缩小或芯片面积的增大。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及一种将与输入输出部分别连接的第一电极和第二电极设置在同一主面侧的结构中，可缓和电流路径的集中，并可有效利用芯片面积的半导体装置。
背景技术
分立半导体的半导体装置(半导体芯片)，多为与输入部和输出部分别连接的电极分别设置在芯片的两主面(表面和背面)上的结构，也公知有两电极设置于芯片的一主面上，可进行表面安装的类型。
参照图4，以MOSFET为例，说明以往的可表面安装型的半导体装置。图4(A)是平面图，图4(B)是图4(A)的b-b线剖面图。
在n+型半导体基板110上设置n-型半导体层111，设置p型杂质层112。形成从p型杂质层112表面直至n-型半导体层111的沟槽115，沟槽115的内壁由栅极绝缘膜116覆盖，在沟槽115内埋设栅极电极117并设置多个MOSFET元件，在与沟槽115邻接的p型杂质层112的表面上形成n+型源极区域114。沟槽115上覆盖层间绝缘膜118。
与各元件的源极区域114连接而设置有源极电极120。栅极焊盘电极121a通过金属栅极配线121和多晶硅栅极配线125与栅极电极117连接。漏极电极122设置在芯片的一端侧区域的n+型区域123上。另外，设置从n+型区域123表面贯通n-型半导体层111直至n+型半导体基板110的导电区域119，导电区域119与漏极电极122接触。
在栅极焊盘电极121a、源极电极120、漏极电极122上设置成为外部连接端子的焊料突起126(例如、参照专利文献1)。
另外，图5是表示通常的MOSFET的芯片端部的图。图5中表示在基板的一主面上设置源极电极120，在另一主面上设置漏极电极122的结构，其他结构与图4相同。因此，与图4相同的结构要素以相同的符号表示，省略其说明。
参照图5，为了在MOSFET中确保规定的耐压，在配置有元件的p型杂质层(沟道层)112的端部，设置扩展高浓度的p型杂质的所谓的防护圈150，另外，为了防止基板表面的反转或终止耗尽层的扩展，在基板的最外周配置高浓度杂质区域(环形区域)151。另外，在环形区域151上与其接触，配置不施加任何电位的金属层(屏蔽金属)152。屏蔽金属152是配置在芯片最外周的金属层(例如参照专利文献2)。
专利文献1 JP特开2002-353452号公报
专利文献2 JP特开2005-101334号公报(第19页第8图)
在图4的结构中，从配置了如箭头(图4(A))的元件的源极电极120下方，朝向配置于芯片的一边侧的导电区域119和漏极电极122而形成源极电极120和漏极电极122之间的主要的电流路径。即，由于电流成分集中在配置于一个区域的导电区域119，故存在接通阻抗高的问题。
另外，也存在与漏极电极近的元件和与漏极电极远的元件中，横向的阻抗成分产生差异等的电流偏压的问题。
另外，例如用于向源极电极120和相同主面的漏极电极122引出电流的导电区域119，通过在设置于基板的沟槽中埋设多晶硅或金属层等导电材料等而形成。
另外，如图5所示，在MOSFET以及其它分立装置中，在基板的端部设置将杂质高浓度地扩展的高浓度杂质区域(环形区域)151，防止耗尽层到达基板端部。例如：在施加VDSS(将栅极和源极短路时的漏极-源极间的反偏压)时等，有时有从防护圈扩展的耗尽层到达基板端部的情况。因此，存在产生泄漏电流的问题。
为了防止耗尽层到达芯片端部，环形区域151设置在芯片端部上。由于只要可以防止耗尽层到达芯片端部即可，故设置在距离表面深度较浅的区域。另外，考虑到耗尽层的扩展(为了不使耐压恶化)环形区域151从元件区域端部(例如防护圈150)充分离开而设置。另外，对于环形区域151和与环形区域151接触的金属层(屏蔽金属)152，将其宽度较宽地设置可以有效地防止耗尽层到达芯片端部。
这样，将漏极电极122和源极电极120设置在芯片的一主面侧的所谓的上漏极结构的情况下，需要将用于取出漏极的导电区域119、或漏极电极122、还有环形区域151设置在一主面侧上，存在芯片端部的区域变大，芯片尺寸增加的问题。
另外，由于如果抑制芯片尺寸的扩大则元件区域变窄，故存在例如若为MOSFET则接通阻抗增加的问题。
发明内容
本发明是鉴于以上问题而发明的，第一，该半导体装置具有：高浓度一导电型半导体基板；设置在该半导体基板上的一导电型半导体层；设置在该半导体层的一主面的分立半导体的元件区域；遍及该半导体层的端部的整周，从该半导体层的侧面露出，使其深度为从所述一主面到达所述半导体基板的深度而设置的高浓度的一导电型杂质区域；设置在所述元件区域上，与该元件区域的输入部或输出部连接的第一电极；由所述半导体层上的最外周的金属层构成，与所述一导电型杂质区域接触，与所述元件区域的输出部或输入部连接的第二电极。
根据本发明，第一，通过遍及包围一个第一电极的芯片(半导体基板)端部的整周，配置从基板的侧面露出的高浓度n型杂质区域作为导电路，在该n型杂质区域上设置第二电极，可将从第一电极向第二电极流动的电流路径分散到芯片的整个周上并引出。因此，基板中流动的电流的引出不会集中于一个位置，可降低接通阻抗。
第二，通过芯片端部的n型杂质区域和第二电极，可防止耗尽层到达芯片端部。
以往，在芯片端部的表面设置高浓度的杂质区域(环形区域)，配置不施加任何电位的金属层(屏蔽金属)来防止基板表面的反转。环形区域和屏蔽金属的宽度越宽防止反转的效果越好。但是，若这些部件太宽则芯片尺寸的扩大或元件区域的缩小等危害大。
但是，根据本实施例，可以有效利用半导体芯片的周边区域的面积。即，通过将成为导电路的n型杂质区域设置在基板的最端部使之从基板的侧面露出，在n型杂质区域上设置第二电极，可以兼具环形区域和屏蔽金属的功能。
由于环形区域不能配置晶体管元件，故作为元件区域为无效区域。另外，将基板的电流引出的导电路的配置区域作为元件区域也是无效区域。在本实施例中，共用这些区域，将导电路和第二电极配置在作为元件区域无效的无效区域，可扩大芯片上的元件区域的占有面积，实现芯片的小型化或元件区域的扩大造成的接通阻抗的降低。
另外，由于第二电极的宽度以及成为导电路的n型杂质区域的宽度配置在芯片的整个周上，故可充分确保总面积，也可避免电流引出的阻抗增大。
第三，可将配置于元件区域的端部的防护圈高效地配置在第一电极和第二电极之间，有利于扩大元件区域的占有面积。
第四，可有效利用芯片的角部中的无效区域。通常，芯片为矩形，以往的环形区域是具有规定曲率的图形，比沿芯片边的区域更宽地形成。本实施例中，包含角部在内可作为导电路和第二电极的配置区域使用，故可充分确保作为导电路和第二电极的面积，有利于接通阻抗的降低。
附图说明
图1(A)、(B)是说明本发明的实施例的半导体装置的平面图；
图2是说明本发明的实施例的半导体装置的剖面图；
图3(A)、(B)是用于说明本发明的实施例的半导体装置的平面图；
图4(A)是用于说明以往的半导体装置的平面图，图4(B)是用于说明以往的半导体装置的剖面图；
图5是说明以往的半导体装置的剖面图。
附图标记
1  n+型硅半导体基板
2  n-型半导体层
3  漏极区域
4  沟道层
7  沟槽
10  半导体基板(半导体芯片)
11  栅极绝缘膜
13  栅极电极
13c 栅极引出电极
14  体区
15  源极区域
16  层间绝缘膜
17  源极电极
18  漏极电极
18p  焊盘部
19  栅极配线电极
19p  焊盘部
20  元件区域
21  防护圈
22  n型杂质区域(导电路)
26  外部连接电极
110  半导体基板
111  n-型半导体层
112  p型杂质层
113  体区
114  源极区域
115  沟槽
116  栅极绝缘膜
117  栅极电极
118  层间绝缘膜
120  源极电极
121a  栅极焊盘电极
121  金属栅极配线
125  多晶硅栅极配线
122  漏极电极
123  n+型区域
126  焊料突起
150  防护圈
151  环形区域
152  屏蔽金属
E  (芯片)端部
C  元件
S  源极端子
D  漏极端子
G  栅极端子
具体实施方式
参照图1～3，详细说明本发明的实施例。
本发明的半导体装置，由高浓度一导电型半导体基板，一导电型半导体层、元件区域、一导电型杂质区域、第一电极、第二电极构成，在元件区域形成分立半导体的元件。
在此，本实施例的分立半导体的元件是指个别或单一功能或者这些复合元件的总称。作为一例，有MOSFET(Metal Oxide semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate BipolarTransistor：隔离栅型双极晶体管)、结型场效应晶体管(J-FET)、双极晶体管、二极管等。另外，本实施例的分立半导体中包含例如将MOSFET和SBD(Schottky Barrier Diode：肖特基势垒二极管)等不同的分立半导体的元件区域集成到相同基板(芯片)上的复合元件的结构。
首先，参照图1，作为本发明的实施例说明MOSFET的情况。
图1是表示本实施例的MOSFET100的图。图1(A)是省略一主面侧的电极层和绝缘膜，表示元件区域的平面图。图1(B)是表示半导体芯片的一主面侧的电极层的平面图。
如图1(A)，在半导体基板(半导体芯片)10的第一主面Sf1侧的大致中央，设置扩展所希望的杂质等并配置有多个MOSFET的元件C的元件区域20(双点划线)。MOSFET的元件C设置在配置于n型半导体基板10的第一主面Sf1的表面的p型沟道层4内。在沟道层4的端部上沿该沟道层设置作为高浓度的p型杂质的扩展区域的防护圈21。另外，在本实施例中，防护圈21内侧的区域称为元件区域20。
在半导体基板10端部E，遍及半导体基板10的整个周上设置高浓度的n型杂质区域22。在此，端部E是指通过刻划露出的基板10的侧面。更详细的讲，n型杂质区域22如图1(A)的剖面线，从距离防护圈21的外侧间隔一定距离的位置直至到达半导体基板10的端部E，是沿半导体基板10的最外周连续的区域。
n型杂质区域22的外周与矩形的半导体基板10的端部E一致，内周在半导体基板10的角部具有规定的曲率，沿芯片边的部分沿芯片边(端部E)构图。
到n型杂质区域22的半导体基板10的端部E为止的距离(宽度)W1例如为40μm。
另外，n型杂质区域22，例如构图为在一个角部比其他的角部大的焊盘形状。在其上形成电极层，设置成为外部连接电极的突起电极，或者成为接合线的粘着区域。
在元件区域20的外侧、并且在n型杂质区域22的内侧，例如通过掺杂杂质的多晶硅等配置栅极引出电极13c。栅极引出电极13c与元件区域20的栅极电极(未图示)连接。栅极引出电极13c例如在一个角部具有焊盘形状，例如，构成MOSFET的保护二极管等。
参照图1(B)，在元件区域上设置具有开口部的绝缘膜(未图示)、配置电极层。电极层与元件区域20的输入输出部连接。
电极层具有第一电极17和第二电极18，第一电极17是源极电极，第二电极18是漏极电极。
源极电极17由覆盖元件区域20上的平板状电极层(金属层)构成，与元件区域20的源极区域接触。通过包围源极电极17的半导体基板的最外周的电极层(金属层)构成漏极电极18，漏极电极18与配置在其下方的n型杂质区域22接触。
漏极电极18在一个角部形成焊盘部18p，其它构图为宽度10μm左右的带状。漏极电极18以焊盘部18p为起始端，沿半导体基板10的端部E延伸设置，连接并包围源极电极17的外侧，到达焊盘部18p。
源极电极17和漏极电极18之间通过相同电极层形成栅极配线电极(第三电极)19。栅极配线电极19具有与栅极引出电极大致重叠的图形并与其接触，还与元件区域20的栅极电极连接。
在源极电极17、漏极电极18、栅极配线电极19上，例如如圆形符号所示分别设置外部连接电极26。外部连接电极例如为突起电极，在漏极电极18和栅极配线电极19分别设置焊盘部18p、19p。源极电极17、漏极电极18、栅极配线电极19经由外部连接电极26与源极端子S、漏极端子D连接，再与栅极端子G连接。
另外，图1表示总共6个突起电极，但其数量和配置并不仅限于图中所示。
图2是图1(B)的a-a线剖面图。
半导体基板10是在n+型硅半导体基板1上设置n-型半导体层(例如n-型外延层)2的结构。在成为第一主面Sf1的n-型半导体层2表面设置作为p型杂质区域的沟道层4。沟道层4下方的半导体基板10成为漏极区域(未图示)。
沟槽7贯通沟道层4直到到达n-型半导体层2。沟槽7通常在第一主面Sf1的平面图形中构图为格子状或条纹状。
在沟槽7的内壁设置栅极氧化膜11。栅极氧化膜11的膜厚根据MOSFET的驱动电压为几百
Figure A20081008654600101
左右。另外，在沟槽7的内部埋设导电材料并设置栅极电极13。导电材料例如为多晶硅，为了谋求低电阻化，在该多晶硅中例如导入n型杂质。
源极区域15是向与沟槽7邻接的沟道层4表面注入高浓度n型杂质的扩展区域。另外，在邻接的源极区域15之间的沟道层4表面设置作为高浓度p型杂质的扩展区域的体区14，使基板的电位稳定。由此，由邻接的沟槽7包围的部分成为MOS晶体管的一个元件C，集中多个元件构成MOSFET的元件区域20。
在元件区域20的外周端，设置扩展高浓度p型杂质的防护圈21。防护圈21在向元件区域20施加反向偏压的情况下，缓和从沟道层4向n-型半导体层2扩展的耗尽层的端部的曲率。
栅极电极13由层间绝缘膜16覆盖。源极电极17是将铝(Al)等的金属层构图为所希望的形状的金属电极。源极电极17覆盖元件区域20上设置在半导体基板10的第一主面Sf1侧，经由层间绝缘膜16之间的接触孔与源极区域15及体区14连接。
栅极电极13由栅极引出电极13c自基板上引出，围绕元件区域20的周围与栅极配线电极19连接。在此省略图示，栅极配线电极19例如延伸至设置在栅极引出电极13c的焊盘形状部分的保护二极管，并与其一端连接(参照图1(A))。保护二极管的另一端与源极电极17连接。
遍及半导体基板10的端部E的整周(参照图1(A))，设置从第一主面Sf1到达n+型半导体基板1的n型杂质区域22。设置n型杂质区域22使其从防护圈21间隔一定距离直到半导体基板10的端部E，在栅极配线电极19的外侧，n型杂质区域是从漏极电极18下方直到半导体基板10的端部E设置的扩展区域，并且从半导体基板10(的端部E)的侧面露出。
漏极电极18是半导体基板10的最外周的金属层，它的一部分与n型杂质区域22重叠并与其接触。漏极电极18的外周，在半导体基板10的端部E内侧，如图2，n型杂质区域22的一部分的表面也从漏极电极18露出。
另外，再次参照图1，漏极电极18和n型杂质区域22由连接并包围源极电极17的外侧的图形形成。n型杂质区域22在漏极电极18的焊盘部18p的下方具有与焊盘部18p相同的图形。
n型杂质区域22的杂质浓度比n-型半导体层2高，直至到达n+型半导体基板1。n型杂质区域22成为将基板10中流动的电流以低阻抗引出至漏极电极18的导电路，在源极电极17-源极区域15-沟道层4-n-型半导体层2-n+型半导体基板1-n型杂质区域22-漏极电极18之间形成电流路径。
在本实施例中，如图1(A)所示，漏极电极18和n型杂质区域22遍及半导体基板(半导体芯片)10的整周而配置。即，取出电流的导电路和漏极电极18分散于芯片的整周，故不会引起取出电流的集中。
以往，如图4所示，在芯片的一端侧集中配置漏极电极122和导电区域119，由于电流向一个区域集中，故存在导致电流的取出阻抗增大的问题。但是，根据本实施例，有利于避免电流集中引起的取出阻抗的增大，降低接通阻抗。
在本实施例中，通过将成为取出漏极电流的导电路(n型杂质区域22)和漏极电极18设置在芯片端部，可扩大作为元件区域20可利用的区域。
参照图4，以往，在漏极电极122与源极电极120配置于同一主面侧的以往的上漏极结构中，由于配置导电路(导电区域119)、漏极电极122，故存在元件区域20缩小化或芯片大型化的问题。
但是，在本实施例中，在原来不配置元件C的、芯片外周端的无效区域上配置导电路(n型杂质区域22)和漏极电极18。因此，可以避免由于采用上漏极结构而导致的元件区域20的小型化或芯片的大型化。
另外，在本实施例中，通过n型杂质区域22和漏极电极18，可具有以往结构中的环形区域和屏蔽金属的功能。
参照图5，在以往结构MOSFET等分立装置中，通常，在芯片的外周端设置将杂质扩展为高浓度的环形区域151，防止耗尽层到达芯片端部。例如，在施加VDSS耐压(将栅极和源极短路时的漏极-源极间的反偏压的耐压)时，存在耗尽层到达芯片端部，而引起IDSS电流泄漏的问题。因此，在芯片外周端的基板表面设置扩展高浓度杂质的环形区域151，使耗尽层不到达芯片端部E。
在这种情况下，将环形区域151(以及屏蔽金属152)的宽度较宽地设置对于防止反转是有效的。但是，若将其设置得过宽则元件区域外侧的周边区域扩大，芯片尺寸变大。另外，如抑制芯片尺寸的扩大则元件区域变小，故例如只要是MOSFET则存在不能使接通阻抗降低的问题。
如上所述的上漏极结构的情况下，除了以上这些元件，还必须配置成为电流引出的导电路(导电区域119)或漏极电极(122)，元件区域的小型化或芯片的大型化更加成为问题。
但根据本实施例，为了使成为导电路的n型杂质区域22从基板10的侧面露出而将该n型杂质区域22设置在基板10的最端部E上，在n型杂质区域22上配置漏极电极18(图2)。n型杂质区域22具有与以往的环形区域相同的40μm左右的宽度和杂质浓度，防止耗尽层到达芯片端部。
另外，向MOSFET施加反向偏压时，向n-型半导体层2扩展的耗尽层可在高浓度的n型杂质区域22结束。即，n型杂质区域22也作为以往的环形区域起作用，漏极电极18也作为以往的屏蔽金属起作用。
由此，在本实施例中不需要另外设置环形区域和屏蔽金属，可有效地利用元件区域外周的芯片的周边区域，具有必需的结构，故可实现元件区域20的扩大或芯片的小型化。
再次参照图1(A)，半导体基板10(半导体芯片)的形状通常为矩形，例如在第一主面Sf1的平面图形中，设置在元件区域20的外周的n型杂质区域22由在角部具有规定曲率的图形而形成。
沿半导体基板10的边(芯片边)设置的n型杂质区域22的宽度W1和在角部的曲率根据半导体装置的特性设置。由于将n型杂质区域22设置到半导体基板10的端部E，故其在角部的宽度W2比沿半导体基板10的边的n型杂质区域22的宽度W1宽，其增加的部分成为不影响半导体装置的特性的完全的无效区域。
因此，在本实施例中也活用角部的无效区域，设置n型杂质区域22和漏极电极18。由此，可增加成为导电路的n型杂质区域22和漏极电极18的面积。
另外，参照图3，说明本实施例的防护圈的图形。图3(A)作为与本实施例的比较，是在上漏极结构中将漏极电极18′配置为独立的岛状的半导体芯片100′的平面图，图3(B)是本实施例的图形。另外，图3(A)、(B)中省略栅极电极。
如图3(A)，将漏极电极18′设置为独立的岛状的情况下，配置在元件区域20′的端部的防护圈21′，分别包围漏极电极18′的沿源极电极17′的周围配置。即，配置在芯片外周端和包围漏极电极18′的源极电极17′的周围，例如、在圆形符号部分密集配置防护圈21′。由于防护圈21′的形成区域不配置元件，故元件区域20′的面积变小。
另一方面，如图3(B)，在本实施例中由于防护圈21沿漏极电极18的内侧配置，故防护圈21的形成区域成为需要的最小限度，有利于元件区域20的面积扩大。
以上在本实施例中，以将漏极电极18构图为具有焊盘部18p的形状，在其下方的n型杂质区域22也构图为焊盘形状的情况(图1)为例进行了说明。
由于n型杂质区域22作为导电路与漏极电极18连接，进行电流的取出，故其面积根据电流的取出阻抗进行适当选择。例如，元件区域20的面积大(芯片尺寸大)的情况下，流动的电流也变大，所以如图1，可设置焊盘部18p(n型杂质区域22也相同)等而增加作为导电路的面积。
另一方面，元件区域20的面积小(芯片尺寸小)的情况下，漏极电极18和n型杂质区域22的面积也可以比较小，例如、也可以不设置焊盘部18p等而在芯片外周端构图为环状。此时，与成为外部连接电极的突起电极等的连接区域不能充分确保在漏极电极22上时，也可以使第一主面Sf1的电极层为多层结构，将第一层漏极电极18形成为环状，在第二层电极层上设置外部连接电极(或引线接合区域)。
以上，在本实施例中以MOSFET为例进行了说明，但并不限于此，二极管、双极晶体管也可同样实施。

Claims (5)

1.一种半导体装置，其特征在于，具有：
高浓度一导电型半导体基板；
设置在该半导体基板上的一导电型半导体层；
设置在该半导体层的一主面的分立半导体的元件区域；
在遍及该半导体层的端部整周，从该半导体层的侧面露出，使其深度为从所述一主面到达所述半导体基板的深度而设置的高浓度的一导电型杂质区域；
设置在所述元件区域上，与该元件区域的输入部或输出部连接的第一电极；
由所述半导体层上的最外周的金属层构成并与所述一导电型杂质区域接触，与所述元件区域的输出部或输入部连接的第二电极。
2.如权利要求1所述的半导体装置，其特征在于，所述第二电极连接并包围一个平板状的所述第一电极的外侧。
3.如权利要求1所述的半导体装置，其特征在于，在所述第一电极和所述第二电极之间配置与所述元件区域连接的第三电极。
4.如权利要求1所述的半导体装置，其特征在于，在所述元件区域的端部的所述半导体层设置反导电型杂质区域，所述元件区域和所述反导电型杂质区域配置在所述第二电极的内侧。
5.如权利要求1所述的半导体装置，其特征在于，在所述一主面侧设置分别与第一电极和第二电极连接的第一外部连接电极和第二外部连接电极。
CN200810086546A 2007-03-30 2008-03-20 半导体装置 Active CN100585877C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007092665A JP2008251923A (ja) 2007-03-30 2007-03-30 半導体装置
JP092665/07 2007-03-30

Publications (2)

Publication Number Publication Date
CN101276838A true CN101276838A (zh) 2008-10-01
CN100585877C CN100585877C (zh) 2010-01-27

Family

ID=39792830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810086546A Active CN100585877C (zh) 2007-03-30 2008-03-20 半导体装置

Country Status (3)

Country Link
US (1) US7855453B2 (zh)
JP (1) JP2008251923A (zh)
CN (1) CN100585877C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102648517A (zh) * 2009-10-30 2012-08-22 维西埃-硅化物公司 半导体装置
CN116207050A (zh) * 2023-05-05 2023-06-02 成都恪赛科技有限公司 一种相控阵tr芯片封装结构

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7884390B2 (en) * 2007-10-02 2011-02-08 Fairchild Semiconductor Corporation Structure and method of forming a topside contact to a backside terminal of a semiconductor device
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
JP2012023199A (ja) 2010-07-14 2012-02-02 Rohm Co Ltd ショットキバリアダイオード
US8692318B2 (en) * 2011-05-10 2014-04-08 Nanya Technology Corp. Trench MOS structure and method for making the same
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
US10468479B2 (en) 2014-05-14 2019-11-05 Infineon Technologies Austria Ag VDMOS having a drift zone with a compensation structure
JP6244060B2 (ja) * 2016-01-06 2017-12-06 新電元工業株式会社 半導体デバイスの載置台及び車載装置
CN107408542B (zh) 2016-01-06 2019-07-26 新电元工业株式会社 半导体器件的载置台以及车载装置
JP2019145646A (ja) 2018-02-20 2019-08-29 株式会社東芝 半導体装置
WO2024009590A1 (ja) * 2022-07-07 2024-01-11 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173180A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 半導体素子
JPH07326742A (ja) * 1994-05-30 1995-12-12 Toshiba Corp 半導体装置およびその製造方法
JP3424553B2 (ja) * 1998-06-16 2003-07-07 株式会社デンソー 横形絶縁ゲート型トランジスタ
US6563169B1 (en) 1999-04-09 2003-05-13 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer
JP4483001B2 (ja) * 2000-02-17 2010-06-16 富士電機システムズ株式会社 半導体素子
JP2002353452A (ja) 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
JP2002353455A (ja) * 2001-05-28 2002-12-06 Toshiba Corp 電力用半導体素子
JP2002368218A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2005101334A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4616856B2 (ja) * 2007-03-27 2011-01-19 株式会社日立製作所 半導体装置、及び半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102648517A (zh) * 2009-10-30 2012-08-22 维西埃-硅化物公司 半导体装置
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US10032901B2 (en) 2009-10-30 2018-07-24 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
CN116207050A (zh) * 2023-05-05 2023-06-02 成都恪赛科技有限公司 一种相控阵tr芯片封装结构
CN116207050B (zh) * 2023-05-05 2023-07-07 成都恪赛科技有限公司 一种相控阵tr芯片封装结构

Also Published As

Publication number Publication date
CN100585877C (zh) 2010-01-27
US20080237852A1 (en) 2008-10-02
JP2008251923A (ja) 2008-10-16
US7855453B2 (en) 2010-12-21

Similar Documents

Publication Publication Date Title
CN100585877C (zh) 半导体装置
JP4277496B2 (ja) 半導体装置
US7019361B2 (en) Semiconductor device and method of fabricating the same
JP5517688B2 (ja) 半導体装置
JP6462367B2 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
US8502346B2 (en) Monolithic IGBT and diode structure for quasi-resonant converters
JP2007227806A (ja) 半導体装置
KR102185158B1 (ko) 반도체 장치
US11398818B2 (en) Semiconductor device
US9825159B2 (en) Semiconductor device
JP6218462B2 (ja) ワイドギャップ半導体装置
US20200388704A1 (en) Silicon carbide semiconductor device
JP2009164460A (ja) 半導体装置
US9245880B2 (en) High voltage semiconductor power switching device
JP2003174169A (ja) 半導体装置
JP2002158353A (ja) Ｍｏｓ電界効果トランジスタ
US20200303369A1 (en) Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof
CN108292659B (zh) 半导体装置
JP2015226029A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN111883585B (zh) 超结器件
JP3956742B2 (ja) 半導体装置
JP2024007911A (ja) 半導体装置
JP2009088004A (ja) 半導体装置
JP3409718B2 (ja) 回路内蔵ｉｇｂｔ及びそれを用いた電力変換装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant