CN101271847A - 半导体薄膜结晶及半导体器件制造方法 - Google Patents

半导体薄膜结晶及半导体器件制造方法 Download PDF

Info

Publication number
CN101271847A
CN101271847A CN200710169923.XA CN200710169923A CN101271847A CN 101271847 A CN101271847 A CN 101271847A CN 200710169923 A CN200710169923 A CN 200710169923A CN 101271847 A CN101271847 A CN 101271847A
Authority
CN
China
Prior art keywords
patterned
silicon layer
amorphous silicon
thermosphere
crystal region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200710169923.XA
Other languages
English (en)
Inventor
林家兴
朱芳村
陈宏泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of CN101271847A publication Critical patent/CN101271847A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种制造半导体组件的方法，其包括提供一衬底，于所述衬底上形成一非晶硅层，于所述非晶硅层上形成一图样化保热层；通过使用所述图样化保热层作为一屏蔽来掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域，以及照射所述非晶硅层，以活化该对掺杂区域，形成一对活化区域，并在该对活化区域之间形成一结晶区域。

Description

半导体薄膜结晶及半导体器件制造方法
技术领域
本发明一般涉及半导体制造，更明确地说，涉及一种半导体薄膜结晶及半导体组件制造的方法。
背景技术
近来，作为半导体组件中的高品质主动层的多晶硅薄膜因其卓越的电荷载子传输特性及与目前半导体组件制造的高兼容性而引起了极大的关注。通过低温制造方法，可在透明玻璃或塑料衬底上制造可靠的多晶硅薄膜晶体管(Thin Film Transistor；TFT)，以使多晶硅在诸如主动式矩阵液晶显示器(Active Matrix Liquid Crystal Display；AMLCD)或主动式矩阵有机发光二极管显示器(Active Matrix Organic LightEmitting Diode display；AMOLED)之类的大面积平面显示器应用方面更具竞争力。
多晶硅TFT的重要性包括卓越的显示性能，例如高像素孔径比、低驱动功率消耗、高组件可靠性，以及可将各种周边驱动器组件直接整合到玻璃衬底上的特征。周边电路整合不仅有利于降低成本，而且有利于丰富行动目的的应用的功能。但是，多晶硅TFT的组件性能(例如载子移动率)受到晶粒尺寸的显著影响。主动信道(Active Channel)中的载子流必须克服每一晶粒之间的晶界的能量阻障，因而使载子移动率降低。因此，为了改善组件性能，减少主动信道内多晶硅晶界的数量极为重要。为了满足这个要求，主动信道内的晶粒尺寸扩大与晶界位置控制是两种可能的处理方式。
用于制造多晶硅薄膜的现有方法包括固相结晶(Solid PhaseCrystallization；SPC)与直接化学气相沉积(Chemical Vapor PhaseDeposition；CVD)。此等技术可能无法应用于高性能平面显示器，因为结晶品质可能会受到低制造方法温度(一般低于650℃)的限制，并且如此制造的多晶硅的晶粒尺寸小至100纳米(nm)。因此，多晶硅薄膜的电气特性受到限制。
准分子激光退火(Excimer Laser Annealing；ELA)方法是目前在多晶硅TFT制造中最常用的方法。多晶硅薄膜的晶粒尺寸可达到300至600nm，并且所述多晶硅TFT的载子移动率可达到200cm2/V-s。但是，所述值对于未来高性能平面显示器的需求而言可能仍然不够。而且，ELA的不稳定激光能量输出一般会将制造方法窗口缩小至数十mJ/cm2。因此，需要频繁重复的的激光照射来重新熔化不规则激光能量波动所引起的不完美的细小晶粒。重复的激光照射因其在制造方法最佳化与系统维护方面的高成本可能较高而可能导致ELA失去竞争力。
尽管最近已提出数种扩大多晶硅的晶粒尺寸的方法，但此等方法，例如连续横向结晶(Sequential Lateral Solidification；SLS)与相位调变ELA(Phase Modulated ELA；PMELA)，仍然可能需对目前的ELA系统进行额外的修改与进一步制造方法参数控制。因此，最好具有一种半导体薄膜结晶的方法，其除了具成本效益的考虑外，更可获得更大、更均匀的晶粒尺寸及精确的晶界控制，且不会影响所需的电气特性。
发明内容
本发明的范例可提供一种制造半导体组件的方法，包括提供一衬底，于所述衬底上形成一非晶硅层，于所述非晶硅层上形成一图样化保热层，通过使用所述图样化保热层作为一屏蔽来掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域；以及照射所述非晶硅层，以活化所述对掺杂区域，从而形成一对活化区域，并在所述对活化区域之间形成一结晶区域。
本发明的范例亦可提供一种制造半导体组件的方法，包括提供一衬底，于所述衬底上形成一非晶硅层，于所述非晶硅层上形成一保热层，图样化所述保热层，以形成一图样化保热层，而不曝露所述非晶硅层，通过所述图样化保热层来掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域，以及活化所述对掺杂区域，以形成一对活化区域，并通过所述图样化保热层来照射所述非晶硅层而于所述对活化区域之间形成一结晶区域。
本发明的某些范例亦可提供一种制造半导体组件的方法，包括提供一衬底，于所述衬底上形成一非晶硅层，于所述非晶硅层上形成一绝缘层，于所述绝缘层上形成一图样化保热层，掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域，以及活化所述对掺杂区域，以形成一对活化区域，并通过所述图样化保热层来照射所述非晶硅层而于所述对活化区域之间形成一结晶区域。
应该了解的是，上文的概要说明以及下文的详细说明都仅供作例示与解释，其并未限制本发明的权利范围。
附图说明
当会同各随附图式而阅览时，即可更佳了解本发明之前的摘要以及上文详细说明。为达本发明的说明目的，各图式里图绘有根据本发明的范例。然而应当了解本发明并不限于所绘的精确排置方式及设备装置。
在各图式中：
图1A至1H为说明根据本发明的一范例的制造半导体组件的方法的示意图；
图2A至2D为说明根据本发明的另一范例的制造半导体组件的方法的示意图；
图3A至3D为说明根据本发明的又一范例的制造半导体组件的方法的示意图；以及
图4为说明根据本发明的一方法制造的半导体组件的结晶区域的俯视图的穿透式电子显微镜照片的范例。
主要组件符号说明
10          衬底
12          非晶硅层
12-1        掺杂区域
12-2    掺杂区域
12-3    区域
13      结晶硅层
13-1    第一活化区域
13-2    第二活化区域
13-3    结晶区域
13-4    图样化结晶区域
13-5    图样化结晶区域
14      保热层
14-1    图样化保热层
15-1    主晶界
15-2    次晶界
15-3    主晶界
16      栅极结构
16-1    指状物
17      栅极结构
17-1    指状物
20      衬底
22      非晶硅层
22-1    掺杂区域
22-2    掺杂区域
22-3    区域
23      结晶硅层
23-1    第一活化区域
23-2    第二活化区域
23-3    结晶区域
24-1    图样化保热层
24-2    剩余保热层
30     衬底
32     非晶硅层
32-1   掺杂区域
32-2   掺杂区域
32-3   区域
33     结晶硅层
33-1   第一活化区域
33-2   第二活化区域
33-3   结晶区域
34     保热层
34-1   图样化保热层
38     绝缘层
120    主动区域
130    结晶主动区域
220    主动区域
230    结晶主动区域
320    主动区域
330    结晶主动区域
A      成核位置
B      成核位置
具体实施方式
现将详细参照于本发明具体实施例，其实施例图解于附图之中。尽其可能，所有图式中将依相同组件符号以代表相同或类似的部分。
图1A至1H为说明根据本发明的一范例的制造半导体组件的方法的示意图。图1A至1E为说明所述方法的示意断面图。参考图1A，例如，通过现有电浆辅助化学气相沉积(Plasma Enhanced ChemicalVapor Deposition；PECVD)制造方法、现有物理气相沉积(Physical VaporDeposition；PVD)制造方法或其它适当制造方法于衬底10上形成一非晶硅层12。接着，例如，通过在约450℃的真空烘箱中执行2小时烘烤，或者快速热处理(Rapid Thermal Process；RTP)，来对非晶硅层12进行去氢(Dehydrogenation)。衬底10由诸如玻璃或塑料之类的材料制成，其厚度范围为约0.2至0.6毫米(mm)，但所述厚度在特定应用中可以变化。非晶硅层12的厚度为约50纳米(nm)。
接着，例如，通过现有CVD制造方法于非晶硅层12上形成保热层14。保热层14指由某一种材料所制成的薄膜层，所述材料吸收一部分照射光束，而透射剩余部分光束。美国专利申请案第11/226,679号中论述了使用保热层来控制主晶界的情况，所述专利申请案的标题为“半导体薄膜结晶及半导体组件制造的方法”，由本发明的发明人之一林家兴(Jia-Xing Lin)等人于2005年9月14日申请。而且，美国专利申请案第11/279,933号中论述了使用保热层来获得改善的结晶品质的情况，所述专利申请案的标题为“薄膜晶体管(TFT)及其制造方法”，由林家兴(Jia-Xing Lin)等人于2006年4月17日申请。在根据本发明的一个范例中，保热层14包括氮氧化硅，其吸收30％照射光束。保热层14的厚度为约0.4至0.6微米(μm)。
参考图1B，例如，通过现有图样化与蚀刻制造方法形成图样化保热层14-1，以曝露部份的非晶硅层12。接着，参考图1C，例如，通过现有的离子注入制造方法或其它适当的制造方法，使用图样化保热层14-1作为屏蔽，将诸如磷之类的n型杂质或诸如硼之类的p型杂质之一掺杂到曝露出的非晶硅层中，从而在非晶硅层12中形成一对掺杂区域12-1与12-2。掺杂区域12-1与12-2的杂质密度范围为约8x1014至5x1015cm-2。掺杂区域12-1与12-2随后分别用作所制造晶体管的源极与漏极。于掺杂区域12-1与12-2之间的区域12-3中界定晶体管的一信道。掺杂区域12-1、12-2与区域12-3一起界定所制造晶体管的主动区域120，即组件位置。
接着，例如，通过准分子激光制造方法或其它适当的制造方法来对非晶硅层12进行结晶。参考图1D，通过图样化保热层14-1进行激光照射以形成结晶硅层13。结晶硅层13包括结晶主动区域130，其包括第一活化区域13-1、第二活化区域13-2以及第一活化区域13-1与第二活化区域13-2之间的结晶区域13-3。因此，结晶制造方法可能结晶图1C所示的掺杂区域12-1与12-2及区域12-3，并活化掺杂区域12-1与12-2。
适当的激光源包括但不限于：倍频固态激光束，例如波长为约532nm(纳米)的Nd:YAG激光束、波长为约532nm的Nd:YVO4激光束及波长约为527nm的Nd:YLF激光束，以及准分子激光束，例如波长为约308nm(纳米)的氯化氙(XeCl)激光束与波长为约248nm的氟化氪(KrF)激光束。所述激光源提供必要的能量来熔化图样化保热层14-1下面的区域12-3。在根据本发明的一范例中，激光能量范围为约每平方厘米400至800毫焦耳(mJ/cm2)。在另一范例中，将光束直径为20μm的激光束每秒照射20次。所述激光束相对于非晶硅层12与界定的保热层14-1移动，且照射位置重叠为约0.2μm或光束的直径的1％。与照射位置重叠范围为约50％至95％的现有技术相比，根据本发明的1％的重叠有助于极大地改善生产量。
成核与结晶成长经由横向成长而开始于初始成核位置A与B。在横向成长中，半导体因激光束照射而完全熔化的区域以及保留固相半导体区域的部分得以形成，接着，在作为晶核的所述固相半导体区域周围开始晶体成长。由于在所述完全熔化的区域内成核需要一定的时间，因此在所述完全熔化的区域内成核之前的时间内，所述晶体在上述作为所述晶核的所述固相半导体区域周围相对于上述所述半导体的薄膜表面沿水平方向或横向成长。因此，晶粒的成长长度可达到薄膜厚度的数十倍。
参考图1E，在所述结晶制造方法之后，例如，通过使用氢氟酸(HF)与氟化铵NH3F的混合物的现有蚀刻制造方法来移除图样化保热层14-1。接着，将除结晶主动区域130之外的结晶层13移除。
图1F是图1E所示的结晶主动区域130的示意俯视图。参考图1F，在所述成核与所述晶体生长期间，于结晶区域13-3中形成晶界，其包括主晶界15-1与多个次晶界15-2。预计于位置A与B之间的中心区域形成主晶界15-1，其沿着平行于初始成核位置A与B的方向延伸并实质上横跨TFT组件的结晶主动区域130。所述晶粒的所述晶界指所述晶体的平移对称性受到破坏的区域。我们知道，由于载子的再结合中心或捕获中心的影响或由晶体缺陷等原因引起的所述晶体的所述晶界的电位阻障的影响，所述载子的电流传输特性会降低，因此，TFT中的OFF电流会增加。例如，主晶界15-1可能会不利地影响在电流传输期间横跨中心区域移动的所述载子的移动率。
图1G为采用根据本发明之一范例的方法制造的晶体管的单栅极结构的示意俯视图。参考图1G，例如，通过现有蚀刻与图样化制造方法或其它适当的制造方法来移除结晶区域13-3的部分而形成图样化结晶区域13-4。接着，例如，通过现有PECVD制造方法或其它适当的制造方法于图样化结晶区域13-4上形成一绝缘层(未显示)。用于所述绝缘层的适当材料包括氮化硅、氧化硅和氮氧化硅。所述绝缘层的厚度范围为约70至400nm。接着，采用现有PVD制造方法继的以现有图样化与蚀刻制造方法来形成一金属层，由此在图样化结晶区域13-4上形成具有单一指状物16-1的栅极结构16。指状物16-1延伸横跨图样化结晶区域13-4，而不与主晶界15-1重叠。但在另一范例中，指状物16-1可与主晶界15-1重叠。用于栅极结构16的适当材料包括但不限于Ti/Al/Ti、Mo/Al/Mo、Cr/Al/Cr、MoW、Cr与Cu。栅极结构16的厚度范围为约100至300nm，但可为其它厚度。
图1H为采用根据本发明的另一范例的方法制造的晶体管的双栅极结构的示意俯视图。参考图1H，形成以蜿蜒路径延伸于活化区域13-1与13-2之间的图样化结晶区域13-5。随后，于图样化结晶区域13-5上形成以蜿蜒路径延伸的栅极结构17，其具有指状物17-1。指状物17-1可延伸以横跨图样化结晶区域13-5至少两次，而不与主晶界15-3重叠。
图2A至2D为说明根据本发明的另一范例的制造半导体组件的方法的示意图。参考图2A，在衬底20上形成非晶硅层22。接着，于非晶硅层22上形成图样化保热层24-1，而不曝露非晶硅层22。所述图样化保热层24-1的厚度范围为约0.4至0.6μm，且剩余保热层24-2的厚度范围为0.05至0.2μm。剩余保热层24-2可用作蚀刻缓冲层以防止过度蚀刻下面的非晶硅层，且可用作缓冲层以(例如)通过在一后续制造方法中调整缓冲层厚度来帮助控制离子注入制造方法的掺杂剂量。
参考图2B，通过离子注入制造方法或其它适当的制造方法在非晶硅层22中形成一对掺杂区域22-1与22-2。掺杂区域22-1与22-2随后分别用作所制造晶体管的源极与漏极。对掺杂区域22-1与22-2之间的区域22-3中界定晶体管的信道。掺杂区域22-1、22-2与区域22-3一起界定所制造晶体管的主动区域220。
接着，参考图2C，通过图样化保热层24-1进行激光照射以形成结晶硅层23。结晶硅层23包括结晶主动区域230，其包括第一活化区域23-1、第二活化区域23-2以及所述第一活化区域23-1与所述第二活化区域23-2之间的结晶区域23-3。在根据本发明的一范例中，所述结晶制造方法中所采用的激光能量的范围为约400至1000mJ/cm2。
接着，参考图2D，在所述结晶制造方法之后，移除图样化保热层24-1与结晶层23，结晶主动区域230除外。用于制造所述半导体组件的后续制造方法类似于关于图1G或1H所述者，因此不再予以论述。
图3A至3D为说明根据本发明的又一范例的制造半导体组件的方法的示意图。参考图3A，在衬底30上形成非晶硅层32。接着，于非晶硅层32上形成绝缘层38，例如通过现有PECVD制造方法或其它适当的制造方法。绝缘层38用作蚀刻缓冲层或掺杂缓冲层。用于绝缘层38的适当材料包括氮化硅、氧化硅和氮氧化硅。在根据本发明的一范例中，绝缘层38可包括二氧化硅(SiO2)。绝缘层38的厚度范围为约0.05至0.2μm。接着，于绝缘层38上形成保热层34。
参考图3B，通过现有图样化与蚀刻制造方法或其它适当的制造方法来形成图样化保热层34-1，以曝露绝缘层38的部分。
参考图3C，通过离子注入制造方法或其它适当的制造方法，使用图样化保热层34-1作为屏蔽，在非晶硅层32中形成一对掺杂区域32-1与32-2。掺杂区域32-1与32-2随后分别用作所制造晶体管的源极与漏极。于掺杂区域32-1与32-2之间的区域32-3中界定所述晶体管的信道。掺杂区域32-1、32-2与区域32-3一起界定所制造所述晶体管的主动区域320。
参考图3D，通过图样化保热层34-1与绝缘层38进行激光照射以形成结晶硅层33。结晶硅层33包括结晶主动区域330，其包括第一活化区域33-1、第二活化区域33-2以及第一活化区域33-1与第二活化区域33-2之间的结晶区域33-3。在根据本发明的一范例中，激光能量的范围为约400至1000mJ/cm2。
图4为说明根据本发明的一方法制造的半导体组件的结晶区域的俯视图的穿透式电子显微镜(Transmission Electron Microscope；TEM)照片的范例。在结晶区域上的一实验中(其中取十二个样本)，所述结晶区域的片电阻为每平方厘米440至500欧姆(Ω/cm2)，此为理想的活化范围。而且，所述结晶区域的平均晶粒尺寸为约50nm，此为理想的结晶值。
本领域技术人员应了解可对上述一或多项范例进行变化，而不致背离其广义的发明概念。因此，应了解本发明并不限于本发明的特定范例，本发明的保护范围当视后附的申请专利范围所界定者为准。
另外，在说明本发明的某些解说性范例时，本说明书可将本发明的方法及/或制造方法表示为一特定的步骤次序。不过，由于所述方法或制造方法的范围并不限于本文所提出的特定的步骤次序，故所述方法或制造方法不应受限于所述的特定步骤次序。身为本领域技术人员当会了解其它步骤次序也是可行的。所以，不应将本说明书所提出的特定步骤次序视为对申请专利范围的限制。此外，亦不应将有关本发明的方法及/或制造方法的申请专利范围仅限制在以书面所载的步骤次序的实施，本领域技术人员易于了解，所述次序亦可加以改变，并且仍涵盖于本发明的精神与范畴之内。

Claims (20)

1.一种制造半导体元件的方法，包含：
提供一衬底；
于所述衬底上形成一非晶硅层；
于所述非晶硅层上形成一图样化保热层；
通过使用所述图样化保热层作为一屏蔽来掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域；以及
照射所述非晶硅层，以活化所述对掺杂区域，形成一对活化区域，并在所述对活化区域之间形成一结晶区域。
2.根据权利要求1所述的方法，其中于所述非晶硅层上形成一图样化保热层进一步包含：
于所述非晶硅层上形成一保热层；以及
图样化所述保热层，以形成所述图样化保热层，以曝露所述
非晶硅层的部分。
3.根据权利要求1所述的方法，其中于所述非晶硅层上形成一图样化保热层进一步包含：
于所述非晶硅层上形成一保热层；以及
图样化所述保热层，以形成所述图样化保热层，而不曝露所述非晶硅层。
4.根据权利要求1所述的方法，其中于所述非晶硅层上形成一图样化保热层进一步包含：
于所述非晶硅层上形成一绝缘层；以及
于所述绝缘层上形成所述图样化保热层，以曝露所述绝缘层的部分。
5.根据权利要求1所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域；以及
形成延伸于所述图样化结晶区域上的一栅极结构。
6.根据权利要求1所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域，所述图样化结晶区域以一蜿蜒路径延伸于所述对活化区域之间。
7.根据权利要求6所述的方法，进一步包含：
形成以一蜿蜒路径延伸于所述图样化结晶区域上的一栅极结构。
8.根据权利要求6所述的方法，进一步包含：
形成延伸于所述图样化结晶区域上以横跨所述图样化结晶区域至少两次的一栅极结构。
9.一种制造半导体元件的方法，包含：
提供一衬底；
于所述衬底上形成一非晶硅层；
于所述非晶硅层上形成一保热层；
图样化所述保热层，以形成一图样化保热层，而不曝露所述非晶硅层；
通过所述图样化保热层来掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域；以及
活化所述对掺杂区域，以形成一对活化区域，并通过透过所述图样化保热层来照射所述非晶硅层而于所述对活化区域之间形成一结晶区域。
10.根据权利要求9所述的方法，进一步包含：
以一准分子激光、Nd:YAG激光、Nd:YVO4激光与Nd:YLF激光之一照射所述非晶硅层。
11.根据权利要求9所述的方法，进一步包含：
以光束直径的约1％的一照射位置重叠来照射所述非晶硅层。
12.根据权利要求9所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域；以及
形成延伸于所述图样化结晶区域上的一栅极结构。
13.根据权利要求9所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域，所述图样化结晶区域以一蜿蜒路径延伸于所述对活化区域之间。
14.根据权利要求13所述的方法，进一步包含：
形成以一蜿蜒路径延伸于所述图样化结晶区域上的一栅极结构。
15.一种制造半导体元件的方法，包含：
提供一衬底；
于所述衬底上形成一非晶硅层；
于所述非晶硅层上形成一绝缘层；
于所述绝缘层上形成一图样化保热层；
掺杂所述非晶硅层，以在所述非晶硅层中形成一对掺杂区域；以及
活化所述对掺杂区域，以形成一对活化区域，并通过通过所述图样化保热层来照射所述非晶硅层而于所述对活化区域之间形成一结晶区域。
16.根据权利要求15所述的方法，其中于所述绝缘层上形成一图样化保热层进一步包含：
于所述绝缘层上形成一保热层；以及
图样化所述保热层，以形成所述图样化保热层，从而曝露所述绝缘层的部分。
17.根据权利要求15所述的方法，进一步包含：
以氮氧化硅形成所述图样化保热层。
18.根据权利要求15所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域；以及
形成延伸于所述图样化结晶区域上的一栅极结构。
19.根据权利要求15所述的方法，进一步包含：
于所述对活化区域之间形成一图样化结晶区域，所述图样化结晶区域以一蜿蜒路径延伸于所述对活化区域之间。
20.根据权利要求15所述的方法，进一步包含：
形成以一蜿蜒路径延伸于所述图样化结晶区域上的一栅极结构。
CN200710169923.XA 2007-03-21 2007-11-08 半导体薄膜结晶及半导体器件制造方法 Pending CN101271847A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/689,498 US20080233718A1 (en) 2007-03-21 2007-03-21 Method of Semiconductor Thin Film Crystallization and Semiconductor Device Fabrication
US11/689,498 2007-03-21

Publications (1)

Publication Number Publication Date
CN101271847A true CN101271847A (zh) 2008-09-24

Family

ID=39775166

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710169923.XA Pending CN101271847A (zh) 2007-03-21 2007-11-08 半导体薄膜结晶及半导体器件制造方法

Country Status (3)

Country Link
US (1) US20080233718A1 (zh)
CN (1) CN101271847A (zh)
TW (1) TW200840054A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894744A (zh) * 2010-06-11 2010-11-24 南开大学 一种采用背面保温层技术激光晶化多晶硅薄膜的方法
CN107195636A (zh) * 2017-05-12 2017-09-22 惠科股份有限公司 显示面板、显示面板的制程和显示装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441018B2 (en) * 2007-08-16 2013-05-14 The Trustees Of Columbia University In The City Of New York Direct bandgap substrates and methods of making and using
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
CN101866839B (zh) * 2010-05-24 2012-05-16 南通大学 一种应用掩膜保护进行激光快速加热方法
CN102732941B (zh) * 2012-05-30 2016-03-09 昆山工研院新型平板显示技术中心有限公司 一种低温多晶硅薄膜制造方法
CN104658891B (zh) * 2015-03-03 2019-03-15 京东方科技集团股份有限公司 低温多晶硅薄膜的制备方法、薄膜晶体管及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
KR100378259B1 (ko) * 2001-01-20 2003-03-29 주승기 결정질 활성층을 포함하는 박막트랜지스터 제작 방법 및장치
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
KR101191402B1 (ko) * 2005-07-25 2012-10-16 삼성디스플레이 주식회사 포토레지스트 스트리퍼 조성물, 이를 이용하는 배선 형성방법 및 박막 트랜지스터 기판의 제조 방법
US7560365B2 (en) * 2005-09-14 2009-07-14 Industrial Technology Research Institute Method of semiconductor thin film crystallization and semiconductor device fabrication
US20070243670A1 (en) * 2006-04-17 2007-10-18 Industrial Technology Research Institute Thin Film Transistor (TFT) and Method for Fabricating the Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894744A (zh) * 2010-06-11 2010-11-24 南开大学 一种采用背面保温层技术激光晶化多晶硅薄膜的方法
CN107195636A (zh) * 2017-05-12 2017-09-22 惠科股份有限公司 显示面板、显示面板的制程和显示装置

Also Published As

Publication number Publication date
US20080233718A1 (en) 2008-09-25
TW200840054A (en) 2008-10-01

Similar Documents

Publication Publication Date Title
US6924213B2 (en) Semiconductor device and process for fabricating the same
JP2860869B2 (ja) 半導体装置およびその作製方法
KR100785020B1 (ko) 하부 게이트 박막 트랜지스터 및 그 제조방법
EP0886319A2 (en) Method for making a thin film transistor
US20080020554A1 (en) Method for manufacturing semiconductor device
US20070243670A1 (en) Thin Film Transistor (TFT) and Method for Fabricating the Same
CN101271847A (zh) 半导体薄膜结晶及半导体器件制造方法
CA2585009A1 (en) Contact doping and annealing systems and processes for nanowire thin films
JP2006093715A (ja) 薄膜トランジスタの製造方法
JP3389022B2 (ja) 半導体装置
JP2005197656A (ja) 多結晶シリコン膜の形成方法
KR100915073B1 (ko) 반도체막의 결정화 방법 및 이 방법에 의해 결정화된반도체막
US20070040175A1 (en) Polysilicon thin film transistor and method of fabricating the same
KR100785019B1 (ko) 하부 게이트 박막 트랜지스터 및 그 제조방법
JP3319963B2 (ja) 半導体装置の製造方法
JP3361670B2 (ja) 半導体装置およびその製造方法
JP3357798B2 (ja) 半導体装置およびその製造方法
KR100719919B1 (ko) 다결정실리콘 박막트랜지스터 형성방법
JP2011216665A (ja) 結晶性半導体膜の形成方法、および、半導体デバイスの製造方法
US7666726B2 (en) Semiconductor element, semiconductor device, and method of manufacturing the same
JPH1197708A (ja) 半導体装置およびその作製方法
KR100751315B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자
JP4181743B2 (ja) 薄膜半導体装置の製造方法
JP3859516B2 (ja) 半導体装置の製造方法
KR100615202B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080924