CN101191819A - Fpga、fpga配置、调试系统和方法 - Google Patents

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    • G01R31/318519—Test of field programmable gate arrays [FPGA]

Abstract

本发明提供了现场可编程门阵列(FPGA)、用于调试现场可编程门阵列的系统、用于调试现场可编程门阵列的方法、FPGA配置数据产品以及配置FPGA的方法和系统。根据本发明的一个方面，提供了一种现场可编程门阵列(FPGA)，具有待测逻辑单元，并包括：探测信号选择单元，用于从所述待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部。

Description

FPGA、FPGA配置、调试系统和方法
技术领域
本发明涉及FPGA技术，更具体地说，涉及对FPGA进行调试的技术.
背景技术
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑(Programmable Array Logic，PAL)、通用阵列逻辑(Generic Array Logic，GAL)、可擦除可编程逻辑器件(Erasable Programmable Logic Device，EPLD)等可编程器件的基础上进一步发展的产物.它是作为专用集成电路(Application SpecificIntegrated Circuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。FPGA的基本特点主要有：
1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片.
2)FPGA可做其它全定制或半定制ASIC电路的中试样片.
3)FPGA内部有丰富的触发器和I/O引脚.
4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一.
5)FPGA采用高速互补高性能金属氧化物半导体(ComplementaryHigh-performance Metal Oxide Semiconductor，CHMOS)工艺，功耗低，可以与互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)、晶体管-晶体管逻辑(transistor-transistor logic，TTL)电平兼容.
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一.
经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件.比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场.
FPGA是由存放在片内随机存取存储器(Random Access Memory，RAM)中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程.用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将可擦除可编程只读存储器(ErasableProgrammable Read Only Memory，EPROM)中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态.掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用.FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM(Programmable Read OnlyMemory，可编程只读存储器)编程器即可.当需要修改FPGA功能时，只需换一片EPROM即可.这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能.因此，FPGA的使用非常灵活.
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程.
FPGA的设计者通常在允许大规模制造FPGA用于商业用途之前对其进行测试和调试。设计者希望检测进入和/或来自FPGA的信号，从而使设计者能够识别并校正与FPGA相关的任何设计问题(例如，编程错误)。
然而，随着FPGA设计复杂性的增加，FPGA的调试成为数字系统设计者的巨大挑战.目前采用的调试方式包括采用逻辑分析器或基于JTAG(Joint Test Action Group，联合测试行动小组)的软件调试器来跟踪FPGA内的行为和信号.
采用逻辑分析器的方法通常需要将逻辑分析器连接到FPGA.设计者然后使用逻辑分析器来捕捉这些信号的采样.然而，该方法需要将FPGA的内部节点引接到一些物理I/O引脚，从而可以将逻辑分析器的探针连接到这些物理引脚，来进行探测.尽管这是一个很有效的方法，但是它具有显著的缺陷：
I/O引脚是FPGA中非常昂贵的资源，只有很少的I/O引脚可以用于测试和调试；
具有信号强度和延迟问题；
需要附加层并难于设计，从而增加了PCB(印刷电路板)的成本；
这种调试方法是单向的，只能通过逻辑分析器捕捉FPGA内部的信号，不能输入设计者希望的测试或激励信号.
采用基于JTAG的软件调试器方法通常需要使用内部逻辑资源来建立触发逻辑并在芯片上的SRAM中存储采样数据，然后通过JTAG线将采样数据发送到PC(Personal Computer).尽管该方法是FPGA调试的低成本解决方案，然而，该方法具有明显的缺陷：
占用SRAM的资源作为采样缓冲，影响逻辑设计；
采样深度受SRAM的容量限制；
反应时间长，不能捕捉连续数据流；
触发函数收到限制.
发明内容
为了解决上述现有技术中存在的问题，本发明提供了现场可编程门阵列(FPGA)、用于调试现场可编程门阵列的系统、用于调试现场可编程门阵列的方法、FPGA配置数据产品以及配置FPGA的方法和系统。
根据本发明的一个方面，提供了一种现场可编程门阵列(FPGA)，具有待测逻辑单元，并包括：
探测信号选择单元，用于从所述待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
根据本发明的另一个方面，提供了一种用于调试现场可编程门阵列的系统，包括：
根据上述的FPGA；以及
分析装置，用于接收所述高速串行收发机发出的信号并进行分析.
根据本发明的另一个方面，提供了一种用于调试现场可编程门阵列的方法，所述现场可编程门阵列包括待测逻辑单元，所述方法包括以下步骤：
探测所述待测逻辑单元中的至少一个探测点处的探测信号；
将所述探测信号转变为高速串行的信号，发送给外部的分析装置；以及
对所述信号进行分析.
根据本发明的另一个方面，提供了一种FPGA配置数据产品，当被装载到FPGA中时可以使该FPGA具有以下功能：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
根据本发明的另一个方面，提供了一种配置FPGA的方法，包括将配置数据装载到FPGA中，以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
根据本发明的另一个方面，提供了一种配置FPGA的系统，包括将配置数据装载到FPGA中的装置，以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
附图说明
相信通过以下结合附图对本发明具体实施方式的说明，能够使人们更好地了解本发明的上述和其它特点、优点和目的.
图1是根据本发明的一个实施例的FPGA的方框图；
图2是根据本发明的实施例的多路复用器(Multiplexer，Mux)和解多路复用器(Demultiplexer，Demux)的示意图；
图3是根据本发明的另一个实施例的用于调试现场可编程门阵列的系统的方框图；以及
图4是根据本发明的另一个实施例的用于调试现场可编程门阵列的方法的流程图.
具体实施方式
下面就结合附图对本发明的各个实施例进行详细的说明.
现场可编程门阵列(FPGA)
图1是根据本发明的一个实施例的FPGA的方框图.
如图1所示，本实施例的FPGA 100包括待测逻辑单元101、探测信号选择单元102、探测信号转换单元103、高速串行收发机104、激励信号转换单元105、激励信号选择单元106、以及其它信号源107.应该理解，本实施例的FPGA 100还包括实现FPGA功能的现有技术的其它模块和部件，在此为了简洁没有示出并不进行赘述.下面将具体地描述这些部分的结构、原理和功能，以及相互之间的连接关系.
待测逻辑单元101包括实现FPGA 100的逻辑功能的门阵列，通过对门阵列进行配置，来实现特定的逻辑功能.在FPGA 100投入使用之前，设计者需要对待测逻辑单元101进行测试和调试，从而使设计者能够识别并校正与待测逻辑单元101有关的任何设计问题，例如，编程错误.
为了对待测逻辑单元101进行测试和调试，必须探测待测逻辑单元101中的信号，并通过对探测到的信号进行分析来进行测试和调试.本实施例使用探测信号选择单元102从所述待测逻辑单元101中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号，同时获得该探测信号的时钟，并将探测到的探测信号和信号时钟发送到高速串行收发机104.探测信号选择单元102可以采用本领域的技术人员已知的任何信号选择单元，例如在美国专利公开US25262492A1中，特别是FIG.3A的214，.216，217等描述的信号选择单元，或者其它形式的信号选择单元.只要其能够在待测逻辑单元101中的多个探测点中选择一个或多个探测点进行探测即可，本发明对此并没有限制.
高速串行收发机104将上述探测信号转变为高速串行的信号并且发送到外部.具体地，高速串行收发机104是现在FPGA中集成的I/O器件，它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号.这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本.
一个典型高速串行收发机由发送通道和接收通道组成：编码器、串行器、发送器以及时钟产生电路组成发送通道；解码器、解串器、接收器以及时钟恢复电路组成接收通道.顾名思义，编码器和解码器完成编码和解码功能，其中8B/10B、64B/66B和不规则扰码(scrambling)是最常用的编码方案.串行器和解串器负责从并行到串行和从串行到并行的转换.串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现.解串器需要时钟和数据恢复电路(CDR)，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等.发送器和接收器完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准.另外还有一些辅助电路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等.
高速串行收发机104的具体结构可以参考Xilinx公司的技术文档“Virtex-4RocketIO千兆位级收发器用户指南”.
当上述探测信号与高速串行收发机104不匹配时，探测信号转换单元103将该探测信号转换为与高速串行收发机104匹配的信号.
探测信号转换单元103可以是本领域的技术人员公知的任何信号转换单元，只要能够将上述探测信号的宽度和时钟转换为与高速串行收发机104匹配的信号宽度和时钟。探测信号转换单元103的具体实例包括多路复用器(Mux)/解多路复用器(Demux)，调帧器(Framer)/解调帧器(Deframer)等.图2是根据本发明的实施例的Mux和Demux的一个简单的实现示意图。
在图2中，寄存器阵列由N×M个寄存器组成，其中N为输入的位数，M为输出的位数(当N＞M为Mux，否则为Demux).N和M可以动态配置(对于Mux，M固定为高速串行收发机104的位宽，例如为8，对于Demux，N固定).假如输入最大位宽是32位而输出是固定的8位，那么寄存器会有256个，如果当前输入位宽是9位，那么该9位数据依次存放到1-9，10-18，19-27......64-72，在一定的时延之后，输出端读出1-8，9-16，......65-72.如果在两边的时钟不统一的情况下，可以设置两个寄存器阵列构成乒乓缓冲(ping pong buffer)，同时，如果读出端口的速度快于输入端口，可以在读取完数据后插入空闲(IDLE)码字(比如全0或者全1)。
此外，本实施例的FPGA 100还可以接收激励或测试信号.具体地，可以将激励信号从外部输入到高速串行收发机104.高速串行收发机104可以将高速串行的激励信号转变为低速并行的激励信号，并将低速并行的激励信号发送到激励信号选择单元106.
激励信号选择单元106用于从高速串行收发机104接收到的低速并行的激励信号和来自其它信号源107(例如FPGA在实际应用中的信号源等)的信号中进行切换选择，并将其施加到待测逻辑单元101.也就是说，激励信号选择单元106可以将来自原有的其它信号源107的信号切断，而将来自高速串行收发机104的激励信号施加到待测逻辑单元101.激励信号选择单元106可以是本领域的技术人员公知的信号选择单元，例如前面所述选择器的实现方式，只要其能够切换选择激励信号和其它信号并将其施加到待测逻辑单元101即可，本发明对此并没有限制.
此外，当高速串行收发机104接收到的激励信号与激励信号选择单元106不匹配时，激励信号转换单元105可以对所述激励信号的宽度和时钟进行转换，即将所述激励信号转换为与激励信号选择单元106匹配的信号.应该理解，激励信号转换单元105与上述探测信号转换单元103基本上相同，也可以通过Mux/Demux，调帧器/解调帧器等实现。此外，也可以使用一个信号转换单元来同时实现探测信号转换单元103和激励信号转换单元105的功能，本发明对此并没有限制.
通过以上的说明可知，本实施例的FPGA 100至少具有以下优点：
在本实施例的FPGA 100的测试和调试过程中降低了对FPGA资源，例如I/O引脚、嵌入式SRAM和触发逻辑等的使用；
在本实施例的FPGA 100的测试和调试过程中提高测试信号的数量，例如3.125Gb/s的高速串行收发机可以承载94个33M的信号或者63个50M的信号；
本实施例的FPGA 100降低了PCB的成本和布图复杂性；
在本实施例的FPGA 100的测试和调试过程中能够进行高速模拟，从而为调试工程师提供了功能更加强大的调试方法；
本实施例的FPGA 100中的高速串行收发机在高速FPGA中很常用，在许多产品中用到，从而使这些产品的调试变得容易；
在本实施例的FPGA 100的测试和调试过程中通过施加激励信号，调试工程师可以根据自己的需要来测试和调试本实施例的FPGA 100。
FPGA调试系统
在同一发明构思下，图3是根据本发明的另一个实施例的用于调试现场可编程门阵列的系统的方框图.下面就结合该图，对本实施例进行描述.对于那些与前面实施例相同的部分，适当省略其说明.
在图3中，用于调试现场可编程门阵列的系统300包括参考图1的实施例所述的FPGA 100和分析装置305.
FPGA 100包括待测逻辑单元101、探测信号选择单元102、探测信号转换单元103、高速串行收发机104、激励信号转换单元105、激励信号选择单元106、以及其它信号源107.这些部分的细节与上述参考图1的实施例相同，在此不再赘述.
本实施例的用于调试现场可编程门阵列的系统300可以如下两种方式实现.
第一种方式通过利用探测信号选择单元102从待测逻辑单元101中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号，同时获得该探测信号的时钟，并将探测到的探测信号和信号时钟发送到高速串行收发机104.
然后，高速串行收发机104将上述探测信号转变为高速串行的信号并且发送给分析装置305.由分析装置305对所述信号进行分析，并根据分析的结果对FPGA 100进行调试.分析装置305可以是本领域的技术人员公知的任何分析装置，例如分析器或图形发生器，其可以对接收到的探测信号进行模拟，以确定待测逻辑单元101是否发到希望的编程状态.
此外，当上述探测信号与高速串行收发机104不匹配时，探测信号转换单元103将该探测信号转换为与高速串行收发机104匹配的信号.具体的转换方式与上述参考图1和2的实施例相同，在此不在赘述.
第二种方式通过分析装置305将激励信号输入到高速串行收发机104.高速串行收发机104可以将高速串行的激励信号转变为低速并行的激励信号，并将低速并行的激励信号发送到激励信号选择单元106.
激励信号选择单元106用于从高速串行收发机104接收到的低速并行的激励信号和来自其它信号源107的信号中进行切换选择，并将其施加到待测逻辑单元101.也就是说，激励信号选择单元106可以将来自原有的其它信号源107的信号切断，而将来自高速串行收发机104的激励信号施加到待测逻辑单元101.
此外，当高速串行收发机104接收到的激励信号与激励信号选择单元106不匹配时，激励信号转换单元105可以对所述激励信号的宽度和时钟进行转换，即将所述激励信号转换为与激励信号选择单元106匹配的信号.具体的转换方式与上述参考图1和2的实施例相同，在此不在赘述。
然后，在FPGA利用激励信号执行其上的待测逻辑时，利用探测信号选择单元102从待测逻辑单元101中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号，同时获得该探测信号的时钟，并将探测到的探测信号和信号时钟发送到高速串行收发机104.此时的探测信号是在上述激励信号的作用下产生的，从而能够根据该探测信号和激励信号对FPGA 100进行有针对性的测试和调试.
然后，高速串行收发机104将上述探测信号转变为高速串行的信号并且发送给分析装置305.由分析装置305对所述信号进行分析，并根据分析的结果对FPGA 100进行调试.
通过以上的说明可知，本实施例的FPGA调试系统300至少具有以下优点：
降低了对FPGA资源，例如I/O引脚、嵌入式SRAM和触发逻辑等的使用；
提高了测试信号的数量，例如3.125Gb/s的高速串行收发机可以承载94个33M的信号或者63个50M的信号；
降低了PCB的成本和布图复杂性，从而降低了系统300的成本；
该FPGA调试系统300能够进行高速模拟，从而为调试工程师提供了功能更加强大的调试方法；
该FPGA调试系统300中的高速串行收发机在高速FPGA中很常用，在许多产品中用到，从而使该系统300对这些产品的调试变得容易；
该FPGA调试系统300通过施加激励信号，可以使调试工程师根据自己的需要来测试和调试本实施例的FPGA 100。
FPGA调试方法
在同一发明构思下，图4是根据本发明的另一个实施例的用于调试现场可编程门阵列的方法的流程图.下面就结合该图，对本实施例进行描述.对于那些与前面实施例相同的部分，适当省略其说明.
在图4中，首先，在步骤401，探测FPGA中的待测逻辑单元中的一个或多个探测点处的探测信号，同时获得该探测信号的时钟.待测逻辑单元包括实现FPGA的逻辑功能的门阵列，通过对门阵列进行配置，来实现特定的逻辑功能.在FPGA投入使用之前，设计者需要对待测逻辑单元进行测试和调试，从而使设计者能够识别并校正与待测逻辑单元有关的任何设计问题，例如，编程错误.
接着，在步骤402，将所述探测信号转变为高速串行的信号，发送给外部的分析装置.
具体地，作为实例，可以利用高速串行收发机将所述探测信号转变为高速串行信号，并将其发送给外部的分析装置。
高速串行收发机是现在FPGA中集成的I/O器件，它是一种时分多路复用(TDM)、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号.这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本.
一个典型高速串行收发机由发送通道和接收通道组成：编码器、串行器、发送器以及时钟产生电路组成发送通道；解码器、解串器、接收器以及时钟恢复电路组成接收通道.顾名思义，编码器和解码器完成编码和解码功能，其中8B/10B、64B/66B和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从并行到串行和从串行到并行的转换.串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现.解串器需要时钟和数据恢复电路(CDR)，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收，其中LVDS和CML是最常用的两种差分信号标准。另外还有一些辅助电路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等.
高速串行收发机的具体结构可以参考Xilinx公司的技术文档“Virtex-4RocketIO千兆位级收发器用户指南”.
此外，当上述探测信号与高速串行收发机不匹配时，还可以包括将该探测信号转换为与高速串行收发机匹配的信号.具体的转换方式与上述参考图1和2的实施例相同，在此不在赘述.
最后，在步骤403，由分析装置对所述信号进行分析，并根据分析的结果对FPGA进行调试.分析装置可以是本领域的技术人员公知的任何分析装置，例如分析器或图形发生器，其可以对接收到的探测信号进行模拟，以确定待测逻辑单元是否发到希望的编程状态.
此外，在步骤401之前，还可以将激励信号以高速串行信号的方式输入FPGA.接着，将所述高速串行的激励信号转变为低速并行的激励信号，此时，如果需要，可以对所述低速并行的激励信号的宽度和时钟进行转换。接着，切断来自其它信号源的信号，将所述激励信号施加到所述待测逻辑单元.之后，进行步骤401至步骤403.在步骤403，还可以根据所述探测信号和所述激励信号分析所述待测逻辑单元的逻辑是否正确。
通过以上的说明可知，本实施例的FPGA调试方法至少具有以下优点：
降低了对FPGA资源，例如I/O引脚、嵌入式SRAM和触发逻辑等的使用；
提高了测试信号的数量，例如3.125Gb/s的高速串行收发机可以承载94个33M的信号或者63个50M的信号；
本实施例的FPGA调试方法针对的FPGA降低了PCB的成本和布图复杂性；
该FPGA调试方法能够进行高速模拟，从而为调试工程师提供了功能更加强大的调试方法；
该FPGA调试方法中使用的高速串行收发机在高速FPGA中很常用，在许多产品中用到，从而使这些产品的调试变得容易；
该FPGA调试方法通过施加激励信号，可以使调试工程师根据自己的需要来测试和调试FPGA.
FPGA配置数据产品
在同一发明构思下，根据本发明的一个实施例提供了一种FPGA配置数据产品.下面就对本实施例进行描述.对于那些与前面实施例相同的部分，适当省略其说明.
本实施例的FPGA配置数据产品，当被装载到FPGA中时可以使该FPGA具有以下功能模块：
探测信号选择单元，用于从FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
此外，当本实施例的FPGA配置数据产品被装载到FPGA中时还可以使该FPGA具有以下功能模块：
探测信号转换单元，当所述探测信号与所述高速串行收发机不匹配时，将所述探测信号转换为与所述高速串行收发机匹配的信号，其中所述探测信号转换单元转换所述探测信号的宽度和时钟.
此外，当本实施例的FPGA配置数据产品被装载到FPGA中时还可以使该FPGA具有以下功能：
所述高速串行收发机还接收激励信号，并如果需要，将高速串行的信号转变为低速并行的信号，以及所述FPGA还包括以下功能模块：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元；以及
激励信号转换单元，当所述高速串行收发机接收到的激励信号与所述激励信号选择单元不匹配时，将所述激励信号转换为与所述激励信号选择单元匹配的信号，其中所述激励信号转换单元转换所述激励信号的宽度和时钟.
通过以上的说明可知，本实施例的FPGA配置数据产品可以使FPGA至少具有以下优点：
在FPGA的调试过程中降低了对FPGA资源，例如I/O引脚、嵌入式SRAM和触发逻辑等的使用；
在FPGA的调试过程中提高了测试信号的数量，例如3.125Gb/s的高速串行收发机可以承载94个33M的信号或者63个50M的信号；
降低了PCB的成本和布图复杂性；
在FPGA的调试过程中能够进行高速模拟，从而为调试工程师提供了功能更加强大的调试方法；
涉及的高速串行收发机在高速FPGA中很常用，将在许多产品中用到，从而使这些产品的调试变得容易；
在FPGA的调试过程中通过施加激励信号，调试工程师可以根据自己的需要来测试和调试本实施例的FPGA 100.
配置FPGA的方法和系统
在同一发明构思下，根据本发明的一个实施例提供了一种配置FPGA的方法和系统。下面就对本实施例进行描述.对于那些与前面实施例相同的部分，适当省略其说明.
本实施例的配置FPGA的方法，包括将配置数据装载到FPGA中，以以使该FPGA具有以下功能模块：
探测信号选择单元，用于从FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
此外，本实施例的配置FPGA的方法还可以使该FPGA具有以下功能模块：探测信号转换单元，当所述探测信号与所述高速串行收发机不匹配时，将所述探测信号转换为与所述高速串行收发机匹配的信号，其中所述探测信号转换单元转换所述探测信号的宽度和时钟.
此外，本实施例的配置FPGA的方法还可以使该FPGA具有以下功能模块：所述高速串行收发机还接收激励信号，并如果需要，将高速串行的信号转变为低速并行的信号，以及所述FPGA还包括：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元；以及
激励信号转换单元，当所述高速串行收发机接收到的激励信号与所述激励信号选择单元不匹配时，将所述激励信号转换为与所述激励信号选择单元匹配的信号，其中所述激励信号转换单元转换所述激励信号的宽度和时钟.
本实施例的配置FPGA的系统，包括将配置数据装载到FPGA中的装置，以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部.
此外，本实施例的配置FPGA的系统还可以使该FPGA具有以下功能模块：探测信号转换单元，当所述探测信号与所述高速串行收发机不匹配时，将所述探测信号转换为与所述高速串行收发机匹配的信号，其中所述探测信号转换单元转换所述探测信号的宽度和时钟.
此外，本实施例的配置FPGA的系统还可以使该FPGA具有以下功能模块：所述高速串行收发机还接收激励信号，并如果需要，将高速串行的信号转变为低速并行的信号，以及所述FPGA还包括：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元；以及
激励信号转换单元，当所述高速串行收发机接收到的激励信号与所述激励信号选择单元不匹配时，将所述激励信号转换为与所述激励信号选择单元匹配的信号，其中所述激励信号转换单元转换所述激励信号的宽度和时钟.
通过以上的说明可知，本实施例的配置FPGA的方法和系统可以使FPGA至少具有以下优点：
在FPGA的调试过程中降低了对FPGA资源，例如I/O引脚、嵌入式SRAM和触发逻辑等的使用；
在FPGA的调试过程中提高了测试信号的数量，例如3.125Gb/s的高速串行收发机可以承载94个33M的信号或者63个50M的信号；
降低了PCB的成本和布图复杂性；
在FPGA的调试过程中能够进行高速模拟，从而为调试工程师提供了功能更加强大的调试方法；
涉及的高速串行收发机在高速FPGA中很常用，将在许多产品中用到，从而使这些产品的调试变得容易；
在FPGA的调试过程中通过施加激励信号，调试工程师可以根据自己的需要来测试和调试本实施例的FPGA 100.
以上虽然通过一些示例性的实施例详细地描述了本发明的现场可编程门阵列、用于调试现场可编程门阵列的系统、用于调试现场可编程门阵列的方法、FPGA配置数据产品以及配置FPGA的方法和系统，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改.因此，本发明并不限于这些实施例，本发明的范围仅由所附权利要求为准.

Claims (17)

1.一种现场可编程门阵列(FPGA)，具有待测逻辑单元，并包括：
探测信号选择单元，用于从所述待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部。
2.根据权利要求1所述的现场可编程门阵列，还包括：
探测信号转换单元，当所述探测信号与所述高速串行收发机不匹配时，将所述探测信号转换为与所述高速串行收发机匹配的信号。
3.根据权利要求1或2所述的现场可编程门阵列，其中，所述高速串行收发机还接收激励信号，所述FPGA还包括：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元。
4.根据权利要求3所述的现场可编程门阵列，还包括：
激励信号转换单元，当所述高速串行收发机接收到的激励信号与所述激励信号选择单元不匹配时，将所述激励信号转换为与所述激励信号选择单元匹配的信号。
5.根据权利要求2所述的现场可编程门阵列，其中，所述探测信号转换单元转换所述探测信号的宽度和时钟。
6.根据权利要求4所述的现场可编程门阵列，其中，所述激励信号转换单元转换所述激励信号的宽度和时钟。
7.根据权利要求1-6中任何一项所述的现场可编程门阵列，其中，所述高速串行收发机将高速串行的信号转变为低速并行的信号。
8.一种用于调试现场可编程门阵列的系统，包括：
根据权利要求1-7中任何一项所述的FPGA；以及
分析装置，用于接收所述高速串行收发机发出的信号并进行分析。
9.根据权利要求8所述的用于调试现场可编程门阵列的系统，其中，所述分析装置还向所述高速串行收发机发送激励信号。
10.一种用于调试现场可编程门阵列的方法，所述现场可编程门阵列包括待测逻辑单元，所述方法包括以下步骤：
探测所述待测逻辑单元中的至少一个探测点处的探测信号；
将所述探测信号转变为高速串行的信号，发送给外部的分析装置；以及
对所述信号进行分析。
11.根据权利要求10所述的用于调试现场可编程门阵列的方法，还包括以下步骤：
将激励信号以高速串行信号的方式输入所述现场可编程门阵列；
将所述高速串行的激励信号转变为低速并行的激励信号；以及
将所述激励信号施加到所述待测逻辑单元。
12.根据权利要求10或11所述的用于调试现场可编程门阵列的方法，其中，所述对所述信号进行分析的步骤包括根据所述信号和所述激励信号分析所述待测逻辑单元的逻辑是否正确。
13.一种FPGA配置数据产品，当被装载到FPGA中时可以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部。
14.一种配置FPGA的方法，包括将配置数据装载到FPGA中，以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部。
15.根据权利要求14所述的方法，其中，所述高速串行收发机还接收激励信号，所述方法进一步包括将配置数据装载到FPGA中以使所述FPGA具有以下功能模块：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元。
16.一种配置FPGA的系统，包括将配置数据装载到FPGA中的装置，以使该FPGA具有以下功能模块：
探测信号选择单元，用于从所述FPGA的待测逻辑单元中的多个探测点中选择至少一个探测点，并获取所述探测点处的探测信号；以及
高速串行收发机，用于将所述探测信号转变为高速串行的信号并且发送到外部。
17.根据权利要求16所述的系统，其中，所述高速串行收发机还接收激励信号，以及，所述FPGA还具有以下功能模块：
激励信号选择单元，用于选择所述高速串行收发机接收到的激励信号或者其它信号源的信号，施加到所述待测逻辑单元。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102549443A (zh) * 2009-10-08 2012-07-04 泰拉丁公司 可编程协议发生器
CN102567587A (zh) * 2012-01-04 2012-07-11 青岛海信信芯科技有限公司 Fpga互联装置及方法
CN102854457A (zh) * 2011-07-01 2013-01-02 康宇星科技(北京)有限公司 一种fpga评测方法
CN102854458A (zh) * 2012-08-21 2013-01-02 浪潮电子信息产业股份有限公司 一种兼容高速和低速布局的验证设计方法
CN102944831A (zh) * 2012-11-22 2013-02-27 复旦大学 自动化测试中扩展输入输出通道的方法
CN103150436A (zh) * 2013-03-12 2013-06-12 广西生态工程职业技术学院 基于ChipScope的EDA调试过程辅助分析装置
TWI452313B (zh) * 2012-11-29 2014-09-11 Univ Shu Te 基於ｆｐｇａ之嵌入式電路板檢測系統
CN107290655A (zh) * 2016-04-12 2017-10-24 中国运载火箭技术研究院 基于ATE测试平台的Flash型FPGA测试方法
CN107390116A (zh) * 2017-07-27 2017-11-24 中科亿海微电子科技（苏州）有限公司 Fpga器件并行模式配置的装置及方法
CN112798944A (zh) * 2021-01-16 2021-05-14 西安电子科技大学 基于在线实时数据的fpga硬件错误归因分析方法
CN113408228A (zh) * 2021-06-21 2021-09-17 无锡中微亿芯有限公司 基于共享管脚分时观测fpga内部不同信号的方法
CN113408230A (zh) * 2021-06-21 2021-09-17 无锡中微亿芯有限公司 基于观测硬件电路观测fpga内部信号的方法
CN113626274A (zh) * 2021-10-11 2021-11-09 灵动集成电路南京有限公司 实现硬件调试的接口、微控制器实现调试的方法
CN115963388A (zh) * 2022-12-22 2023-04-14 广东高云半导体科技股份有限公司 实现电路调试的系统、现场可编程逻辑门阵列及上位机

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102103186A (zh) * 2009-12-18 2011-06-22 上海贝尔股份有限公司 一种fpga调试方法及其设备
US20120198399A1 (en) * 2011-01-31 2012-08-02 Sean Arash Safarpour System, method and computer program for determining fixed value, fixed time, and stimulus hardware diagnosis
US20140088911A1 (en) * 2011-05-29 2014-03-27 Cigol Digital Systems Ltd. VLSI Circuit Verification
CN102841305A (zh) * 2011-07-11 2012-12-26 北京飘石科技有限公司 一种对fpga实时调试的系统和方法
CN102495359B (zh) * 2011-12-13 2014-04-23 曙光信息产业(北京)有限公司 一种fpga调试系统和方法
CN102890234B (zh) * 2012-09-21 2015-08-12 中国空间技术研究院 一种sram型fpga应用验证系统及应用验证方法
CN103440363B (zh) * 2013-07-31 2016-04-13 浙江大学 一种fpga布局布线后仿真中异常信号溯源方法
EP2891890A1 (en) * 2013-12-26 2015-07-08 Zeroplus Technology Co., Ltd. Active probe pod in logic analyzer
US9348961B2 (en) 2014-03-27 2016-05-24 Wipro Limited Logic analyzer circuit for programmable logic device
CN104298159A (zh) * 2014-10-23 2015-01-21 福州天虹电脑科技有限公司 一种机电一体化设备的电路结构及工作方法
US10161999B1 (en) * 2016-04-05 2018-12-25 Xilinx, Inc. Configurable system and method for debugging a circuit
CN107481595B (zh) * 2016-06-08 2023-10-03 龙芯中科技术股份有限公司 Fpga实验板调试系统
CN106872883A (zh) * 2017-04-11 2017-06-20 山东盛品电子技术有限公司 一种可用于多种芯片封装形式的测试母板及测试方法
CN109284247B (zh) * 2018-06-29 2021-07-13 电子科技大学 一种多fpga的多通道采集系统存储同步方法
CN109901059A (zh) * 2019-01-29 2019-06-18 航天科工防御技术研究试验中心 一种复杂可编程逻辑器件重复配置测试方法及电子设备
CN111338326B (zh) * 2020-04-07 2022-11-11 华北水利水电大学 一种fpga通用io接口测试的设备和方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777489A (en) * 1995-10-13 1998-07-07 Mentor Graphics Corporation Field programmable gate array with integrated debugging facilities
US6107821A (en) * 1999-02-08 2000-08-22 Xilinx, Inc. On-chip logic analysis and method for using the same
US6829751B1 (en) * 2000-10-06 2004-12-07 Lsi Logic Corporation Diagnostic architecture using FPGA core in system on a chip design
US7047464B2 (en) * 2001-12-10 2006-05-16 International Business Machines Corporation Method and system for use of a field programmable function within an application specific integrated circuit (ASIC) to access internal signals for external observation and control
US6760898B1 (en) * 2002-02-22 2004-07-06 Xilinx, Inc. Method and system for inserting probe points in FPGA-based system-on-chip (SoC)
US6617877B1 (en) * 2002-03-01 2003-09-09 Xilinx, Inc. Variable data width operation in multi-gigabit transceivers on a programmable logic device
US6970013B1 (en) * 2002-03-01 2005-11-29 Xilinx, Inc Variable data width converter
US7187709B1 (en) * 2002-03-01 2007-03-06 Xilinx, Inc. High speed configurable transceiver architecture
US7519879B2 (en) * 2004-04-26 2009-04-14 Agilent Technologies, Inc. Apparatus and method for dynamic in-circuit probing of field programmable gate arrays
FR2870955B1 (fr) * 2004-05-26 2006-08-11 Temento Systems Debogueur d'un circuit electronique fabrique a partir d'un programme en langage de description de materiel
FR2873833B1 (fr) * 2004-07-29 2006-10-13 Temento Systems Debogueur d'un circuit electronique fabrique a partir d'un programme en langage de description de materiel
US7215137B1 (en) * 2004-09-30 2007-05-08 Xilinx, Inc. Creating virtual extender plugins using MGTs
US7308630B2 (en) * 2005-02-22 2007-12-11 International Business Machines Corporation Mechanism to provide test access to third-party macro circuits embedded in an ASIC (application-specific integrated circuit)
US7440495B1 (en) * 2005-03-10 2008-10-21 Xilinx, Inc. FPGA having AC coupling on I/O pins with an effective bypass of the AC coupling
US7672416B2 (en) * 2005-03-30 2010-03-02 Alcatel-Lucent Usa Inc. High-speed serial transceiver with sub-nominal rate operating mode
US7493434B1 (en) * 2005-05-25 2009-02-17 Dafca, Inc. Determining the value of internal signals in a malfunctioning integrated circuit
US7536615B1 (en) * 2007-03-26 2009-05-19 Lattice Semiconductor Corporation Logic analyzer systems and methods for programmable logic devices

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102549443A (zh) * 2009-10-08 2012-07-04 泰拉丁公司 可编程协议发生器
CN102549443B (zh) * 2009-10-08 2015-04-01 泰拉丁公司 可编程协议发生器
CN102854457A (zh) * 2011-07-01 2013-01-02 康宇星科技(北京)有限公司 一种fpga评测方法
CN102567587A (zh) * 2012-01-04 2012-07-11 青岛海信信芯科技有限公司 Fpga互联装置及方法
CN102854458A (zh) * 2012-08-21 2013-01-02 浪潮电子信息产业股份有限公司 一种兼容高速和低速布局的验证设计方法
CN102854458B (zh) * 2012-08-21 2016-01-20 浪潮电子信息产业股份有限公司 一种兼容高速和低速布局的验证设计方法
CN102944831A (zh) * 2012-11-22 2013-02-27 复旦大学 自动化测试中扩展输入输出通道的方法
CN102944831B (zh) * 2012-11-22 2015-05-13 复旦大学 自动化测试中扩展输入输出通道的方法
TWI452313B (zh) * 2012-11-29 2014-09-11 Univ Shu Te 基於ｆｐｇａ之嵌入式電路板檢測系統
CN103150436A (zh) * 2013-03-12 2013-06-12 广西生态工程职业技术学院 基于ChipScope的EDA调试过程辅助分析装置
CN107290655A (zh) * 2016-04-12 2017-10-24 中国运载火箭技术研究院 基于ATE测试平台的Flash型FPGA测试方法
CN107290655B (zh) * 2016-04-12 2019-08-13 中国运载火箭技术研究院 基于ATE测试平台的Flash型FPGA测试方法
CN107390116A (zh) * 2017-07-27 2017-11-24 中科亿海微电子科技（苏州）有限公司 Fpga器件并行模式配置的装置及方法
CN112798944A (zh) * 2021-01-16 2021-05-14 西安电子科技大学 基于在线实时数据的fpga硬件错误归因分析方法
CN112798944B (zh) * 2021-01-16 2022-05-31 西安电子科技大学 基于在线实时数据的fpga硬件错误归因分析方法
CN113408228A (zh) * 2021-06-21 2021-09-17 无锡中微亿芯有限公司 基于共享管脚分时观测fpga内部不同信号的方法
CN113408230A (zh) * 2021-06-21 2021-09-17 无锡中微亿芯有限公司 基于观测硬件电路观测fpga内部信号的方法
CN113408230B (zh) * 2021-06-21 2022-08-30 无锡中微亿芯有限公司 基于观测硬件电路观测fpga内部信号的方法
CN113408228B (zh) * 2021-06-21 2022-08-30 无锡中微亿芯有限公司 基于共享管脚分时观测fpga内部不同信号的方法
CN113626274A (zh) * 2021-10-11 2021-11-09 灵动集成电路南京有限公司 实现硬件调试的接口、微控制器实现调试的方法
CN113626274B (zh) * 2021-10-11 2022-01-04 灵动集成电路南京有限公司 实现硬件调试的接口、微控制器实现调试的方法
CN115963388A (zh) * 2022-12-22 2023-04-14 广东高云半导体科技股份有限公司 实现电路调试的系统、现场可编程逻辑门阵列及上位机

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