CN107390116A - Fpga器件并行模式配置的装置及方法 - Google Patents

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胡凯
杨海钢
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Abstract

本公开提供了一种FPGA器件并行模式配置的装置，包括：配置PROM，其输入连接到ATE输出，输出连接到被测FPGA的并行IO接口，用于存储FPGA器件预定待测功能电路的配码文件，接收ATE控制信号并将配置数据发送给被测FPGA；ATE，输入连接到被测FPGA功能电路引脚，输出连接到配置PROM及被测FPGA输入端，用于控制PROM对FPGA进行并行配置，为配置PROM电路及被测FPGA器件提供配置所需的CCLK时钟信号，配置完成后，根据被测FPGA功能电路引脚输出信号对配置完成后的功能电路进行测试及结果判定。本公开的装置提高了FPGA器件测试效率，有利于FPGA器件的产业化测试。

Description

FPGA器件并行模式配置的装置及方法
技术领域
本公开涉及集成电路测试领域，尤其涉及一种基于自动测试设备(AutomaticTest Equipment，简称ATE)测试平台实现FPGA器件并行模式配置的装置及方法。
背景技术
现场FPGA(Field Programmable Gate Array，FPGA)，它是可编程阵列逻辑(Programmable Array Logic，PAL)、通用阵列逻辑(Generic Array Logic，GAL)、复杂FPGA(Complex Programmable Logic Device，CPLD)等可编程器件的基础上进一步发展的产物。它是作物专用集成电路(ASIC)领域中一种半定制电路而出现，即解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，广泛应用在航天、通信、计算机硬件系统、程序控制、消费类电子产品、汽车、医疗等领域.
FPGA器件采用了逻辑单元阵列LCA(Logic Cell Array)的新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分，该器件可以通过编程把通用集成电路快速配置成用户需要的专用数字电路。
近年来，为了适应当前电子产品的设计需要，FPGA器件的规模已经越来越大，复杂，最新的FPGA器件内部的等效门数已经达到了百万门、几百万门以上，并且内部包括高速I/O，嵌入式微处理器和RAM，高速时钟处理等模块，器件测试面对的挑战也越来越大，传统的并行模式配置的装置是将FPGA芯片置于特制的开发板上，将配置位流码文件下载到芯片中，通过信号发生器产生相应的输入信号激励施加到器件的输入引脚，再通过示波器或逻辑分析仪等仪器观察器件输出引脚信号变化是否符合预期，人工判断位流码文件正确性，这种方法效率低，只能粗略的观察有限个输出引脚的信号变化情况，测试精度难以保证，只能用于实验室研究和验证，不能进行批量测试。
公开内容
(一)要解决的技术问题
本公开提供了一种基于ATE测试平台实现FPGA器件并行模式配置的装置及方法，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种FPGA器件并行模式配置的装置，包括：配置PROM，其输入连接到ATE输出，输出连接到被测FPGA的并行IO接口，用于存储FPGA器件预定待测功能电路的配码文件，接收ATE控制信号并将配置数据发送给被测FPGA；ATE，其输入连接到被测FPGA功能电路引脚，输出连接到配置PROM及被测FPGA输入端，用于控制PROM对FPGA进行并行配置，为配置PROM电路及被测FPGA器件提供配置所需的CCLK时钟信号，所述ATE通过被测FPGA反馈的完成标志DONE信号判断配置完成后，根据被测FPGA功能电路引脚输出信号对配置完成后的功能电路进行测试及结果判定。
在本公开一些实施例中，所述ATE监测配置完成标志DONE信号的变化：当ATE监测到DONE信号指示配置成功完成后，开始对被测FPGA器件的预定待测功能电路进行测试、结果对比判定及反馈对比结果，从而完成被测FPGA器件的某一个预定待测功能电路的测试。
在本公开一些实施例中，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测DONE端口的状态，当监测到DONE端口信号由“L”变为“H”，并处于“H”状态不变，表明配置完成。
在本公开一些实施例中，所述FPGA配置所需时钟信号由所述ATE提在CCLK端口提供、配置所需的数据信号由所述PROM在D0-D7端口提供。
在本公开一些实施例中，所述配置PROM可以搭载在ATE测试板上；所述配置PROM上存储的FPGA器件预定待测功能电路的配码文件是通过被测FPGA相对应的设计工具生成的，配置PROM在ATE控制下对被测FPGA器件输入D[0..7]并行8位配置数据，对被测FPGA进行配置。
在本公开一些实施例中，所述ATE还用于为配置PROM电路及被测FPGA器件提供工作所需Vcc电源信号。
根据本公开的另一个方面，提供了一下FPGA器件并行模式配置的方法，包括以下步骤：
步骤A，通过被测FPGA相对应的设计工具生成该器件预定待测功能电路的配码文件，所述配码文件为位流码格式；
步骤B，将预定待测功能电路的配码文件进行数据格式转换，并将转换后的文件写入到所述所搭载配置电路的PROM中；
步骤C，ATE为所述PROM电路及所述FPGA提供配置所需信号，判断配置PROM及被测FPGA器件是否上电，若未上电则返回重新执行步骤C，若已上电则转至步骤D；
步骤D，ATE提供配置所需的CCLK时钟信号给被测FPGA及配置PROM，使配置PROM电路完成对被测FPGA器件的配置；
步骤E，在配置完成后，ATE为预定待测功能电路的输入引脚施加测试激励，对被测FPGA器件的预定待测功能进行测试。
在本公开一些实施例中，所述步骤D进一步包括，在配置开始后，所述ATE开始实时检测DONE端口的状态，若在经过了预定个数的CCLK时钟周期后，检测到DONE信号标志被测器件配置完成，转至步骤E，若配置未完成则继续检测DONE端口的状态。
在本公开一些实施例中，所述步骤D进一步包括，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测监测配置完成标志DONE信号的变化，当监测到DONE信号由“L”变为“H”，并维持“H”状态不变，表明配置完成。
在本公开一些实施例中，所述步骤E进一步包括，ATE为预定待测功能电路的输入引脚施加测试激励的同时，开始对被测FPGA器件的预定待测功能进行测试，对预定待测功能电路输出引脚的的信号进行采样，并将实际采样结果与期待波形进行对比，从而判定被测FPGA器件的预定待测功能电路是否正常工作，若不能正常工作则结束测试，表示被测FPGA器件的预定待测功能电路不符合要求.。
在本公开一些实施例中，在步骤E中，若判定被测FPGA器件的预定待测功能电路正常工作则转至步骤F：
判断被测FPGA是否还有其他待测电路需要测试，若还有其他待测电路需要测试，则返回步骤D，若已经完成被测FPGA器件的所有预定待测功能电路的测试验证工作，则测试结束。
在本公开一些实施例中，配置开始时接入FPGA的Vcc电源信号拉高，被测FPGA上电，配置PROM复位，而后ATE向被测FPGA及配置PROM提供配置所需的CCLK时钟信号，使配置PROM电路完成对被测FPGA器件的配置，在配置完成后，ATE为预定待测功能电路的信号引脚施加测试激励，开始对被测FPGA器件的预定待测功能进行测试，测试完成后，Vcc电源信号拉低，系统下电。
在本公开一些实施例中，其中所述步骤C中，所述FPGA所使用配置模式由所述的ATE进行控制。
在本公开一些实施例中，其中所述FPGA的配置模式为被动并行配置模式。
在本公开一些实施例中，所述ATE为所述PROM电路及被测FPGA器件提供正常工作所需的电源信号。
在本公开一些实施例中，其中所述步骤E进一步包括，所述ATE根据配置后预定电路的各个引脚的时序信息产生测试图形作为测试激励；所述ATE执行所述测试图形，完成对所述可编程逻辑电路器件是否实现预定功能的测试工作。
在本公开一些实施例中，所述步骤E中，所述预定待测功能电路的输入和输出引脚为所述可编程逻辑电路在成功地完成配置后形成的功能电路所使用到的输入和输出引脚。
(三)有益效果
从上述技术方案可以看出，本公开基于ATE测试平台实现FPGA器件并行模式配置的装置至少具有以下有益效果其中之一：
(1)通过在ATE配合被测FPGA器件的专用配置PROM电路实现对FPGA器件的并行8bit配置-测试流程，改变了以往在ATE上对FPGA器件只能实现串行1bit配置－测试流程，大大缩短了FPGA器件的测试时间，提高了FPGA器件测试效率，更加有利于该类器件的产业化测试；
(2)通过ATE检测FPGA器件配置完成，然后再运行FPGA配后电路所对应的测试向量，形成一个“配置－测试”流程，在自动测试流程中，对不同的测试功能只更换配码，多次重复这个流程，就可以完成FPGA器件的所有功能测试。
(3)由于装置基于被测FPGA器件的专用配置PROM电路实现，有利于采用并行模式配置，可以更快速有效地完成被测FPGA器件的配置。
附图说明
图1为本公开实施例FPGA并行模式配置的装置的结构框图。
图2为本公开实施例FPGA并行模式配置的装置的电路图。
图3为本公开实施例FPGA并行模式配置的方法流程图。
图4为本公开实施例ATE控制PROM电路完成FPGA器件配置的时序图。
具体实施方式
本公开提供了一种基于ATE测试平台下的FPGA器件并行模式配置的装置，该装置基于被测FPGA器件的专用配置PROM电路实现，在ATE的测试板上搭载被可对被测FPGA进行配置的PROM电路，用ATE控制PROM对FPGA进行8bit并行配置，并对配置完成后形成的功能电路进行测试验证，实现了对FPGA的“并行配置－测试”流程，缩短了测试时间，使得ATE可以更有效的完成FPGA的产业化测试。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
在本公开的第一个示例性实施例中，提供了一种基于ATE测试平台实现FPGA器件并行模式配置的装置。图1为本公开第一实施例基于ATE测试平台实现FPGA器件并行模式配置的装置的结构框图。图2为本公开实施例FPGA并行模式配置的装置的电路图。如图1所示，本公开基于ATE测试平台实现FPGA器件并行模式配置的装置包括：ATE及FPGA器件专用的配置PROM。
以下结合图1-2分别对本实施例基于ATE测试平台实现FPGA器件并行模式配置的装置的各个组成部分进行详细描述。
被测FPGA器件输入连接到配置PROM及ATE输出，功能电路引脚连接到ATE，所述FPGA配置所需时钟信号由所述ATE提在CCLK端口提供、配置所需的数据信号由所述PROM在D0-D7端口提供，所述被测FPGA器件从配置PROM接收配置数据，并于配置完成后发送完成标志DONE信号给ATE，其功能电路引脚连接到ATE用于配置完成后进行测试；
配置PROM输入连接到ATE输出，输出连接到被测FPGA的并行IO接口，用于存储通过被测FPGA相对应的设计工具生成的FPGA器件预定待测功能电路的配码文件，并在ATE控制下对被测FPGA器件输入D[0..7]并行8位配置数据，对被测FPGA进行配置；所述配置PROM可以搭载在ATE测试板上；
ATE输入连接到被测FPGA功能电路引脚，输出连接到配置PROM及被测FPGA输入端，用于控制PROM对FPGA进行并行配置，为配置PROM电路及被测FPGA器件提供配置所需的CCLK时钟信号，并对配置完成后的功能电路进行测试及结果判定。优选的，ATE还可以为配置PROM电路及被测FPGA器件提供工作所需Vcc电源信号。
其中，ATE对配置完成后的功能电路进行测试及结果判定包括监测配置完成标志DONE信号的变化；当ATE监测到DONE信号指示配置成功完成后，开始对被测FPGA器件的预定待测功能电路进行测试、结果对比判定及反馈对比结果，从而完成被测FPGA器件的某一个预定待测功能电路的测试。
至此，本公开第一实施例基于ATE测试平台实现FPGA器件并行模式配置的装置介绍完毕。
根据本公开的另一个方面，本公开的第二个示例性实施例提供了一种基于ATE测试平台实现FPGA器件并行模式配置的方法。图3为本公开实施例FPGA并行模式配置的方法流程图，实现一次FPGA并行模式配置的方法包括以下步骤：
步骤A，通过被测FPGA相对应的设计工具生成该器件预定待测功能电路的配码文件，所述配码文件为位流码格式；
步骤B，将预定待测功能电路的配码文件进行数据格式转换，并将转换后的文件写入到所述所搭载配置电路的PROM中；
步骤C，ATE为所述PROM电路及所述FPGA提供配置所需信号，判断配置PROM及被测FPGA器件是否上电，若未上电则返回重新执行步骤C，若已上电则转至步骤D；
所述步骤C中，所述FPGA所使用配置模式由所述的ATE进行控制，优选地，所述FPGA的配置模式为被动并行配置模式。
优选地，ATE为所述PROM电路及被测FPGA器件提供正常工作所需的电源信号。
步骤D，ATE提供配置所需的CCLK时钟信号给被测FPGA及配置PROM，使配置PROM电路完成对被测FPGA器件的配置；
步骤E，在配置开始后，所述ATE在CCLK端口提供配置所需的时钟信号CCLK后，开始实时检测DONE端口的状态，若在经过了预定个数的CCLK时钟周期后，DONE信号由“L”变为“H”，并且维持“H”不变，标志被测器件配置完成，转至步骤F，若DONE信号为“L”则继续检测DONE端口的状态；
所述步骤E中，所述FPGA配置所需时钟信号由所述ATE提在CCLK端口提供，配置所需的数据信号由所述PROM在D0-D7端口提供。
所述步骤E进一步包括，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测DONE端口的状态，当监测到DONE端口信号处于“H”状态不变，表明配置完成。
步骤F，在配置完成后，ATE为预定待测功能电路的输入引脚施加测试激励，开始对被测FPGA器件的预定待测功能进行测试；
所述步骤F进一步包括，所述ATE根据配置后预定电路的各个引脚的时序信息产生测试图形作为测试激励。
步骤G，ATE为预定待测功能电路的输入引脚施加测试激励的同时，开始对被测FPGA器件的预定待测功能进行测试，对预定待测功能电路输出引脚的的信号进行采样，并将实际采样结果与期待波形进行对比，从而判定被测FPGA器件的预定待测功能电路是否正常工作，若正常工作则转至步骤H，若不能正常工作则结束测试，表示被测FPGA器件的预定待测功能电路不符合要求；
所述步骤G中，所述预定待测功能电路引脚为所述可编程逻辑电路在成功完成配置后形成的功能电路所使用到的引脚。
所述步骤G进一步包括，所述ATE执行所述测试图形，完成对所述可编程逻辑电路器件是否实现预定功能的测试工作。
步骤H，判断被测FPGA是否还有其他待测电路需要测试，若还有其他待测电路需要测试，则返回步骤D，若已经完成被测FPGA器件的所有预定待测功能电路的测试验证工作，则测试结束。
图4为本公开实施例ATE控制PROM电路完成FPGA器件配置的时序图。如图4所示，配置开始时接入FPGA的Vcc电源信号拉高，被测FPGA上电，配置PROM复位，而后ATE向被测FPGA及配置PROM提供配置所需的CCLK时钟信号，使配置PROM电路完成对被测FPGA器件的配置，配置完成后FPGA输出的DONE信号由“L”变为“H”，标志被测器件配置完成，在配置完成后，ATE为预定待测功能电路的输入引脚施加测试激励，开始对被测FPGA器件的预定待测功能进行测试，测试完成后，Vcc电源信号拉低，系统下电。
为了达到简要说明的目的，上述实施例1中任何可作相同应用的技术特征叙述皆并于此，无需再重复相同叙述。
至此，本公开第二实施例基于ATE测试平台实现FPGA器件并行模式配置的方法介绍完毕。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (17)

1.一种FPGA器件并行模式配置的装置，包括：
配置PROM，其输入连接到ATE输出，输出连接到被测FPGA的并行IO接口，用于存储FPGA器件预定待测功能电路的配码文件，接收ATE控制信号并将配置数据发送给被测FPGA；
ATE，其输入连接到被测FPGA功能电路引脚，输出连接到配置PROM及被测FPGA输入端，用于控制PROM对FPGA进行并行配置，为配置PROM电路及被测FPGA器件提供配置所需的CCLK时钟信号，所述ATE通过被测FPGA反馈的完成标志DONE信号判断配置完成后，根据被测FPGA功能电路引脚输出信号对配置完成后的功能电路进行测试及结果判定。
2.根据权利要求1所述的装置，所述ATE监测配置完成标志DONE信号的变化：当ATE监测到DONE信号指示配置成功完成后，开始对被测FPGA器件的预定待测功能电路进行测试、结果对比判定及反馈对比结果，从而完成被测FPGA器件的某一个预定待测功能电路的测试。
3.根据权利要求2所述的装置，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测DONE端口的状态，当监测到DONE端口信号由“L”变为“H”，并处于“H”状态不变，表明配置完成。
4.根据权利要求3所述的装置，所述FPGA配置所需时钟信号由所述ATE提在CCLK端口提供、配置所需的数据信号由所述PROM在D0-D7端口提供。
5.根据权利要求4所述的装置，所述配置PROM可以搭载在ATE测试板上；所述配置PROM上存储的FPGA器件预定待测功能电路的配码文件是通过被测FPGA相对应的设计工具生成的，配置PROM在ATE控制下对被测FPGA器件输入D[0..7]并行8位配置数据，对被测FPGA进行配置。
6.根据权利要求5所述的装置，所述ATE还用于为配置PROM电路及被测FPGA器件提供工作所需Vcc电源信号。
7.一种FPGA器件并行模式配置的方法，采用如权利要求1至6中任意一项所述的FPGA器件并行模式配置的装置，包括以下步骤：
步骤A，通过被测FPGA相对应的设计工具生成该器件预定待测功能电路的配码文件，所述配码文件为位流码格式；
步骤B，将预定待测功能电路的配码文件进行数据格式转换，并将转换后的文件写入到所述所搭载配置电路的PROM中；
步骤C，ATE为所述PROM电路及所述FPGA提供配置所需信号，判断配置PROM及被测FPGA器件是否上电，若未上电则返回重新执行步骤C，若已上电则转至步骤D；
步骤D，ATE提供配置所需的CCLK时钟信号给被测FPGA及配置PROM，使配置PROM电路完成对被测FPGA器件的配置；
步骤E，在配置完成后，ATE为预定待测功能电路的输入引脚施加测试激励，对被测FPGA器件的预定待测功能进行测试。
8.根据权利要求7所述的方法，所述步骤D进一步包括，在配置开始后，所述ATE开始实时检测DONE端口的状态，若在经过了预定个数的CCLK时钟周期后，检测到DONE信号标志被测器件配置完成，转至步骤E，若配置未完成则继续检测DONE端口的状态。
9.根据权利要求8所述的方法，所述步骤D进一步包括，所述ATE根据CCLK的频率，计算配置完成所需时间长度并开始等待，在时间到达后，开始检测监测配置完成标志DONE信号的变化，当监测到DONE信号由“L”变为“H”，并维持“H”状态不变，表明配置完成。
10.根据权利要求9所述的方法，所述步骤E进一步包括，ATE为预定待测功能电路的输入引脚施加测试激励的同时，开始对被测FPGA器件的预定待测功能进行测试，对预定待测功能电路的输出引脚的的信号进行采样，并将实际采样结果与期待波形进行对比，从而判定被测FPGA器件的预定待测功能电路是否正常工作，若不能正常工作则结束测试，表示被测FPGA器件的预定待测功能电路不符合要求.。
11.根据权利要求10所述的方法，在步骤E中，若判定被测FPGA器件的预定待测功能电路正常工作则转至步骤F：
判断被测FPGA是否还有其他待测电路需要测试，若还有其他待测电路需要测试，则返回步骤D，若已经完成被测FPGA器件的所有预定待测功能电路的测试验证工作，则测试结束。
12.根据权利要求11所述的方法，配置开始时接入FPGA的Vcc电源信号拉高，被测FPGA上电，配置PROM复位，而后ATE向被测FPGA及配置PROM提供配置所需的CCLK时钟信号，使配置PROM电路完成对被测FPGA器件的配置，在配置完成后，ATE为预定待测功能电路的输入引脚施加测试激励，开始对被测FPGA器件的预定待测功能进行测试，测试完成后，Vcc电源信号拉低，系统下电。
13.根据权利要求11所述的方法，其中所述步骤C中，所述FPGA所使用配置模式由所述的ATE进行控制。
14.根据权利要求13所述的方法，其中所述FPGA的配置模式为被动并行配置模式。
15.根据权利要求11所述的方法，所述ATE为所述PROM电路及被测FPGA器件提供正常工作所需的电源信号。
16.根据权利要求11所述的方法，其中所述步骤E进一步包括，所述ATE根据配置后预定电路的各个引脚的时序信息产生测试图形作为测试激励；所述ATE执行所述测试图形，完成对所述可编程逻辑电路器件是否实现预定功能的测试工作。
17.根据权利要求11所述的方法，其中所述步骤E中，预定待测功能电路的输入和输出引脚为所述可编程逻辑电路在成功地完成配置后形成的功能电路所使用到的输入和输出引脚。
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