CN101167166A - 晶体管制造的改进 - Google Patents

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Abstract

在限定和围绕发射窗(110)的材料上形成氧化层(22)。该技术包括将非均匀氧化层(24)沉积在围绕材料上和发射窗(100)内,由此,氧化层(24)在发射窗(100)内的至少一部分的厚度比在发射窗外的围绕材料上的氧化层(24)的厚度小;以及将在所述发射窗(100)内的氧化层(24)的至少一部分去除,从而露出发射窗的底部的至少一部分,同时允许氧化层(24)的至少一部分留在所述围绕材料上。该技术可以用于自对齐外延基BJT(双极结晶体管)或者SiGe HBT(异质结双极晶体管)的制造中。

Description

晶体管制造的改进
技术领域
本发明涉及一种晶体管制造的改进。本发明特别应用于制造双极结晶体管(BJT,a bipolar junction transistor)或者是异质结双极晶体管(HBT,ahetero junction bipolar transistor)。同时本发明不限于此,但本发明特别适于自对齐外延基BJT或者SiGe HBT(self-aligned epitaxial base BJT or SiGeHBT)。
背景技术
在一些晶体管的制造方法中形成发射窗(emitter window),然后需要在发射窗的围绕的材料上形成氧化层,同时还需要使发射窗的底部不被氧化层覆盖。在现有技术中已知有复杂的方法去实现这个目的。
发明内容
本发明创作了一种在发射窗周围的材料上提供氧化层的新方法,同时保证发射窗底部的至少一部分不被氧化层覆盖。
一个或多个方面在独立权利要求中表述。
附图说明
参考附图,下面仅通过例子的方式对本发明的优选实施例进行说明,其中:
图1显示了根据本发明的实施例的处理顺序的第一步骤。
图2显示了根据本发明的实施例的处理顺序的第二步骤。
图3显示了根据本发明的实施例的处理顺序的第三步骤。
图4显示了根据本发明的实施例的处理顺序的第四步骤。
图5显示了根据本发明的实施例的处理顺序的第五步骤。
图6显示了根据本发明的实施例的处理顺序的第六步骤。
图7显示了根据本发明的实施例的处理顺序的第七步骤。
图8显示了根据本发明的实施例的处理顺序的第八步骤。
图9显示了根据本发明的实施例的处理顺序的第九步骤。
图10显示了根据本发明的实施例的处理顺序的第十步骤。
图11显示了根据本发明的基本试验的第一阶段的SEM(电子显微镜扫描,Scanning Electron Microscopy)图。
图12显示了图11的基本试验的第二阶段的SEM图。
具体实施方式
参考自对齐外延基BJT的制造,现在对本发明的原理进行说明,但是应该理解的是,本发明并不限于此。
如图1所示,提供重掺杂n+埋入层2,其起到辅助集电极(subcollector)的作用。n型Si外延层4形成在重掺杂n+埋入层2的上面,该n型Si外延层4起到集电极(collector)的作用。
如图2所示,沉积二氧化硅,从而在n型Si外延层4上形成垫片氧化层6。然后,复晶Si层(poly Silayer)8沉积在垫片氧化层6上,然后通过高剂量离子注入,复晶Si层8成为p-型重掺杂。
如图3所示,在p+复晶Si层8和垫片氧化层6内蚀刻开口10。开口10大体是矩形截面的,如图3所示,并且具有侧壁12和底部14。其它的几何形状也是可以的。然后,通过利用开口10进行离子注入,在n型Si外延层4内最初形成SIC16(选择性离子注入集电极,selectivelyion-implanted collector)。
如图4所示,在开口10的底部14上形成Si外延层18,从而形成基材。相应的复晶层20也沉积在复晶Si层8和通过复晶Si层8和垫片氧化层6形成的侧壁12上。由于接着的热循环,复晶层20通过从复晶Si层8的掺杂物扩散将成为p型重掺杂。最终,层20和8构成了含杂质基层(extrinsic base layer)。
如图5所示,薄二氧化硅层22通过加热形成在Si外延层18和含杂质基层20的上面,从而形成表面钝化层。
在形成氧化层22之后获得的开口将被称为发射窗100。该发射窗具有底部114和侧壁112,如图5所示。
如图6所示,然后在表面钝化层22上沉积有意不均匀的二氧化硅顶层24,从而在发射窗100内和发射窗周围的材料上形成绝缘层。该绝缘层24在发射窗内比在发射窗外薄。优选地,至少在发射窗100的底部114部分的上面的绝缘层比在发射窗外的薄。优选地,绝缘层24在基本上整个发射窗的底部114比在(紧邻)发射窗周围的材料上薄。
利用SiO2膜非均匀覆盖的技术步骤在“用于VLSI时代的硅处理”的185-187页公开(“processing technology”(处理方法)卷1,作者为S.Wolf和R.N.Tauber,Lattice出版,美国加利福尼亚州,970742,Sunset beach,邮箱340)。该技术可以进行对于本领域普通技术人员来说清楚地任何需要的改变,从而适用于本发明。
优选地,氧化顶层24在发射窗外比在发射窗内厚大约50-300%。更加优选地,氧化顶层24在发射窗外比在发射窗内厚大约100到200%。例如,在氧化顶层24已被沉积时,氧化顶层24在发射窗的底部的厚度可以是100mm,而在发射窗外部的厚度可以是200-300mm。
如图7所示,然后,沿着发射窗100的侧壁112形成氮化侧壁隔层26。这可以通过沉积氮化层然后进行反蚀刻(etch-back)来实现。
如图8所示,然后执行HF湿蚀刻。这至少在发射窗100的中心部分28去除了氧化顶层24和表面钝化层22,即,由于不均匀,至少在氧化硅顶层比其它区域薄的地方进行湿蚀刻。在HF湿蚀刻过程中,氧化硅顶层24在发射窗的外部也进行蚀刻,即,在发射窗的周围的材料上,但是氧化顶层24足够厚的部分仍留在p+复晶层20的顶部。优选地,一旦在氮化侧壁隔层之间已大体除去所有的氧化硅顶层24和表面钝化层22时,则停止进行HF湿蚀刻,尽管如此,HF湿蚀刻也可以继续,直到表面钝化层22和氧化硅顶层24的小部分从氮化侧壁隔层的“下面(under)”去除。如8所示,具有(至少部分地)暴露的Si外延层18并且在发射窗100的外面形成足够厚的氧化顶层24和表面钝化层22的结构被获得。优选地,氧化顶层24和钝化层22仍留在发射窗外部的组合厚度至少是50nm,优选是50-150nm,更优选地是80-120nm,并且最优选地是100nm。
优选地,发射窗内部的蚀刻速度与发射窗外部的蚀刻速度相同。
如图9所示,然后射极复晶材料(emitter poly)30被沉积、掺杂(在该例子中沉积过程中是重n+掺杂)、和图案化。掺杂可选地可以通过离子注入来实现。由于氧化/氮化侧壁隔层、和射极复晶材料(emitter polymaterial)30与含杂质基极复晶材料(extrinsic base poly material)20和8之间保留的足够厚的氧化顶层24,因此能够保持发射极-基极容量(emitter-base capacitances)足够小。
如图10所示,将p+含杂质基极复晶层8图案化,然后进行发射极内驱退火(drive in anneal),这导致了来自射极复晶材料30的杂质向外扩散,这反过来导致在发射窗100的底部部分形成了内射极32。P+含杂质基极20和8以自对齐的方式通过氧化/氮化侧壁隔层与发射极边沿间隔开。优选地,所选间距相对较小,从而使含杂质基阻抗保持较小。但是,间距优选地要被选得足够大,从而避免在射极和含杂质基之间的击穿或者泄漏。
最后,自对齐外延基BJT的制造由传统的后面的处理来完成,包括触点和通孔的形成,以及金属化步骤(metallisation step)。
本发明还可应用于HBT的制造,例如SiGe HBT。在这种情况下,形成为基材(如图4)的外延层18是Si/SiGe/Si外延堆叠层(epitaxial stacklayer)。
同时在具体的说明中是指NPN型BJT,本发明也可以适用于PNP型BJT。对于本领域的普通技术人员来说,任何所需的改变都是清楚的。
同时,上面优选实施例的详细说明中,提及显示在图5中的开口是发射窗,应该理解的是,发射窗可以通过处理形成而不是参考图1和5所说明的方法。进一步应该理解的是,在如图8所示的湿蚀刻的过程中,发射窗100在形式上可以改变。然而,在图8中所示的开口仍然认为是发射窗,这样的本意在于,在权利要求中所使用的术语“发射窗”可以用类似灵活的方式解释。
利用短周期组(short cycle lot)执行基本试验,以论证根据本发明的实施例用于实现自对齐SiGe HBT装置结构的不均匀的氧化层的沉积和随后的湿反蚀刻(wet etch-back)的可行性。
沉积大约400nm的复晶层并且在大约50nm的热氧化层的顶部进行干蚀刻,从而形成大约0.4μm宽的槽,以模拟发射窗。然后通过BOE(缓冲氧化湿蚀刻,buffered oxide wet etch)将底部氧化层去除,然后执行有意的不均匀的氧化沉积(SILOX CVD技术,使用SiH4和N2O作为反应物)。获取的不均性(发射窗外部和内部的氧化层的厚度比率)超过200%,且使得对于SILOX CVD的目标厚度接近400nm。该处理的阶段在图11中显示。
然后,进行BOE的湿反蚀刻(etch-back),由此190nm厚的SILOX CVD顶层仍保留在发射窗外部的复晶层的顶部,同时在窗口内部没有氧化层剩余,如图12所示。
尽管以如前面所述的优选实施例的方式对本发明进行了说明,但是应理解是本发明仅用于图示,且权利要求不局限于这些实施例。本领域的技术人员显然可以根据公开的内容进行变更或替换,这些应该认为落入随附权利要求的范围内。无论是单独或者与这里公开或者说明的其他的特征进行合理的结合的方式,本说明书中公开或者图示的每一个特征在本发明中可以合并。

Claims (15)

1.一种在限定和围绕发射窗的材料上形成氧化层的方法,包括
在所述围绕材料上和在所述发射窗内沉积不均匀的氧化层,由此,发射窗内的氧化层的至少一部分的厚度小于所述发射窗外的所述围绕材料上的氧化层的厚度;以及
除去所述发射窗内的所述氧化层的至少一部分,以便露出所述发射窗的底部的至少一部分,同时允许所述氧化层的至少一部分保留在所述围绕材料上。
2.如权利要求1所述的方法,其中,氧化层沉积后,氧化层在发射窗底部的至少一部分上的厚度小于氧化层在所述围绕材料上的厚度。
3.如权利要求2所述的方法,其中,氧化层在发射窗的大致整个底部上的厚度小于氧化层在所述围绕材料上的厚度。
4.如权利要求1至3中的任一项所述的方法,其中,氧化层沉积后,氧化层在所述围绕材上的厚度比氧化层在发射窗的底部的所述部分上的厚度大50%至300%,优选的是大100%至200%。
5.如权利要求1至4中的任一项所述的方法,其中,氧化层在发射窗的底部的所述部分上的厚度在50nm和150nm之间,优选的是在80nm至120nm之间,更优选的是100nm。
6.如权利要求1至5中的任一项所述的方法,其中,氧化层沉积后,氧化层在所述围绕材料上的厚度在200nm和300nm之间。
7.如权利要求1至6中的任一项所述的方法,其中,在除去所述发射窗内的所述氧化层的所述部分之后,留在所述围绕材料上的氧化层的厚度至少是50nm,优选的是50nm至150nm,更优选的是80nm至120nm,最优选的是大约100nm。
8.如权利要求1至7中的任一项所述的方法,其中,除去发射窗内的所述氧化层的至少所述部分的步骤包括蚀刻所述氧化层,优选的是HF湿蚀刻所述氧化层。
9.如权利要求1至8中的任一项所述的方法,进一步包括在所述发射窗内形成至少一个氮化侧壁隔层。
10.如权利要求9所述的方法,其中,包括在所述发射窗内形成两个氮化侧壁隔层的步骤,其中除去发射窗内的所述氧化层的至少所述部分的步骤包括将未被所述氮化侧壁隔层覆盖的所述发射窗的所述底部区域上的基本所有的所述氧化层去除。
11.如权利要求1至10中的任一项所述的方法,进一步包括在所述发射窗内形成射极的至少一部分。
12.如权利要求1至11中的任一项所述的方法,其中,所述氧化层包括二氧化硅层。
13.如权利要求1至12中的任一项所述的方法,还包括以与除去所述发射窗内的氧化层的速度大体相同的速度来除去所述围绕材料上的氧化层的一部分。
14.一种应用权利要求1至13中的任一项所述的方法来制造双极结晶体管或异质结双极晶体管的方法,优选的是制造自对齐外延基双极结晶体管或SiGe异质结双极晶体管的方法。
15.一种设置用于实现如权利要求1至13中的任一项所述的方法的半导体处理装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148156A (zh) * 2011-03-15 2011-08-10 上海宏力半导体制造有限公司 锗硅异质结双极型晶体管的制造方法
CN103000679A (zh) * 2012-12-20 2013-03-27 清华大学 低电阻多晶连接基区全自对准双极晶体管及其制备方法
CN103022110A (zh) * 2012-12-20 2013-04-03 清华大学 金属硅化物抬升外基区全自对准双极晶体管及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603883B2 (en) * 2011-11-16 2013-12-10 International Business Machines Corporation Interface control in a bipolar junction transistor
US9722057B2 (en) * 2015-06-23 2017-08-01 Global Foundries Inc. Bipolar junction transistors with a buried dielectric region in the active device region
US10672872B1 (en) 2019-02-13 2020-06-02 International Business Machines Corporation Self-aligned base contacts for vertical fin-type bipolar junction transistors
US10734490B1 (en) 2019-03-22 2020-08-04 International Business Machines Corporation Bipolar junction transistor (BJT) with 3D wrap around emitter
US11355581B2 (en) 2019-08-19 2022-06-07 Stmicroelectronics (Crolles 2) Sas Device comprising a transistor
US11276752B2 (en) 2019-08-19 2022-03-15 Stmicroelectronics (Crolles 2) Sas Method for forming a device comprising a bipolar transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5118634A (en) * 1990-09-26 1992-06-02 Purdue Research Foundation Self-aligned integrated circuit bipolar transistor having monocrystalline contacts
WO1998042019A1 (en) * 1997-03-18 1998-09-24 Telefonaktiebolaget Lm Ericsson (Publ) Trench-isolated bipolar devices
SE517833C2 (sv) * 1999-11-26 2002-07-23 Ericsson Telefon Ab L M Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden
EP1415330B1 (en) 2001-07-18 2012-02-01 Infineon Technologies AG Selective base etching
US6656811B2 (en) * 2001-12-21 2003-12-02 Texas Instruments Incorporated Carbide emitter mask etch stop
US6774002B2 (en) * 2002-10-23 2004-08-10 United Microelectronics Corp. Structure and method for forming self-aligned bipolar junction transistor with expitaxy base
US7232732B2 (en) * 2003-10-06 2007-06-19 Atmel Corporation Semiconductor device with a toroidal-like junction

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148156A (zh) * 2011-03-15 2011-08-10 上海宏力半导体制造有限公司 锗硅异质结双极型晶体管的制造方法
CN102148156B (zh) * 2011-03-15 2015-10-28 上海华虹宏力半导体制造有限公司 锗硅异质结双极型晶体管的制造方法
CN103000679A (zh) * 2012-12-20 2013-03-27 清华大学 低电阻多晶连接基区全自对准双极晶体管及其制备方法
CN103022110A (zh) * 2012-12-20 2013-04-03 清华大学 金属硅化物抬升外基区全自对准双极晶体管及其制备方法
CN103000679B (zh) * 2012-12-20 2015-05-06 清华大学 低电阻多晶连接基区全自对准双极晶体管及其制备方法
CN103022110B (zh) * 2012-12-20 2015-07-29 清华大学 金属硅化物抬升外基区全自对准双极晶体管及其制备方法

Also Published As

Publication number Publication date
GB2425400A (en) 2006-10-25
GB0507772D0 (en) 2005-05-25
WO2006111530A1 (en) 2006-10-26
EP1878047A1 (en) 2008-01-16
US7935606B2 (en) 2011-05-03
US20080305602A1 (en) 2008-12-11

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