CN101106116A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置和半导体装置的制造方法。本发明的课题是防止来自外部的应力导致构成要素的破损。半导体装置包括：半导体芯片(30)，其在第1主表面(30a)上具有设置成使电极焊盘(32)的一部分露出的层间绝缘膜(34)；再布线层(40)，其包含布线图案(42)，该布线图案(42)具有一端与电极焊盘电连接的线状部(42a)和与该线状部的另一端连接的大致凹多边形的柱状电极装载部(42b)；多个柱状电极，其设置在布线图案的柱状电极装载部上，其底面具有与柱状电极装载部的上表面轮廓在至少2点相交的轮廓；使多个柱状电极的顶面(46a)露出的密封部(44)；和装载在柱状电极的顶面上的多个外部端子(48)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及具有晶片级芯片尺寸封装(Wafer Level Chip Size Package)(以下，也简称为W-CSP。)结构的半导体装置及其制造方法。
背景技术
近年，要求封装化的半导体装置的进一步小型化、薄型化。为了响应该要求，提出了封装外形尺寸与半导体芯片的外形尺寸实质上相同的称为晶片级芯片尺寸封装(W-CSP)的封装形态。
在W-CSP中，已知有缓和在外部端子及该外部端子与布线的界面上发生的应力，防止可靠性降低的半导体装置(例如，参照专利文献1。)
另外，本发明人的专利文献2中公开了如下的制造方法：在形成为了缓和W-CSP包含的半导体基板(半导体芯片)的热膨胀系数与安装基板的热膨胀系数之差导致的应力而形成的柱形电极时，使用于形成再布线的电镀处理的条件与用于形成柱形电极的电镀条件不同。
[专利文献1]日本特开2004-6486号公报
[专利文献2]日本特开2005-64473号公报
W-CSP例如装载于安装基板上来发挥其功能。特别是把具有柱形电极的W-CSP装载到安装基板上时或装载后，从W-CSP外施加的应力特别集中到外部端子、柱形电极及再布线(层)的一部分即柱形电极装载部上。另外，柱形电极也称为柱状电极或突出电极。
结果，位于再布线更下侧的半导体装置中，由于作为本质构成要素的布线发生断线，或例如在层间绝缘膜上产生裂纹，从而可能损害半导体装置的本质的电气特性。
发明内容
因而，本发明的目的是提供一种具有如下结构的半导体装置，即使在W-CSP装载到安装基板等上时或装载到安装基板等上后，来自外部的应力特别施加到柱形电极附近时，也可防止布线的断线这样的本质的构成要素的破损，防止W-CSP的电气特性的丧失。
本发明的半导体装置具有下记的结构上的特征。即本发明的半导体装置包括：半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使电极焊盘的一部分露出的层间绝缘膜；再布线层，其包含多个布线图案，多个上述布线图案具有一端与电极焊盘电连接并从电极焊盘导出的线状部，和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；多个柱形电极，其设置在布线图案的柱形电极装载部上，其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；密封部，其使多个柱形电极的顶面露出；以及多个外部端子，其装载在柱形电极的顶面上。
另外，本发明的半导体装置的制造方法的主要工序如下。
(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域；
(2)形成包含布线图案的再布线层的工序，该布线图案为在层间绝缘膜上、并在半导体芯片区域内延伸的多个布线图案，上述布线图案具有一端与电极焊盘电连接并从电极焊盘导出的线状部和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；
(3)形成多个柱形电极的工序，该柱形电极设置在布线图案的上述柱形电极装载部上，并且其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；
(4)使多个柱形电极的顶面露出而形成密封部的工序；
(5)在多个柱形电极的顶面上装载多个外部端子的工序；
(6)将多个半导体芯片区域之间切断，进行半导体装置的单片化的工序。
根据本发明的半导体装置的结构，由于特别在柱形电极装载部的形状上下了工夫，因此即使在柱形电极附近及与其连接的再布线层的附近的层间绝缘膜这样的构成要素中产生了裂纹等的破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，根据本发明的半导体装置的结构，特别在柱形电极的下侧具有缓和、阻止来自W-CSP的外部的应力或防止破损进一步扩展的结构。从而，由于通过该结构来分散应力，因此可防止来自W-CSP的外部的应力对特别是柱形电极及与其连接的再布线的破损。
从而，可进一步有效防止构成要素的破损本身及破损的扩展。结果，可进一步提高半导体装置的电气特性的可靠性。
另外，根据本发明的半导体装置的制造方法，可更有效率地制造具有已说明的结构和并实现已说明的作用效果的半导体装置。
附图说明
图1(A)是说明半导体装置的结构的从上表面看到的概略俯视图。图1(B)用于说明布线图案与电极柱形的连接关系，是将图1(A)的由实线11包围的一部分区域放大表示的概略要部俯视图。
图2(A)是透视地示出布线图案的要部俯视图，图2(B)是表示沿图2(A)的I-I’点划线剖开的剖面的概略图。
图3(A)、(B)及(C)是部分概略制造工序图。
图4是图3(C)后续的制造工序图。
图5(A)是透视地示出半导体装置的布线图案的要部俯视图，图5(B)是表示沿图5(A)的I-I’点划线剖开的剖面的概略图。
图6(A)、(B)及(C)是部分概略制造工序图。
图7是图6(C)后续的制造工序图。
图8(A)是透视地示出半导体装置的布线图案的要部俯视图，图8(B)是表示沿图8(A)的I-I’点划线剖开的剖面的概略图。
图9(A)、(B)及(C)是部分概略制造工序图。
图10是图9(C)后续的制造工序图。
图11(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图11(B)是表示沿图11(A)的I-I’点划线剖开的剖面的概略图。
图12(A)、(B)及(C)是表示制造途中的半导体装置的剖面的部分概略制造工序图。
图13(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图13(B)是表示沿图13(A)的I-I’点划线剖开的剖面的概略图。
图14(A)、(B)及(C)是表示制造途中的半导体装置的剖面的部分概略制造工序图。
图15(A)是透视地示出半导体装置的布线图案的要部俯视图，图15(B)是表示沿图15(A)的I-I’点划线剖开的剖面的概略图。
图16(A)是透视地示出半导体装置的布线图案的要部俯视图，图16(B)是表示沿图16(A)的I-I’点划线剖开的剖面的概略图。
图17(A)是透视地示出半导体装置的布线图案的要部俯视图，图17(B)是表示沿图17(A)的I-I’点划线剖开的剖面的概略图。
图18(A)是透视地示出半导体装置的布线图案的要部俯视图，图18(B)是表示沿图18(A)的I-I’点划线剖开的剖面的概略图。
图19(A)是透视地示出半导体装置的布线图案的要部俯视图，图19(B)是表示沿图19(A)的I-I’点划线剖开的剖面的概略图。
图20(A)是透视地示出半导体装置的布线图案的要部俯视图，图20(B)是表示沿图20(A)的I-I’点划线剖开的剖面的概略图。
图21(A)是透视地示出半导体装置的布线图案的要部俯视图，图21(B)是表示沿图21(A)的I-I’点划线剖开的剖面的概略图。
图22(A)是透视地示出半导体装置的布线图案的要部俯视图，图22(B)是表示沿图22(A)的I-I’点划线剖开的剖面的概略图。
图23(A)是透视地示出半导体装置的布线图案的要部俯视图，图23(B)是表示沿图23(A)的I-I’点划线剖开的剖面的概略图。
图24(A)是透视地示出半导体装置的布线图案的要部俯视图，图24(B)是表示沿图24(A)的I-I’点划线剖开的剖面的概略图。
图25(A)是透视地示出半导体装置的布线图案的要部俯视图，图25(B)是表示沿图25(A)的I-I’点划线剖开的剖面的概略图。
图26(A)是透视地示出半导体装置的布线图案的要部俯视图，图26(B)是表示沿图26(A)的I-I’点划线剖开的剖面的概略图。
图27(A)是透视地示出半导体装置的布线图案的要部俯视图，图27(B)是表示沿图27(A)的I-I’点划线剖开的剖面的概略图。
图28(A)是透视地示出半导体装置的布线图案的要部俯视图，图28(B)是表示沿图28(A)的I-I’点划线剖开的剖面的概略图。
图29(A)是透视地示出半导体装置的布线图案的要部俯视图，图29(B)是表示沿图29(A)的I-I’点划线剖开的剖面的概略图。
图30(A)是透视地示出半导体装置的布线图案的要部俯视图，图30(B)是表示沿图30(A)的I-I’点划线剖开的剖面的概略图。
图31(A)是透视地示出半导体装置的布线图案的要部俯视图，图31(B)是表示沿图31(A)的I-I’点划线剖开的剖面的概略图。
图32(A)是透视地示出半导体装置的布线图案的要部俯视图，图32(B)是表示沿图32(A)的I-I’点划线剖开的剖面的概略图。
标号说明
10：半导体装置；11：部分区域；14：半导体芯片区域；30：半导体芯片；30a：第1主表面；30b：第2主表面；31：柱形电极装载区域；32：电极焊盘；34：层间绝缘膜；35：(前驱)基底金属膜；36：基底金属层、基底金属图案；40：再布线层；42：布线图案；42a：线状部；42b：柱形电极装载部；42ba：凸部；42bb：凹部；44：密封部；45：耐应力树脂图案；46：柱形电极；46a：顶面；46b：底面；46X：第1部分；46Y：第2部分；47：耐应力金属图案；47a：耐应力基底金属图案；48：外部端子；48a：焊接球；50：应力缓冲树脂层；50a：表面；52：开口部；54：柱形电极基底金属图案；62：第1抗蚀剂图案；64：第2抗蚀剂图案。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，附图中只是以可理解本发明的程度来概略地表示了各构成部分的形状、大小及配置关系，并没有用于特别限定本发明。另外，以下的说明中采用了特定的材料、条件及数值条件等，但是这些只是优选例之一，并不局限于此。另外，应理解的是以下的说明中采用的各图中对同样的构成部分标注相同标号，有时还省略其重复的说明。
(第1实施方式)
1.半导体装置的结构
参照图1及图2，说明该例的半导体装置的实施方式。图1(A)是用于说明半导体装置的结构的从上表面看到的概略俯视图，图1(B)是为了说明布线图案与电极柱形的连接关系而将图1(A)的由实线11包围的部分区域放大表示的概略要部俯视图。
另外，图2(A)是透视地示出该例的布线图案的要部俯视图，图2(B)是表示沿图2(A)的I-I’点划线剖开的剖面的概略图。
该例的半导体装置的特征是再布线层的布线图案的形状，特别是柱形电极装载部。
如图2(A)及图2(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
另外，以下，以长方体为例说明半导体装置10及半导体芯片30的形状，但是它们的形状都不限于长方体。
该半导体芯片30具备具有规定的功能的电路元件(未图示)。半导体芯片30具备第1主表面30a和与该第1主表面30a相对的第2主表面30b。
半导体芯片30具有在第1主表面30a上的层间绝缘膜34和存在于该层间绝缘膜34的表面与第2主表面30b之间的1个或2个以上的侧面。该层间绝缘膜34由绝缘性的材料构成。与电路元件连接的多个电极焊盘32在第1主表面30a上沿第1主表面30a的周缘形成，使得该多个电极焊盘32的至少一部分从层间绝缘膜34露出。电极焊盘32具有例如以铝为材料的传统公知的结构。
在层间绝缘膜34的上侧，形成有与露出的电极焊盘32电连接的多个布线图案42。
如图1(B)所示，该例中，各个布线图案42分别采用向电极焊盘32的排列的更内侧延伸的所谓扇入(fan in)形式。
布线图案42是例如以铜为材料的布线，在同一面上形成有多个种类且多根的布线。这些布线图案42也总称为再布线层40。
同样，在紧接着布线图案42的下方，在层间绝缘膜34上设置有基底金属图案36。在同一面上形成的多个且多种的基底金属图案36也总称为基底金属层。基底金属图案36具有与紧接着的其上方的布线图案42相同的平面形状。
基底金属层36可采用依次层叠多个金属层优选例如钛(Ti)/钨(W)/铬(Cr)的结构，或采用由依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)而成的多层构成的层叠层。
采用层叠层时，各个层的膜厚在100μm到300μm左右的范围，即，总计在500μm到800μm左右的范围即可。
这里，说明该例的半导体装置10的布线图案42的具体结构。
布线图案42具有直线或者曲线或将它们组合的任意线状的线状部42a。
线状部42a的一端经由基底金属图案36与电极焊盘32电连接。
如图2(A)详细地示出的那样，布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
在该柱形电极装载部42b上装载柱形电极46。柱形电极46优选采用例如以铜为材料的所谓铜柱形。该例中，柱形电极46采用具有圆形顶面46a和与该顶面46a相对的同样为圆形的底面46b的圆柱形形状。
柱形电极46设置在柱形电极装载部42b上，使得柱形电极装载部42b的平面轮廓与柱形电极46的底面46b的轮廓相互相交。
柱形电极装载部42b的平面形状即上表面的轮廓形状优选采用与柱形电极46的底面46b的轮廓在至少2点相交的形状。
即，优选柱形电极装载部42b形成为使得在柱形电极46装载到了柱形电极装载部42b上时，柱形电极装载部42b的凸部42ba从柱形电极46的底面46b突出。
该例中，柱形电极装载部42b为大致六角星形状，具有6个凸部42ba，因此，柱形电极装载部42b的上表面轮廓和柱形电极46的底面46b的轮廓虽然也依赖于线状部42a与柱形电极装载部42b的连接形态，但在12个位置左右相交。
另外，在柱形电极装载部42b的相邻的2个凸部42ba之间被划分成的凹部42bb中，柱形电极46的底面46b与层间绝缘膜34的表面相对。
如图1(A)及图1(B)所示，该例中，多个柱形电极46配置成相互等间隔的大致矩阵状。柱形电极46的数目、配置可根据期望而采用任意的优选方式。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。密封部44只要用任意合适的绝缘性材料形成绝缘膜即可。
电极柱形46的顶面46a在密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。外部端子48在该例中作为焊接球。
由于柱形电极装载部形成大致凹多边形，因此即使产生裂纹，也可有效防止破损连续且直接地扩展到柱形电极及再布线。
2.制造方法
接着参照图3及图4，说明该例的半导体装置的制造方法。
图3(A)、图3(B)及图3(C)是与已说明的图2(B)相同的部分的概略制造工序图。
图4是图3(C)后续的制造工序图。
以下说明的各工序虽然以晶片级进行，但是为了容易进行特征部分的理解，仅仅表示并说明了其一部分。
本发明的半导体装置的各制造工序中，可适用传统公知的所谓W-CSP的制造工序。
首先，准备基板(半导体晶片)。在该基板中，在单片化工序后成为半导体芯片的多个半导体芯片区域被设定成矩阵状。
在相邻的多个半导体芯片区域之间，设定有划线。
如图3(A)所示，基板30具备第1主表面30a、与该第1主表面30a相对的第2主表面30b以及在这些第1主表面30a和第2主表面30b之间的多个侧面。从基板10的作为半导体芯片区域14内的第1主表面30a露出有多个电极焊盘32。
这些多个电极焊盘32在该例中沿半导体芯片区域14的端缘即沿划线等间隔地排列(未图示)。
第1主表面30a上设置有作为绝缘膜的层间绝缘膜34。层间绝缘膜34使各个电极焊盘32的各自的表面的一部分露出。
在第1主表面30a上即层间绝缘膜34上，预先设定有柱形电极装载区域31。该柱形电极装载区域31是最终设置柱形电极46的区域。多个柱形电极装载区域31根据期望的柱形电极的个数、配置间隔等以任意合适的形态来设定即可。
接着，在露出面的整个面上即层间绝缘膜34及露出的电极焊盘32上，形成前驱基底金属膜35。前驱基底金属膜35可使用任意合适的材料并采用与选择的材料对应的传统公知的溅射法、蒸镀法等形成。
在基底金属膜35采用由多层构成的层叠膜时，采用依次层叠多种金属膜，优选依次层叠例如钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)的结构。
而且，如图3(B)所示，用于形成再布线层40的第1抗蚀剂图案62通过传统公知的光刻工序形成。
再布线层40的形成工序可通过传统公知的WCSP的制造工序中的布线图案的形成工艺，选择例如铜这样的合适材料来进行。
再布线层40的形成工序优选通过例如传统公知的电镀法将基底金属膜35形成为共用电极。
另外，如后所述，通过采用与选择的材料对应的例如溶剂来除去等这样的适当方法来去除第1抗蚀剂图案62。
通过该工序，形成包含具备已说明的结构的柱形电极装载部42b的布线图案42。
接着，如图3(C)所示，形成用于形成柱形电极46的第2抗蚀剂图案64。第2抗蚀剂图案64具有在柱形电极装载区域31上开口的图案。第2抗蚀剂图案64通过在W-CSP工序中一般采用的传统公知的光刻工序来形成即可。
用第2抗蚀剂图案64作为掩模，形成柱形电极46。该柱形电极的形成工序与再布线层40的形成工序相同，可选择例如铜这样的适当材料来进行。
该柱形电极的形成工序优选通过例如传统公知的电镀法将基底金属膜35形成为共用电极。
通过该工序，在具有已说明的结构的布线图案42的柱形电极装载部42b上，形成具有其轮廓与柱形电极装载部42b的上表面的轮廓在至少2点相交的底面46b的多个柱形电极46。
然后，如图4(A)所示，通过采用与选择的材料对应的例如溶剂来去除这样的任意适当的工序去除第2抗蚀剂图案64。
而且，通过适合于所选择的材料的例如刻蚀工序来去除前驱基底金属膜35的区域中的从布线图案42露出的区域部分。
通过该工序，前驱基底金属膜35形成位于层间绝缘膜34上方、紧接再布线层40的下方的基底金属图案、即基底金属层36，该基底金属图案与再布线层40中所包含的布线图案42为相同图案形状。
接着如图4(B)所示，形成覆盖露出的布线图案42、基底金属图案36、电极柱形46及层间绝缘膜34的密封部44。
此时，在布线图案42的柱形电极装载部42b的凹部42bb、即电极柱形46的露出的底面46b的下侧，也填充密封树脂。
该密封工序可通过传统公知的方法，采用传统公知的密封材料例如环氧类的铸型树脂来实施。
该密封部44的形成工序中，一旦柱形电极46的顶面46a也被密封树脂材料覆盖后，只要采用从表面侧切削使柱形电极46的顶面46a露出的工序即可。该工序可采用传统公知的研削或研磨工序来进行。
然后，如图4(B)所示，在从密封部44的平坦的表面露出的柱形电极46的顶面46a上，形成例如焊接球48a，作为外部端子48。
最后，沿划线将多个半导体芯片区域14之间切断，单片化成包含半导体芯片30的半导体装置10。
该单片化工序优选通过高速旋转的刀片进行切削来执行。
(第2实施方式)
1.半导体装置的结构
参照图5，说明该例的半导体装置的实施方式。图5(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图5(B)是通过图5(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征是在作为柱形电极装载区域的布线图案的下侧，即在紧接基底金属图案的下方具有耐应力树脂图案。
另外，该耐应力树脂图案以外的构成要素与已说明的实施方式的W-CSP没有任何变化，所以对于耐应力树脂图案以外的构成要素，只要没有特别说明，就标注与已说明的构成要素相同的编号，省略其详细说明。
如图5(A)及图5(B)所示，该例的W-CSP即半导体装置10具备与已说明的实施方式相同的半导体芯片30。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓形状在该例中为正六边形。该柱形电极装载部42b的平面形状以使柱形电极46的底面46b的整个面收于其轮廓内为条件，不限于图示例，可采用任意适当的形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
紧接柱形电极装载部42b的下方形成的基底金属图案36的形状采用与柱形电极装载部42b相同的形状及相同的尺寸。
该例的半导体装置10在紧接柱形电极装载部42b的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。
耐应力树脂图案45的形状及尺寸以使柱形电极装载部42b收于其表面轮廓内为条件，可为任意适当的形状以及尺寸。该例中，耐应力树脂图案45为正六边形。
耐应力树脂图案45以不给基底金属图案36、布线图案42及柱形电极46等存在于周围的其他构成要素造成坏影响为条件，可由任意适当的例如感光性的树脂材料构成。若考虑到密合性，耐应力树脂图案45可用与层间绝缘膜34相同的材料构成。
耐应力树脂图案45的厚度优选例如在2μm到10μm左右的范围的厚度，且特别优选为5μm左右的厚度。
柱形电极46设置在柱形电极装载部42b上，使得在该例中其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由耐应力树脂图案来缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
2.制造方法
接着参照图6及图7，说明该例的半导体装置的制造方法。
图6(A)、图6(B)及图6(C)是与已说明的图5(B)相同的部分的概略制造工序图。
图7是图6(C)后续的制造工序图。
以下说明的各工序虽然以晶片级进行，但是为了容易进行特征部分的理解，仅仅表示并说明了其一部分。
首先，准备基板(半导体晶片)。在该基板中，把在单片化工序后成为半导体芯片的多个半导体芯片区域设定为矩阵状。
在相邻的多个半导体芯片区域之间，设定有划线。
如图6(A)所示，基板30具备第1主表面30a、与该第1主表面30a相对的第2主表面30b以及在这些第1主表面30a和第2主表面30b之间的多个侧面。从基板10的作为半导体芯片区域14内的第1主表面30a露出有多个电极焊盘32。
这些多个电极焊盘32在该例中沿半导体芯片区域14的端缘即沿划线等间隔地排列(未图示)。
第1主表面30a上设置有作为绝缘膜的层间绝缘膜34。层间绝缘膜34使各个电极焊盘32的各自的表面的一部分露出。
在第1主表面30a上即层间绝缘膜34上，预先设定有多个柱形电极装载区域31。该柱形电极装载区域31是最终设置柱形电极46的区域。柱形电极装载区域31只要根据设计以任意适当的形态来设定即可。
然后，在多个柱形电极装载区域31内分别形成耐应力树脂图案45。
在形成耐应力树脂图案45时，首先，在整个露出面上涂敷任意适当的感光性的树脂材料。
接着，通过适合于选择的树脂材料的图案形成方法，例如通过传统公知的光刻工序形成图案即可。
接着，在露出面的整个面上、即层间绝缘膜34、耐应力树脂图案45及露出的电极焊盘32上，形成前驱基底金属膜35。前驱基底金属膜35可用任意适当的材料并采用与选择的材料对应的传统公知的溅射法等形成。
在前驱基底金属膜35采用由多层组成的层叠膜时，只要依次层叠多种金属膜，例如，优选依次层叠例如钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)即可。
进一步，如图6(B)所示，通过传统公知的光刻工序形成用于形成再布线层40的第1抗蚀剂图案62。
再布线层40的形成工序可通过传统公知的W-CSP的制造工序中的布线图案的形成工艺，选择例如铜这样的适当材料来进行。
再布线层40的形成工序优选通过例如传统公知的电镀法将前驱基底金属膜35形成为共用电极。
然后，通过采用与选择的材料对应的例如溶剂来去除的适当方法来去除第1抗蚀剂图案62。
通过该工序，形成柱形电极装载部42b位于耐应力树脂图案45上的布线图案42。
接着，如图6(C)所示，形成用于形成柱形电极46的第2抗蚀剂图案64。第2抗蚀剂图案64具有将柱形电极装载区域31开口的图案。第2抗蚀剂图案64通过W-CSP工序中一般采用的传统公知的光刻工序来形成即可。
用第2抗蚀剂图案64作为掩模，形成柱形电极46。该柱形电极的形成工序与再布线层40的形成工序同样，可选择例如铜这样的适当材料来进行。
该柱形电极的形成工序优选通过例如传统公知的电镀法将前驱基底金属膜35形成为共用电极。
通过该工序，在具有已说明的结构的布线图案42的柱形电极装载部42b上，形成多个柱形电极46。
然后，如图7(A)所示，通过采用与选择的材料对应的例如溶剂来去除的任意适当的工序来去除第2抗蚀剂图案64。
进一步，通过适合于所选择的材料的例如刻蚀工序去除前驱基底金属膜35的区域中的从布线图案42露出的区域。
通过该工序，前驱基底金属膜35形成位于耐应力树脂图案45上方且紧接再布线层40的下方的基底金属层36，该基底金属层36包含与再布线层40中所包含的布线图案42为相同的图案形状的基底金属图案。
接着如图7(B)所示，形成覆盖露出的耐应力树脂图案45、基底金属图案36、布线图案42、电极柱形46及层间绝缘膜34的密封部44。
该密封工序可通过传统公知的方法，使用传统公知的密封材料例如环氧类铸型树脂来实施。
该密封部44的形成工序中，一旦柱形电极46的顶面46a也被密封树脂材料覆盖后，采用从表面侧切削使柱形电极46的顶面46a露出的工序即可。该工序可采用传统公知的研削或研磨工序来进行。
然后，如图7(B)所示，在从密封部44的平坦的表面露出的柱形电极46的顶面46a上，形成例如焊接球48a，作为外部端子48。
最后，沿划线将多个半导体芯片区域14之间切断，单片化成包含半导体芯片30的半导体装置10。
(第3实施方式)
1.半导体装置的结构
参照图8，说明该例的半导体装置的实施方式。图8(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图8(B)是示出通过图8(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征是在作为柱形电极装载区域的布线图案的下侧(紧接基底金属图案的下方)具有耐应力树脂图案及耐应力金属图案。
另外，该耐应力树脂图案及耐应力金属图案以外的构成要素与已说明的例子的W-CSP没有任何变化，所以只要没有特别说明，对于耐应力树脂图案45及耐应力金属图案47以外的构成要素标注与已说明的构成要素相同的编号，省略其详细说明。
如图8(A)及图8(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
如图8(A)及图8(B)详细地示出的那样，布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓形状在该例中为正六边形。该柱形电极装载部42b的平面形状以使柱形电极46的底面46b的整个面收于其轮廓内为条件，不限于图示例，可采用任意适当的形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
紧接柱形电极装载部42b的下方形成的基底金属图案36的形状采用与柱形电极装载部42b相同的形状及相同的尺寸。
该例的半导体装置10在紧接基底金属图案36的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。
耐应力树脂图案45的形状及尺寸以使柱形电极装载部42b收于其表面轮廓内为条件，可采用任意适当的形状以及尺寸。该例中，耐应力树脂图案45为正六边形。
耐应力树脂图案45以不给基底金属图案36、布线图案42及柱形电极46等存在于周围的其他构成要素造成坏影响为条件，可由任意适当的例如感光性的树脂材料构成。耐应力树脂图案45可用与层间绝缘膜34相同的材料构成。
耐应力树脂图案45的厚度优选例如在2μm到10μm左右的范围的厚度，且特别优选为5μm左右的厚度。
该例的半导体装置10除了已说明的耐应力树脂图案45外，还在紧接多个耐应力树脂图案45的各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。
耐应力树脂图案47的形状及尺寸以使紧接位于其上方的耐应力树脂图案45收于其表面轮廓内为条件，可采用任意适当的形状及尺寸。
即，从耐应力金属图案47的上表面侧观看时的平面尺寸必须比耐应力树脂图案45的平面尺寸大。该例中，耐应力金属图案47采用比耐应力树脂图案45大的正六边形。
耐应力金属图案47优选可由例如铜(Cu)、镍(Ni)、金(Au)、钯(Pd)这样的金属材料构成。
耐应力金属图案47根据期望或者根据制造工序的限制，可采用由多层组成的层叠结构。在耐应力金属图案47例如由铜构成并通过电镀法形成时，在紧接耐应力金属图案47的下方设置一层或多层的耐应力基底金属图案47a。
耐应力金属图案47的厚度优选在例如2μm到10μm左右的范围，特别优选为5μm左右的厚度。
从耐应力金属图案47的上侧观看时的平面形状也可采用大致凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓例如可采用具有形成锐角的6个凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。
在柱形电极装载部42b上装载柱形电极46。柱形电极46优选采用例如以铜为材料的所谓铜柱形。该例中，柱形电极46采用具有圆形顶面46a和与该顶面46a相对的同样为圆形的底面46b的圆柱形形状。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
如图1(A)及图1(B)所示，多个柱形电极46配置成相互等间隔的大致矩阵状。柱形电极46的数目、配置可根据期望采用任意适当的数目、配置。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。密封部44只要用任意适当的绝缘性材料形成绝缘膜即可。
柱形电极46的顶面46a在密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。外部端子48在该例中为焊接球。
若采用这样的结构，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和了应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，施加的应力被耐应力金属图案阻断，因此，可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
2.制造方法
接着参照图9及图10，说明该例的半导体装置的制造方法。
图9(A)、图9(B)及图9(C)是与已说明的图5(B)同样的部分的概略制造工序图。
图10是图9(C)后续的制造工序图。
以下说明的各工序虽然以晶片级进行，但是为了容易进行特征部分的理解，仅仅表示并说明了其一部分。
首先，准备基板(半导体晶片)。在该基板中，在单片化工序后成为半导体芯片的多个半导体芯片区域被设定成矩阵状。
在相邻的多个半导体芯片区域之间，设定有划线。
如图9(A)所示，基板30具备第1主表面30a、与该第1主表面30a相对的第2主表面30b以及在这些第1主表面30a和第2主表面30b之间的多个侧面。从基板10的作为半导体芯片区域14内的第1主表面30a露出有多个电极焊盘32。
这些多个电极焊盘32在该例中沿半导体芯片区域14的端缘即沿未图示的划线等间隔地排列。
第1主表面30a上设置有作为绝缘膜的层间绝缘膜34。层间绝缘膜34使各个电极焊盘32的各自的表面的一部分露出。
在第1主表面30a上即层间绝缘膜34上，预先设定有多个柱形电极装载区域31。该柱形电极装载区域31是最终设置柱形电极46的区域。柱形电极装载区域31只要根据设计以任意适当的形态来设定即可。
接着，在多个柱形电极装载区域31内分别形成由多个图案构成的耐应力金属图案47，该例中，说明通过使用铜为材料的电镀法来形成的例子。
在形成耐应力金属图案47时，首先，形成前驱耐应力基底金属层。
具体地说，在层间绝缘膜34上形成前驱耐应力基底金属层。前驱耐应力基底金属层可用任意适当的材料，采用与选择的材料对应的传统公知的溅射法等形成。
在前驱耐应力基底金属层采用由多层组成的层叠膜时，只要依次层叠多种金属膜，例如优选依次层叠钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)即可。
然后，在前驱耐应力基底金属层上，通过传统公知的光刻工序形成耐应力金属图案形成用抗蚀剂图案。
接着，针对耐应力金属图案47，以铜为材料通过传统公知的电镀法将前驱耐应力基底金属层形成为共用电极。
然后，通过采用与选择的材料对应的例如溶剂来去除的适当的方法去除该抗蚀剂图案。
通过该工序，在作为柱形电极装载区域31内的前驱耐应力基底金属层上形成耐应力金属图案47。
而且，通过与选择的材料相适应的例如刻蚀工序去除从耐应力金属图案47露出的前驱耐应力基底金属层的露出部分。
如图9(A)所示，通过以上的工序，前驱耐应力基底金属层被加工成位于层间绝缘膜34上、且紧接耐应力金属图案47的下方的耐应力基底金属层47a。
然后，在多个作为柱形电极装载区域31内的耐应力基底金属层47a上分别形成耐应力树脂图案45。
在形成耐应力树脂图案45时，首先，在整个露出面上涂敷任意适当的例如感光性的树脂材料。
接着，通过适合于选择的树脂材料的图案形成方法，例如通过传统公知的光刻工序来对树脂涂敷层构图，形成耐应力树脂图案45即可。
接着，在露出面的整个面上即层间绝缘膜34、耐应力基底金属层47a、耐应力金属图案47、耐应力树脂图案45及露出的电极焊盘32上，与已说明的实施方式同样，形成前驱基底金属膜35。前驱基底金属膜35可用任意适当的材料并采用与选择的材料适应的传统公知的溅射法等形成。
在前驱基底金属膜35采用由多层组成的层叠膜时，只要依次层叠多种金属膜，例如，优选依次层叠钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)即可。
而且，如图9(B)所示，通过传统公知的光刻工序形成用于形成再布线层40的第1抗蚀剂图案62。
再布线层40的形成工序，可通过传统公知的W-CSP的制造工序中的布线图案的形成工艺，选择例如铜这样的适当材料来进行。
再布线层40的形成工序，优选通过例如传统公知的电镀法将前驱基底金属膜35形成为共用电极。
然后，通过采用与选择的材料相应的例如溶剂来去除的适当方法去除第1抗蚀剂图案62。
通过该工序，形成柱形电极装载部42b位于耐应力树脂图案45上的布线图案42。
接着，如图9(C)所示，形成用于形成柱形电极46的第2抗蚀剂图案64。第2抗蚀剂图案64具有将柱形电极装载区域31开口的图案。第2抗蚀剂图案64只要通过W-CSP工序中一般采用的传统公知的光刻工序来形成即可。
用第2抗蚀剂图案64作为掩模，形成柱形电极46。该柱形电极的形成工序与再布线层40的形成工序同样，可选择例如铜这样的适当材料来进行。
该柱形电极的形成工序优选通过例如传统公知的电镀法将基底金属膜35形成为共用电极。
通过该工序，在具有已说明的结构的布线图案42的柱形电极装载部42b上，形成多个柱形电极46。
然后，如图10(A)所示，通过采用与选择的材料相应的例如溶剂来去除的任意适当的工序去除第2抗蚀剂图案64。
然后，通过与选择的材料相应的例如刻蚀工序去除前驱基底金属膜35。
通过该工序，前驱基底金属膜35被形成位于耐应力树脂图案45上且紧接再布线层40的下方的基底金属图案36，即基底金属层36，该基底金属图案36与再布线层40中所包含的布线图案42为相同的图案形状。
接着如图10(B)所示，形成覆盖露出的耐应力基底金属层47a、耐应力金属图案47、耐应力树脂图案45、基底金属图案36、布线图案42、电极柱形46及层间绝缘膜34的密封部44。
该密封工序可通过传统公知的方法，采用传统公知的密封材料例如环氧类的铸型树脂来实施。
该密封部44的形成工序中，一旦柱形电极46的顶面46a也被密封树脂材料覆盖后，只要采用从表面侧切削使柱形电极46的顶面46a露出的工序即可。该工序可采用传统公知的研削或研磨工序进行。
然后，在从密封部44的表面露出的柱形电极46的顶面46a上，形成例如焊接球48a作为外部端子48。
最后，沿划线将多个半导体芯片区域14之间切断，单片化成包含半导体芯片30的半导体装置10。
(第4实施方式)
1.半导体装置的结构
参照图11，说明该例的半导体装置。图11(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图11(B)是通过图11(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于柱形电极的形状和在布线图案的上侧形成的应力缓冲树脂层。
另外，除了柱形电极的形状及应力缓冲树脂层以外的构成要素与已说明的W-CSP没有任何变化，对于柱形电极及应力缓冲树脂层以外的构成要素，只要没有特别说明，标注与已说明的构成要素相同的编号，省略其详细说明。
如图11(A)及图11(B)所示，与已说明的实施方式同样，该例的W-CSP即半导体装置10具备半导体芯片30。
该半导体芯片30具备有规定功能的电路元件(未图示)。半导体芯片30具备第1主表面30a和与该第1主表面30a相对的第2主表面30b。
在层间绝缘膜34的上侧设有基底金属膜35。基底金属层35也可采用依次层叠多个金属层的结构，优选依次层叠例如钛(Ti)/钨(W)/铬(Cr)的结构，或采用由依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)而成的多层组成的层叠层。
在采用层叠层时，各个层的膜厚在100μm到300μm左右的范围，即，总计在500μm到800μm左右的范围即可。
而且，在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有直线或者曲线或将它们组合而成的任意线状的线状部42a。
线状部42a的一端经由基底金属图案36与电极焊盘32电连接。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。该柱形电极装载部42b的平面形状以使柱形电极46的整个底面46b收于其轮廓内为条件，不限于图示例，可采用任意适当的形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
该例的半导体装置10具备表面平坦的应力缓冲树脂层50。该应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出，覆盖设置在基底金属膜35上的再布线层40，而一体地形成。
即，在应力缓冲树脂层50上形成有多个开口部(接触孔)52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
应力缓冲树脂层50可以采用绝缘性的绝缘膜。应力缓冲树脂层50可由任意适当的绝缘性的材料，例如感光性的树脂材料构成。应力缓冲树脂层50优选由与层间绝缘膜34相同的材料构成。
该例的半导体装置10具备柱形电极46。柱形电极46优选采用例如以铜为材料的所谓铜柱形。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
第1部分46X从应力缓冲树脂层50的表面50a到达柱形电极装载部42b，将开口部52埋入，其底面46b与柱形电极装载部42b连接。该第1部分46X的直径可取使第1部分46X与柱形电极装载部42b，即与布线图案形成导通的程度的直径。
第2部分46Y与第1部分46X设置成一体，位于紧接第1部分46X的上方，且形成为从应力缓冲树脂层50的表面50a突出的圆柱形。即，第2部分46Y具有圆形的顶面46a。该例中，第2部分46Y具有比第1部分46X的直径大的直径。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于六边形的柱形电极装载部42b的平面轮廓内。
如图11(A)及图11(B)所示，该例中，多个柱形电极46配置成相互等间隔的大致矩阵状。柱形电极46的数目、配置可根据期望采用任意适当的数目、配置。
在柱形电极46的顶面46a上设置有外部端子48。外部端子48在该例中为焊接球。
若采用这样的结构，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收了应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
2.制造方法
参照图12，说明该例的半导体装置的制造方法。
图12(A)、图12(B)及图12(C)是制造途中的半导体装置的剖面的部分概略制造工序图。
以下说明的各工序虽然以晶片级进行，但是为了容易进行特征部分的理解，仅仅表示并说明了其一部分。
首先，准备基板(半导体晶片)。在该基板中，在单片化工序后成为半导体芯片的多个半导体芯片区域被设定成矩阵状。
在相邻的多个半导体芯片区域之间，设定有未图示的划线。
基板30具备第1主表面30a、与该第1主表面30a相对的第2主表面30b以及在这些第1主表面30a和第2主表面30b之间的多个侧面。从基板10的作为半导体芯片区域14内的第1主表面30a露出有多个电极焊盘32。
这些多个电极焊盘32，在该例中沿半导体芯片区域14的端缘即沿划线等间隔地排列。
在第1主表面30a上，设置有作为绝缘膜的层间绝缘膜34。层间绝缘膜34使各个电极焊盘32的各自的表面的一部分露出。
在第1主表面30a上、即层间绝缘膜34上，预先设定有多个柱形电极装载区域31。该柱形电极装载区域31是最终设置柱形电极46的区域。柱形电极装载区域31只要根据设计以任意适当的形态来设定即可。
接着，在露出面的整个面上、即层间绝缘膜34及露出的电极焊盘32上，形成基底金属膜35。基底金属膜35可用任意适当的材料并采用与选择的材料相应的传统公知的溅射法等形成。
在基底金属膜35采用由多层组成的层叠膜时，只要依次层叠多种金属膜，例如优选依次层叠钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)即可。
而且，在基底金属膜35上，形成再布线层40。再布线层40的形成工序，可通过与已说明的实施方式同样的W-CSP的制造工序中的布线图案的形成工艺，选择例如铜这样的适当材料来进行。
再布线层40的形成工序，优选通过例如传统公知的电镀法将基底金属膜35形成为共用电极。
通过该工序，形成柱形电极装载部42b位于柱形电极装载区域31中的布线图案42。
接着，形成覆盖在基底金属膜35上设置的再布线层40的应力缓冲树脂层50。在应力缓冲树脂层50用感光性的树脂材料形成时，只要以任意适当的条件通过光刻工序在树脂层上形成图案、设置开口部52即可。
接着，形成柱形电极46。柱形电极46以将位于柱形电极装载区域31内的开口部52埋入的方式形成。如上所述，柱形电极46中一体地形成从应力缓冲树脂层50的表面50a到达布线图案42的第1部分46X及具有比该第1部分46X大的直径的第2部分46Y。
此时，第2部分区域46Y形成为位于柱形电极装载区域31内，且在应力缓冲树脂层50的表面50a及紧接第1部分46X的上方相连接。
具体地说，形成用于形成柱形电极46的抗蚀剂图案。该抗蚀剂图案只要通过一般适用于选择的材料的传统公知的光刻工序来形成图案即可。
用该抗蚀剂图案作为掩模，形成柱形电极46。该柱形电极46的形成工序与再布线层40的形成工序同样，可选择例如铜这样的适当材料来进行。
该柱形电极的形成工序优选通过例如传统公知的电镀法形成。
通过该工序，在具有已说明的结构的布线图案42的柱形电极装载部42b上，形成多个柱形电极46。
然后，通过采用与选择的材料相应的例如溶剂来去除的任意适当的工序来去除抗蚀剂图案。
接着，如图12(C)所示，在露出的柱形电极46的顶面46a上，形成例如焊接球48a，作为外部端子48。
最后，沿划线将多个半导体芯片区域14之间切断，单片化成包含半导体芯片30的半导体装置10。
(第5实施方式)
1.半导体装置的结构
参照图13，说明该例的半导体装置。图13(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图13(B)是通过图13(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于柱形电极的形状、在布线图案的上侧形成的应力缓冲树脂层和紧接其下方设置的柱形电极基底金属图案。
另外，柱形电极的形状、应力缓冲树脂层及柱形电极基底金属图案以外的构成要素与已说明的实施方式的W-CSP没有任何变化，所以只要没有特别说明，对其他构成要素标注与已说明的构成要素相同的编号，省略其详细说明。
如图13(A)及图13(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
与已说明的实施方式同样，在半导体芯片30的第1主表面30a上设置有层间绝缘膜34，与已说明的实施方式同样，在该层间绝缘膜34设置有基底金属层36。
在该基底金属层36上，设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面轮廓在该例中采用正六边形。该柱形电极装载部42b的平面形状以使柱形电极46的整个底面46b收于其轮廓内为条件，不限于图示例，可采用任意适当的形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50在基底金属层36上一体地设置成覆盖再布线层40。
应力缓冲树脂层50设置有多个开口部52即接触孔。开口部52从柱形电极装载区域31内的应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
应力缓冲树脂层50可以采用绝缘膜。应力缓冲树脂层50可由任意适当的绝缘性的材料，例如感光性的树脂材料构成。应力缓冲树脂层50优选由与层间绝缘膜34相同的材料构成。
该例的半导体装置10具备柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖开口部52内部，即，覆盖开口部52的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分，即开口部52的开口端的周围区域。
该柱形电极基底金属图案54优选整体形成为一体且采用大致相等的厚度。
该例的半导体装置10具备柱形电极46。柱形电极46优选采用例如以铜为材料的所谓铜柱形。该实施方式中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
第1部分46X从应力缓冲树脂层50的表面50a到达柱形电极装载部42b，将设有柱形电极基底金属图案54的开口部52埋入，与柱形电极装载部42b电连接。该第1部分46X的直径取使第1部分46X与柱形电极装载部42b，即与布线图案42形成导通的程度的直径。
第2部分46Y与第1部分46X设置成一体。另外，第2部分46Y设置于位于紧接第1部分46X的上方、且为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分上。第2部分46Y整体形成从应力缓冲树脂层50的表面50a突出的圆柱形。即，第2部分46Y具有圆形的顶面46a。该例中，第2部分46Y具有比第1部分46X的直径大的直径。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
与已说明的实施方式同样，该实施方式的情况下，多个柱形电极46配置成相互等间隔的大致矩阵状。柱形电极46的数目、配置可根据期望采用任意适当的数目、配置。
在柱形电极46的顶面46a上设置有外部端子48。外部端子48在该例中为焊接球。
若采用这样的结构，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
另外，由于采用从紧接应力缓冲树脂层下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
2.制造方法
参照图14，说明该例的半导体装置的制造方法。
图14(A)、图14(B)及图14(C)是制造途中的半导体装置的剖面的部分概略制造工序图。
以下说明的各工序虽然以晶片级进行，但是为了容易进行特征部分的理解，仅仅表示并说明了其一部分。
首先，准备基板(半导体晶片)。在该基板中，在单片化工序后成为半导体芯片的多个半导体芯片区域被设定成矩阵状。
在相邻的多个半导体芯片区域之间，设定有划线。
基板30具备第1主表面30a、与该第1主表面30a相对的第2主表面30b以及在这些第1主表面30a和第2主表面30b之间的多个侧面。从基板10的作为半导体芯片区域14内的第1主表面30a露出有多个电极焊盘32。
这些多个电极焊盘32在该例中沿半导体芯片区域14的端缘即沿划线(未图示)等间隔地排列。
在第1主表面30a上，设置有作为绝缘膜的层间绝缘膜34。层间绝缘膜34使各个电极焊盘32的各自的表面的一部分露出。
在第1主表面30a上、即层间绝缘膜34上，预先设定有多个柱形电极装载区域31。该柱形电极装载区域31是最终设置柱形电极46的区域。柱形电极装载区域31只要根据设计以任意适当的形态来设定即可。
接着，在露出面的整个面上、即层间绝缘膜34及露出的电极焊盘32上，形成前驱基底金属膜35(图14(A))。前驱基底金属膜35可用任意适当的材料并采用与选择的材料相应的传统公知的溅射法等形成。
在前驱基底金属膜35采用由多层组成的层叠膜时，只要依次层叠多种金属膜，例如优选依次层叠钛(Ti)/钨(W)/铬(Cr)，或依次层叠铜(Cu)/镍(Ni)/金(Au)/钯(Pd)即可。
而且，在前驱基底金属膜35上，形成再布线层40。再布线层40的形成工序，可通过与已说明的实施方式同样的W-CSP的制造工序中的布线图案的形成工艺，选择例如铜这样的适当材料来进行。
再布线层40的形成工序优选通过例如传统公知的电镀法将前驱基底金属膜35形成为共用电极。
通过该工序，形成柱形电极装载部42b位于柱形电极装载区域31的布线图案42。
而且，通过与选择的材料相应的例如刻蚀工序去除从布线图案42露出的前驱基底金属膜35的区域部分。
通过该工序，前驱基底金属膜35成为位于层间绝缘膜34上、且紧接再布线层40的下方的，与再布线层40中所包含的布线图案42为相同的图案形状的基底金属图案36，即基底金属层36。
接着，形成覆盖再布线层40的应力缓冲树脂层50(图14(B))。在应力缓冲树脂层50用例如感光性的树脂材料形成时，只要以任意适当的条件通过光刻工序在树脂层上形成图案、设置开口部52即可。
接着，形成覆盖作为柱形电极装载区域31内的开口部32的侧壁及底面、应力缓冲树脂层50的表面50a的一部分的柱形电极基底金属图案54。
柱形电极基底金属图案54与基底金属图案36同样地形成。即，在柱形电极基底金属图案54采用任意适当的材料通过与选择的材料相应的传统公知的溅射法等形成后，只要以适合于选择的材料的任意适当的条件进行光刻工序及刻蚀工序来形成图案即可。
该柱形电极基底金属图案54的全体优选以相等厚度形成为一体的膜。
接着，形成柱形电极46(图14(C))。柱形电极46以将设有柱形电极基底金属图案54的处于柱形电极装载区域31内的开口部52埋入的方式而形成。如上所述，柱形电极46一体地形成从柱形电极基底金属图案54的表面到达布线图案42的上方的第1部分46X及具有比该第1部分46X大的直径的第2部分46Y。
此时，第2部分区域46Y形成为位于柱形电极装载区域31内，且紧接在应力缓冲树脂层50的表面50a的第1部分46X的上方，与第1部分46X连接。
具体地说，形成用于形成柱形电极46的抗蚀剂图案(未图示)。该抗蚀剂图案只要通过一般适用于选择的材料的传统公知的光刻工序来形成图案即可。
用该抗蚀剂图案作为掩模，形成柱形电极46。该柱形电极46的形成工序与再布线层40的形成工序同样，可选择例如铜这样的适当材料进行。
该柱形电极的形成工序优选通过例如传统公知的电镀法形成。
通过该工序，在具有已说明的结构的布线图案42的柱形电极装载部42b上，形成多个柱形电极46。
然后，通过采用与选择的材料相应的例如溶剂来去除的任意适当的工序来去除抗蚀剂图案。
接着，图14(C)所示，在露出的柱形电极46的顶面46a上，形成例如焊接球48a，作为外部端子48。
最后，沿划线将多个半导体芯片区域14之间切断，单片化成包含半导体芯片30的半导体装置10。
另外，从上述第1实施方式到第5实施方式的主要部分的结构以不损害本发明的目的为条件，根据期望，可采用在一个半导体装置内组装进上述结构的任意适当的组合的结构。
以下，参照附图说明第1实施方式到第5实施方式的组合的实施方式。
这些实施方式中仅仅进行结构的说明。各构成要素的制造方法参照各实施方式的记载。
(第6实施方式)
参照图15，说明该实施方式的半导体装置。图15(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图15(B)是通过图15(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
另外，除了有必要进行特别说明的情况，对于与已说明的实施方式的构成要素相同的构成要素标注相同的编号，省略其详细说明。
该例的半导体装置的特征是再布线层的布线图案，特别是柱形电极装载部的形状及在柱形电极装载区域即布线图案的下侧，即在紧接基底金属图案的下方设置的耐应力树脂图案。
如图15(A)及图15(B)所示，该例的W-CSP即半导体装置10与已说明的实施方式同样，具备半导体芯片30。
半导体芯片30在设置于第1主表面30a上的层间绝缘膜34的上侧，设有基底金属图案36。
该基底金属图案36上设有与露出的电极焊盘32电连接的多个布线图案42。
基底金属图案36具有与紧接其上方的布线图案42相同的平面形状。
这里，说明该例的半导体装置10的布线图案42的具体结构。
布线图案42具有直线或者曲线或将它们组合的任意线状的线状部42a。
线状部42a的一端经由基底金属图案36与电极焊盘32电连接。
如图15(A)所示，布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
紧接柱形电极装载部42b的下方形成的基底金属图案36的形状采用与柱形电极装载部42b相同的形状及相同的尺寸。
该例的半导体装置10在紧接柱形电极装载部42b的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
在柱形电极装载部42b上，装载柱形电极46。该例中，柱形电极46采用具有正圆形顶面46a和与该顶面46a相对的同样为正圆形的底面46b的圆柱形状。
在该柱形电极装载部42b上，装载柱形电极46。
该例中，柱形电极46采用具有圆形顶面46a和与该顶面46a相对的同样为正圆形的底面46b的圆柱形状。(重复)
柱形电极46设置在柱形电极装载部42b上，使得柱形电极装载部42b的平面轮廓与柱形电极46的底面46b的轮廓相互相交。
柱形电极装载部42b的平面形状即上表面的轮廓形状优选采用与柱形电极46的底面46b的轮廓在至少2点相交的形状。
即，优选柱形电极装载部42b形成为使得在柱形电极46装载到柱形电极装载部42b上时，柱形电极装载部42b的凸部42ba从柱形电极46的底面46b突出。
该例中，柱形电极装载部42b为大致六角星形状，具有6个凸部42ba，因此，柱形电极装载部42b的上表面的轮廓和柱形电极46的底面46b的轮廓虽然也依赖于线状部42a与柱形电极装载部42b的连接形态，但在12个位置左右相交。
另外，在柱形电极装载部42b的相邻的2个凸部42ba之间被划分成的凹部42bb中，柱形电极46的底面46b与层间绝缘膜34的表面相对。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。密封部44只要构成为用任意适当的绝缘性材料形成的绝缘膜即可。
电极柱形46的顶面46a在密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。
若采用该例的半导体装置的结构，则特别是在柱形电极的下侧，具有缓和、阻断来自W-CSP的外部的应力，或阻止破损进一步扩展的结构。从而，通过该结构可分散应力，因此可防止来自W-CSP的外部的应力特别对柱形电极及与其连接的再布线的破损。另外，假设在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
而且，在来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
从而，可进一步有效防止构成要素的破损及破损的扩展。结果可进一步提高半导体装置的可靠性。
(第7实施方式)
参照图16，说明该例的半导体装置。图16(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图16(B)是通过图16(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及1(B)相同，因此省略重复的图示。另外，除了有必要进行特别说明的情况，对于与已说明的实施方式的构成要素相同的构成要素标注相同的编号，省略其详细说明。
该例的半导体装置的特征在于再布线层的布线图案，特别是柱形电极装载部的形状，及在柱形电极装载区域即布线图案的下侧，即紧接基底金属图案的下方设置的耐应力树脂图案及耐应力金属图案。
如图16(A)及图16(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
与已说明的实施方式同样，半导体芯片30在设置于第1主表面30a上的层间绝缘膜34的上侧，设置有基底金属图案36、与露出的电极焊盘32电连接的多个布线图案42。基底布线图案38具有与紧接其上方的布线图案42相同的平面形状。
该例的半导体装置10具有的布线图案42的柱形电极装载部42b的正下方，具有耐应力树脂图案45。该例中，耐应力树脂图案45采用正六边形。
另外，该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45的各自的下方分别具有耐应力金属图案47。
在柱形电极装载部42b上，装载柱形电极46。
柱形电极46设置在柱形电极装载部42b上，使得柱形电极装载部42b的平面轮廓与柱形电极46的底面46b的轮廓相互相交。
柱形电极装载部42b的平面形状即上表面的轮廓形状优选采用与柱形电极46的底面46b的轮廓在至少2点相交的形状。
即，优选柱形电极装载部42b形成为使得在柱形电极46装载到柱形电极装载部42b上时，使得柱形电极装载部42b的凸部42ba从柱形电极46的底面46b突出。
该例中，柱形电极装载部42b为六角星形状，具有6个凸部42ba，因此，柱形电极装载部42b的上表面轮廓和柱形电极46的底面46b的轮廓虽然也依赖于线状部42a与柱形电极装载部42b的连接形态，但在12个位置左右相交。
另外，在柱形电极装载部42b的相邻的2个凸部42ba之间被划分成的凹部42bb中，柱形电极46的底面46b与层间绝缘膜34的表面相对。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。
柱形电极46的顶面46a从密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。
若采用该例的半导体装置的结构，则特别是在柱形电极的下侧，具有缓和、阻断来自W-CSP的外部的应力，或阻止破损进一步扩展的结构。从而，通过该结构可分散应力，因此可防止来自W-CSP的外部的应力特别对柱形电极及与其连接的再布线的破损。另外，假设在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
而且，在来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
而且，由于施加的应力被耐应力金属图案阻断，因此可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
从而，可进一步有效防止构成要素的破损及破损的扩展。结果可进一步提高半导体装置的可靠性。
(第8实施方式)
参照图17，说明该实施方式的半导体装置。图17(A)是透视地示出半导体装置的布线图案的要部俯视图，图17(B)是通过图17(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于在柱形电极装载区域即布线图案的下侧，即紧接基底金属图案的下方具有耐应力树脂图案及耐应力金属图案，以及耐应力金属图案的形状。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图17(A)及图17(B)详细所示的那样，布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
紧接柱形电极装载部42b的下方形成的基底金属图案36的形状采用与柱形电极装载部42b相同的形状及相同的尺寸。
半导体装置10在紧接基底金属图案36的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。
该例的耐应力金属图案47采用凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选在该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。
在柱形电极装载部42b上，装载柱形电极46。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。
柱形电极46的顶面46a在密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。
若采用这样的结构，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，施加的应力被耐应力金属图案阻断，因此，可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
另外，具有凸部的凹多边形的耐应力金属图案即使在表面保护层等中产生了裂纹，也可有效防止该裂纹波及到柱形电极、再布线层。
(第9实施方式)
参照图18，说明该实施方式的半导体装置。图18(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图18(B)是通过图18(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于在柱形电极装载区域即布线图案的下侧，即紧接基底金属图案的下方具有耐应力树脂图案及耐应力金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图18(A)及图18(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
紧接布线图案42的下方设置有基底金属图案36。
这里，说明该例的半导体装置10的布线图案42的具体结构。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
半导体装置10在紧接基底金属图案36的下方具有耐应力树脂图案45。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。
该例的耐应力金属图案47采用凹多边形(星形多边形)状。耐应力金属图案47的上表面的轮廓，在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
在柱形电极装载部42b上，装载柱形电极46。
柱形电极46设置在柱形电极装载部42b上，使得柱形电极装载部42b的平面轮廓与柱形电极46的底面46b的轮廓相互相交。
柱形电极装载部42b的平面形状即上表面的轮廓形状优选采用与柱形电极46的底面46b的轮廓在至少2点相交的形状。
即，优选柱形电极装载部42b形成为使得在柱形电极46装载到柱形电极装载部42b上时，使柱形电极装载部42b的凸部42ba从柱形电极46的底面46b突出。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
密封部44设置成覆盖再布线层40、柱形电极46及露出的层间绝缘膜34。
电极柱形46的顶面46a在密封部44的表面露出。在该露出的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，施加的应力被耐应力金属图案阻断，因此，可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
另外，具有凸部的耐应力金属图案即使在表面保护层等中产生了裂纹，也可有效防止该裂纹波及到柱形电极、再布线层。
(第10实施方式)
参照图19，说明该实施方式的半导体装置。图19(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图19(B)是通过图19(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状和柱形电极的形状以及在布线图案的上侧形成的应力缓冲树脂层。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图19(A)及图19(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖设置在基底金属层35上的再布线层40。
即，应力缓冲树脂层50具有多个开口部即接触孔52。
该例的半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
(第11实施方式)
参照图20，说明该实施方式的半导体装置。图20(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图20(B)是通过图20(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状和柱形电极的形状以及在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48a等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图20(A)及图20(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属层，即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属图案36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。
即，在应力缓冲树脂层50中形成有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具备柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
而且，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
(第12实施方式)
参照图21，说明该实施方式的半导体装置。图21(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图21(B)是通过图21(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此不再图示。
该例的半导体装置的特征在于耐应力树脂图案和柱形电极的形状以及在布线图案的上侧形成的应力缓冲树脂层。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图21(A)及图21(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。该柱形电极装载部42b的平面形状以使柱形电极46的整个底面46b收于其轮廓内为条件，不限于图示例，可采用任意适当的形状。
该例的半导体装置10在紧接柱形电极装载部42b的下方具有耐应力树脂图案45。
该例中，耐应力树脂图案45采用正六边形。
另外，基底金属膜35设置成也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34。
该例的半导体装置10具有应力缓冲树脂层50。
在应力缓冲树脂层50设置有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
半导体装置10具有柱形电极46。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则在来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
(第13实施方式)
参照图22，说明该实施方式的半导体装置。图22(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图22(B)是通过图22(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于柱形电极的形状和在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案，以及耐应力树脂图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图22(A)及图22(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。该例中，耐应力树脂图案45采用正六边形。
在耐应力树脂图案45上设置有基底金属层，即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。
应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
即，在应力缓冲树脂层50设置有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
而且，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
(第14实施方式)
参照图23，说明该实施方式的半导体装置。图23(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图23(B)是通过图23(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状、耐应力树脂图案、柱形电极的形状以及在布线图案的上侧形成的应力缓冲树脂层。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图23(A)及图23(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
该例的半导体装置10在紧接柱形电极装载部42b的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
另外，基底金属膜35也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34上。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖设置在基底金属膜35上的再布线层40。
应力缓冲树脂层50具备多个开口部，即接触孔52。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在电极柱形46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
而且，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
(第15实施方式)
参照图24，说明该实施方式的半导体装置。图24(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图24(B)是通过图24(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于柱形电极的形状、具有在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案、以及耐应力树脂图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48a等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图24(A)及图24(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
在耐应力树脂图案45上设置有基底金属层即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
在应力缓冲树脂层50上具备多个开口部，即接触孔52。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
而且，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
(第16实施方式)
参照图25，说明该实施方式的半导体装置。图25(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图25(B)是通过图25(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于具有耐应力树脂图案、耐应力金属图案、应力缓冲树脂层，以及柱形电极的形状。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图25(A)及图25(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。
半导体装置10在紧接基底金属膜35的下方具有耐应力树脂图案45。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。该例中，耐应力金属图案47采用比耐应力树脂图案45大的正六边形。
另外，基底金属膜35也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34上。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖设置在基底金属膜35上的再布线层40。
在应力缓冲树脂层50中具备多个开口部，即接触孔52。
该例的半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
(第17实施方式)
参照图26，说明该实施方式的半导体装置。图26(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图26(B)是通过图26(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案和在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48a等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图26(A)及图26(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。该例中，耐应力金属图案47采用比耐应力树脂图案45大的正六边形。
在耐应力树脂图案45上设置有基底金属层即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
在应力缓冲树脂层50具备多个开口部，即接触孔52。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
该柱形电极基底金属图案54整体一体地形成，且为大致相等的厚度。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
而且，由于采用从紧接应力缓冲树脂层下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
(第18实施方式)
参照图27，说明该实施方式的半导体装置。图27(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图27(B)是通过图27(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状、柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案、以及在布线图案的上侧形成的应力缓冲树脂层。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图27(A)及图27(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
半导体装置10在紧接基底金属膜35的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。
该例中，耐应力金属图案47采用比耐应力树脂图案45大的正六边形。
另外，基底金属膜35也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34上。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖在基底金属膜35上设置的再布线层40。
应力缓冲树脂层50具备多个开口部，即接触孔52。
该例的半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，施加的应力被耐应力金属图案阻断，因此，可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
而且，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
(第19实施方式)
参照图28，说明该实施方式的半导体装置。图28(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图28(B)是通过图28(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状、柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案、在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图28(A)及图28(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。该例中，耐应力树脂图案45采用正六边形。
在耐应力树脂图案45上设置有基底金属层36。基底金属层36包含多个基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上，设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
应力缓冲树脂层50具有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
该柱形电极基底金属图案54整体一体地形成，为大致相等的厚度。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜和像层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由耐应力树脂图案缓和应力，可有效防止柱形电极本身或与其连接的布线图案的破损。
另外，施加的应力被耐应力金属图案阻断，因此，可有效防止应力波及到位于该耐应力金属图案下侧的布线图案等其他构成要素。
而且，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
另外，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
(第20实施方式)
参照图29，说明该实施方式的半导体装置。图29(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图29(B)是通过图29(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此没有进一步的图示。
该例的半导体装置的特征在于具有耐应力树脂图案、耐应力金属图案、在布线图案的上侧形成的应力缓冲树脂层，以及柱形电极的形状。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图29(A)及图29(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。
半导体装置10在紧接基底金属膜35的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。
该例的耐应力金属图案47采用凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓，在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选使该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。
在耐应力金属图案47例如由铜构成并通过电镀法形成的情况下，在紧接耐应力金属图案47的下方设置一层或多层的耐应力基底金属图案47a。
另外，基底金属膜35也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34上。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖在基底金属膜35上设置的再布线层40。
应力缓冲树脂层50具有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在电极柱形46的顶面46a上设置有外部端子48。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
另外，即使表面保护层等产生了裂纹，具有凸部的凹多边形的耐应力金属图案也可有效防止该裂纹波及到柱形电极、再布线层。
(第21实施方式)
参照图30，说明该实施方式的半导体装置。图30(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图30(B)是通过图30(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此没有进一步的图示。
该例的半导体装置的特征在于柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案以及在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图30(A)及图30(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。
耐应力金属图案47分别设置在各柱形电极装载区域31内。
该例的耐应力金属图案47采用凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。在耐应力金属图案47例如由铜构成并通过电镀法形成的情况下，在紧接耐应力金属图案47的下方设置一层或多层的耐应力基底金属图案47a。
在耐应力树脂图案45上设置有基底金属层即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用正六边形。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
在应力缓冲树脂层50设有多个开口部，即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
该柱形电极基底金属图案54整体一体地形成，为大致相等的厚度。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
另外，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
而且，即使表面保护层等产生了裂纹，具有凸部的凹多边形的耐应力金属图案也可有效防止该裂纹波及到柱形电极、再布线层。
(第22实施方式)
参照图31，说明该实施方式的半导体装置。图31(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图31(B)是通过图31(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状、柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案以及在布线图案的上侧形成的应力缓冲树脂层。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，标注相同的编号，省略其详细说明。
如图31(A)及图31(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
在层间绝缘膜34的上侧设置有基底金属膜35。
在基底金属膜35上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
半导体装置10在紧接基底金属膜35的下方具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的耐应力金属图案47采用凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。
另外，耐应力金属图案47的凸部可配置成位于柱形电极装载部42b的凹部42bb。
在耐应力金属图案47例如由铜构成并通过电镀法形成的情况下，在紧接耐应力金属图案47的下方设置一层或多层的耐应力基底金属图案47a。
另外，基底金属膜35也覆盖从布线图案42露出的耐应力树脂图案45及层间绝缘膜34上。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50被一体地设置成使多个柱形电极装载部42b各自的一部分露出，覆盖在基底金属膜35上设置的再布线层40。
应力缓冲树脂层50具有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
另外，即使在表面保护层等产生了裂纹，具有凸部的凹多边形的耐应力金属图案也可有效防止该裂纹波及到柱形电极、再布线层。
(第23实施方式)
参照图32，说明该实施方式的半导体装置。图32(A)是透视地示出该例的半导体装置的布线图案的要部俯视图，图32(B)是通过图32(A)的I-I’点划线剖开的剖面的概略图。该例的半导体装置的基本结构与已说明的图1(A)及图1(B)相同，因此省略重复的图示。
该例的半导体装置的特征在于布线图案的形状、柱形电极的形状，以及具有耐应力树脂图案、耐应力金属图案、在布线图案的上侧形成的应力缓冲树脂层及紧接其下方设置的柱形电极基底金属图案。
另外，对于与已说明的实施方式的构成要素相同的构成要素，即半导体芯片30、层间绝缘膜34、布线图案42、基底金属图案36、电极焊盘32、柱形电极46、密封部44、焊接球48等，除了有必要进行特别说明的情况之外，都标注相同的编号，省略其详细说明。
如图32(A)及图32(B)所示，该例的W-CSP即半导体装置10具备半导体芯片30。
半导体装置10在层间绝缘膜34的上侧具有耐应力树脂图案45。多个耐应力树脂图案45分别设置在各柱形电极装载区域31内。该例中，耐应力树脂图案45采用正六边形。
该例的半导体装置10除了已说明的耐应力树脂图案45之外，还在紧接多个耐应力树脂图案45各自的下方分别具有耐应力金属图案47。耐应力金属图案47分别设置在各柱形电极装载区域31内。
该例的耐应力金属图案47采用凹多边形(星形多边形)。耐应力金属图案47的上表面的轮廓，在该例中采用具有6个形成锐角的凸部(突出部)的六角星形状。
耐应力金属图案47的形状及尺寸可采用任意适当的形状及尺寸，优选该凹多边形的耐应力金属图案47中的被2个凸部夹持形成钝角的多个凹部位于耐应力树脂图案45、柱形电极装载部42b及柱形电极46的底面46b各自的轮廓内。
另外，耐应力金属图案47的凸部可配置成位于柱形电极装载部42b的凹部42bb。
在耐应力金属图案47例如由铜构成并通过电镀法形成的情况下，在紧接耐应力金属图案47的下方设置一层或多层的耐应力基底金属图案47a。
在耐应力树脂图案45上设置有基底金属层即基底金属图案36。基底金属图案36的形状采用与布线图案42相同的平面形状。
在基底金属层36上设置有与电极焊盘32电连接的多个布线图案42。
布线图案42具有与从电极焊盘32导出的线状部42a的另一端一体地连接的大致凹多边形(大致星形多边形)的柱形电极装载部42b。柱形电极装载部42b的上表面的轮廓在该例中采用具有6个形成锐角的凸部(突出部)的大致六角星形状。
柱形电极装载部42b设置在预先设定的柱形电极装载区域31内。
该例的半导体装置10具备应力缓冲树脂层50。应力缓冲树脂层50使多个柱形电极装载部42b各自的一部分露出。应力缓冲树脂层50被一体地设置成覆盖在基底金属层36上设置的再布线层40。
应力缓冲树脂层50具有多个开口部即接触孔52。开口部52从应力缓冲树脂层50的表面到达柱形电极装载部42b，使其一部分露出。
该例的半导体装置10具有柱形电极基底金属图案54。
柱形电极基底金属图案54覆盖作为柱形电极装载区域31内的开口部22内，即覆盖开口部22的侧壁及底面。另外，柱形电极基底金属图案54也覆盖作为柱形电极装载区域31内的应力缓冲树脂层50的表面的一部分。
该柱形电极基底金属图案54整体一体地形成，为大致相等的厚度。
半导体装置10具有柱形电极46。该例中，柱形电极46具有不同直径的第1部分46X及第2部分46Y。
柱形电极46在该例中设置在柱形电极装载部42b上，使得其底面46b的轮廓收于正六边形的柱形电极装载部42b的平面轮廓内。
在柱形电极46的顶面46a上设置有外部端子48。
若采用这样的结构，则即使在层间绝缘膜这样的在柱形电极及与其连接的再布线的附近的构成要素中产生了裂纹等破损，也可防止破损连续且直接地扩展到柱形电极及再布线。
另外，当来自外部的应力施加到柱形电极上时，由应力缓冲树脂层50有效地吸收应力，可有效防止破损波及到柱形电极本身或与其连接的布线图案。
而且，由于采用从紧接应力缓冲树脂层的下方去除作为基底的金属层的结构，所以可减少导电性的区域的面积，从而可提高柱形电极的集成度。即，可实现半导体装置的进一步小型化。
而且，即使在表面保护层等产生了裂纹，具有凸部的凹多边形的耐应力金属图案也可有效防止该裂纹波及到柱形电极、再布线层。

Claims (19)

1.一种半导体装置，其特征在于，该半导体装置包括：
半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜；
再布线层，其包含多个布线图案，多个上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部，和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；
多个柱形电极，其设置在上述布线图案的上述柱形电极装载部上，且其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；
密封部，其使多个上述柱形电极的顶面露出；以及
多个外部端子，其装载在上述柱形电极的顶面上。
2.一种半导体装置，其特征在于，该半导体装置包括：
半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，在该层间绝缘膜的上述表面上设定有柱形电极装载区域；
多个耐应力树脂图案，其设置在上述柱形电极装载区域上；
再布线层，其包含多个布线图案，多个上述布线图案具有一端与所述电极焊盘电连接并从所述电极焊盘导出的线状部，和与该线状部的另一端连接且设置在上述耐应力树脂图案上的柱形电极装载部；
多个柱形电极，其设置在上述布线图案的上述柱形电极装载部上；
密封部，其使多个上述柱形电极的顶面露出；以及
多个外部端子，其装载在上述柱形电极的顶面上。
3.一种半导体装置，其特征在于，该半导体装置包括：
半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，在该层间绝缘膜的上述表面上设定有柱形电极装载区域；
多个耐应力金属图案，其设置在上述柱形电极装载区域上；
多个耐应力树脂图案，其设置在上述耐应力金属图案上；
再布线层，其包含多个布线图案，多个上述布线图案具有一端与所述电极焊盘电连接并从所述电极焊盘导出的线状部，和与该线状部的另一端连接且设置在上述耐应力树脂图案上的柱形电极装载部；
多个柱形电极，其设置在上述布线图案的上述柱形电极装载部上；
密封部，其使多个上述柱形电极的顶面露出；以及
多个外部端子，其装载在上述柱形电极的顶面上。
4.根据权利要求3所述的半导体装置，其特征在于，
上述耐应力金属图案的平面形状为大致凹多边形，该耐应力金属图案的被2个凸部夹持而形成钝角的多个凹部位于上述耐应力树脂图案、上述柱形电极装载部及上述柱形电极的底面各自的轮廓内。
5.一种半导体装置，其特征在于，该半导体装置包括：
半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，在该层间绝缘膜的上述表面上设定有柱形电极装载区域；
基底金属层，其设置在上述电极焊盘上以及上述层间绝缘膜上；
再布线层，其包含布线图案，上述布线图案为设置在上述基底金属层上的多个布线图案，上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘上导出的线状部、和与该线状部的另一端连接且设置在上述耐应力树脂图案上的柱形电极装载部；
应力缓冲树脂层，其设置成使多个上述柱形电极装载部的一部分分别露出、覆盖上述再布线层；
多个柱形电极，其具有设置在上述柱形电极装载区域中并从上述应力缓冲树脂层的表面到达上述布线图案的第1部分，和直径大于该第1部分并与上述第1部分为一体、位于上述柱形电极装载区域上且位于上述应力缓冲树脂层的表面及上述第1部分上的第2部分；
密封部，其使多个上述柱形电极的顶面及上述第2部分露出；以及
多个外部端子，其装载在上述柱形电极的上述顶面上。
6.根据权利要求5所述的半导体装置，其特征在于，
上述再布线层包含多个布线图案，多个上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部、及与该线状部的另一端连接的大致凹多边形的柱形电极装载部，
设置在上述布线图案的上述柱形电极装载部上的多个上述柱形电极被装载成使得其底面轮廓与上述柱形电极装载部的上表面轮廓在至少2点相交。
7.根据权利要求5或6所述的半导体装置，其特征在于，
在上述柱形电极装载区域中、上述层间绝缘膜与上述布线图案之间，还设置有多个耐应力树脂图案。
8.根据权利要求5到7中的任一项所述的半导体装置，其特征在于，该半导体装置还设置有：
在上述柱形电极装载区域中、上述层间绝缘膜与上述布线图案之间设置的多个耐应力金属图案；以及
在上述耐应力金属图案上设置的多个耐应力树脂图案。
9.根据权利要求8所述的半导体装置，其特征在于，
上述耐应力金属图案的平面形状为大致凹多边形，该耐应力金属图案的被2个凸部夹持而形成钝角的多个凹部位于上述耐应力树脂图案、上述柱形电极装载部及上述柱形电极的底面各自的轮廓内。
10.一种半导体装置，其特征在于，该半导体装置包括：
半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使所述电极焊盘的一部分露出的层间绝缘膜，在该层间绝缘膜的上述表面上设定有柱形电极装载区域；
基底金属层，其包含多个基底金属图案，多个上述基底金属图案设置在上述电极焊盘上及上述层间绝缘膜上，且多个上述基底金属图案的一端侧与上述电极焊盘电连接，并从上述电极焊盘上导出；
再布线层，其具有分别设置在多个上述基底金属图案上的多个布线图案；
应力缓冲树脂层，其设置成使多个上述柱形电极装载部的一部分分别露出、覆盖上述再布线层；
多个柱形电极，其具有设置在上述柱形电极装载区域中并从上述应力缓冲树脂层的表面到达上述布线图案的第1部分，和直径大于该第1部分并与上述第1部分为一体、位于上述柱形电极装载区域上且位于上述应力缓冲树脂层的表面及上述第1部分上的第2部分；
密封部，其使多个上述柱形电极的顶面及上述第2部分露出；以及
多个外部端子，其装载在上述柱形电极的上述顶面上。
11.根据权利要求10所述的半导体装置，其特征在于，
上述再布线层包含多个布线图案，多个上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部、及与该线状部的另一端连接的大致凹多边形的柱形电极装载部，
设置在上述布线图案的上述柱形电极装载部上的多个上述柱形电极被装载成使得其底面轮廓与上述柱形电极装载部的上表面轮廓在至少2点相交。
12.根据权利要求10或11所述的半导体装置，其特征在于，
上述半导体装置在上述柱形电极装载区域中、上述层间绝缘膜与上述布线图案之间，还设置有多个耐应力树脂图案。
13.根据权利要求10到12中的任一项所述的半导体装置，其特征在于，该半导体装置还设置有：
在上述柱形电极装载区域中、上述层间绝缘膜与上述布线图案之间设置的多个耐应力金属图案；以及
在上述耐应力金属图案上设置的多个耐应力树脂图案。
14.根据权利要求13所述的半导体装置，其特征在于，
上述耐应力金属图案的平面形状为大致凹多边形，该耐应力金属图案的被2个凸部夹持而形成钝角的多个凹部位于上述耐应力树脂图案、上述柱形电极装载部及上述柱形电极的底面各自的轮廓内。
15.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域；
(2)形成包含布线图案的再布线层的工序，该布线图案为在上述层间绝缘膜上、并在上述半导体芯片区域内延伸的多个布线图案，上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部、和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；
(3)形成多个柱形电极的工序，该柱形电极设置在上述布线图案的上述柱形电极装载部上，并且其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；
(4)使多个上述柱形电极的顶面露出而形成密封部的工序；
(5)在多个上述柱形电极的顶面上装载多个外部端子的工序；以及
(6)将多个上述半导体芯片区域之间切断，进行半导体装置的单片化的工序。
16.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域，在该芯片区域内设定有柱形电极装载区域；
(2)在上述柱形电极装载区域上形成多个耐应力树脂图案的工序；
(3)形成包含布线图案的再布线层的工序，该布线图案为多个布线图案，上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部、和与该线状部的另一端连接且位于上述耐应力树脂图案上的柱形电极装载部；
(4)在多个上述布线图案的多个上述柱形电极装载部上形成多个柱形电极的工序；
(5)使多个上述柱形电极的顶面露出而形成密封部的工序；
(6)在多个上述柱形电极的顶面上装载多个外部端子的工序；以及
(7)将多个上述半导体芯片区域之间切断，进行半导体装置的单片化的工序。
17.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域，在该芯片区域内设定有柱形电极装载区域；
(2)在上述柱形电极装载区域形成多个耐应力金属图案的工序；
(3)在上述耐应力金属图案上形成多个耐应力树脂图案的工序；
(4)形成包含布线图案的再布线层的工序，该布线图案为多个布线图案，上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘导出的线状部、和与该线状部的另一端连接且位于上述耐应力树脂图案上的柱形电极装载部；
(5)在多个上述布线图案的多个上述柱形电极装载部上形成多个柱形电极的工序；
(6)使多个上述柱形电极的顶面露出而形成密封部的工序；
(7)在多个上述柱形电极的顶面上装载多个外部端子的工序；以及
(8)将多个上述半导体芯片区域之间切断，进行半导体装置的单片化的工序。
18.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域，在该芯片区域内设定有柱形电极装载区域；
(2)在上述电极焊盘上及上述层间绝缘膜上形成基底金属层的工序；
(3)在上述基底金属层上形成包含布线图案的再布线层的工序，该布线图案为多个布线图案，且上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘上导出的线状部和与该线状部的另一端连接的柱形电极装载部；
(4)形成具有使多个上述柱形电极装载部的一部分分别露出的多个开口部并覆盖上述再布线层的应力缓冲树脂层的工序；
(5)形成多个柱形电极的工序，上述柱形电极具有：将作为上述柱形电极装载区域的上述开口部埋入，从上述应力缓冲树脂层的表面到达上述布线图案的第1部分；和具有大于该第1部分的直径且与上述第1部分为一体，位于上述柱形电极装载区域上且位于上述应力缓冲树脂层的表面及上述第1部分上的第2部分；
(6)在多个上述柱形电极的顶面上形成多个外部端子的工序；以及
(7)将多个上述半导体芯片区域之间切断，进行半导体装置的单片化的工序。
19.一种半导体装置的制造方法，其特征在于，该半导体装置的制造方法包括：
(1)准备基板的工序，上述基板具有：露出多个电极焊盘的第1主表面；在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜；与上述第1主表面相对的第2主表面；和上述第1主表面与上述第2主表面之间的多个侧面，并且上述基板被划分了多个半导体芯片区域，在该芯片区域内设定有柱形电极装载区域；
(2)在上述电极焊盘上及上述层间绝缘膜上形成基底金属膜的工序；
(3)在上述基底金属膜上形成包含布线图案的再布线层的工序，该布线图案为多个布线图案，且上述布线图案具有一端与上述电极焊盘电连接并从上述电极焊盘上导出的线状部和与该线状部的另一端连接的柱形电极装载部；
(4)去除从上述再布线层露出的上述基底金属膜，形成具有位于上述再布线层的下侧的基底金属图案的基底金属层的工序；
(5)形成具有使多个上述柱形电极装载部的一部分分别露出的多个开口部并覆盖上述再布线层的应力缓冲树脂层的工序；
(6)形成一体地覆盖作为柱形电极装载区域内的上述开口部的侧壁及底面、以及上述应力缓冲树脂层的表面的一部分的柱形电极基底金属图案的工序；
(7)形成多个柱形电极的工序，上述柱形电极具有：将上述开口部埋入，从上述应力缓冲树脂层的表面到达上述布线图案的第1部分；和具有大于该第1部分的直径、且与上述第1部分为一体，位于上述柱形电极装载区域上且位于上述应力缓冲树脂层的表面及上述第1部分上的第2部分；
(8)在多个上述柱形电极的顶面上形成多个外部端子的工序；以及
(9)将多个上述半导体芯片区域之间切断，进行半导体装置的单片化的工序。
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