CN107845622A - 具有硅穿孔的芯片堆叠体及其制造方法 - Google Patents

具有硅穿孔的芯片堆叠体及其制造方法 Download PDF

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Abstract

本发明至少提供一种具有硅穿孔的芯片堆叠体，包括：第一芯片，第一芯片包括连接垫；第二芯片，其下表面与第一芯片的上表面相接合，第二芯片设有硅穿孔，硅穿孔贯穿于第一芯片并延伸至连接垫的上表面；绝缘层，覆盖所述硅穿孔的内侧壁；以及穿孔导体，由所述第二芯片连接垫上形成并填充于由所述绝缘层的内侧壁所形成的空间内，所述连接垫的边缘形状没有尖锐的顶角部，可以减小芯片堆叠时连接垫的应力，从而降低了连接垫破损的风险，进而提高芯片堆叠体的产量和良率。

Description

具有硅穿孔的芯片堆叠体及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种具有硅穿孔的芯片堆叠体及其制造方法。
背景技术
近年来，随着电子产品轻薄化的要求，集成电路装置的封装技术一直朝轻薄化与更具安装可靠性的方向研发。利用TSV(Through Silicon Via，硅穿孔)技术的堆叠芯片体具有设置于芯片中的TSV结构以及TSV结构下方的连接垫，使得两个芯片通过连接垫和TSV中填充的导电层电性连接。如图1A所示为一种截面形状为六边形的连接垫112A，如图1B所示为一种截面形状为矩形的连接垫112B，由于连接垫112A和112B都具有尖锐的顶角部，在芯片堆叠过程中芯片表面对连接垫112A和112B的应力会导致连接垫112A和112B的顶角部产生裂纹或碎裂，如图1C和图1D所示。
发明内容
本发明实施例提供一种具有硅穿孔的芯片堆叠体及其制造方法，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的一个方面，本发明实施例提供一种具有硅穿孔的芯片堆叠体，包括：
第一芯片，包括连接垫，所述连接垫在边缘和边缘之间的顶角部为平滑线条；
第二芯片，所述第二芯片的下表面与所述第一芯片的上表面相接合，所述第二芯片设有硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
绝缘层，覆盖所述硅穿孔的内侧壁；以及
穿孔导体，由所述第一芯片的所述连接垫上形成并填充于由所述绝缘层的内侧壁所形成的空间内。
在一些实施例中，所述连接垫的边缘形状为多边形。
在一些实施例中，所述连接垫的全部顶角部为圆弧形。
在一些实施例中，所述连接垫的边缘形状为圆形或椭圆形。
在一些实施例中，所述第一芯片的上表面和所述第二芯片的下表面经活化，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
在一些实施例中，所述穿孔导体包括种子层和生长层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，所述生长层填充于由所述种子层所围成的空间内。
在一些实施例中，所述第一芯片包括表面层，覆盖所述第一芯片位于所述连接垫上的上表面，所述表面层由介电质材料形成，所述第二芯片包括半导体层及形成于所述半导体层上的器件层，所述硅穿孔贯穿所述第二芯片的所述器件层和所述半导体层及所述第一芯片的所述表面层，以显露所述第一芯片的所述连接垫。
作为本发明实施例的另一个方面，本发明实施例提供一种具有硅穿孔的芯片堆叠体，包括：
第一芯片，包括连接垫，所述连接垫的边缘形状包括相邻的第一线段和第二线段，所述第一线段和所述第二线段为平滑线条，所述第一线段和所述第二线段的连接点在所述第一线段上的切线与所述连接点在所述第二线段上的切线间的两切线夹角大于等于150度；
第二芯片，所述第二芯片的下表面与所述第一芯片的上表面相接合，所述第二芯片设有硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
绝缘层，覆盖所述硅穿孔的内侧壁；以及
穿孔导体，由所述第一芯片的所述连接垫上形成并填充于由所述绝缘层的内侧壁所形成的空间内。
在一些实施例中，所述第一线段和所述第二线段均包括弧形。
在一些实施例中，所述第一线段包括弧形，所述第二线段包括直线，且所述连接点在所述第一线段上的切线与所述第二线段的夹角大于等于150度。
在一些实施例中，所述第一线段和所述第二线段均包括直线，且所述第一线段与所述第二线段的夹角大于等于150度。
在一些实施例中，所述第一芯片的上表面和所述第二芯片的下表面经活化，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
在一些实施例中，所述穿孔导体包括种子层和生长层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，所述生长层填充于由所述种子层所围成的空间内。
在一些实施例中，所述第一芯片包括表面层，覆盖所述第一芯片位于所述连接垫上的上表面，所述表面层由介电质材料形成，所述第二芯片包括半导体层及形成于所述半导体层上的器件层，所述硅穿孔贯穿所述第二芯片的所述器件层和所述半导体层及所述第一芯片的所述表面层，以显露所述第一芯片的所述连接垫。
作为本发明实施例的另一个方面，本发明实施例提供一种具有硅穿孔的芯片堆叠体的制造方法，包括：
制造第一芯片，包括形成连接垫，所述连接垫在边缘和边缘之间的顶角部为平滑线条；
制造第二芯片；
接合所述第一芯片和所述第二芯片，使所述第二芯片的下表面与所述第一芯片的上表面相接合；
形成硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
形成绝缘层，所述绝缘层覆盖所述硅穿孔的内侧壁；以及
形成穿孔导体于所述第一芯片的所述连接垫上，所述穿孔导体填充于由所述绝缘层的内侧壁所形成的空间内。
在一些实施例中，所述第一芯片和第二芯片的接合方法包括：活化所述第一芯片的上表面和所述第二芯片的下表面，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
在一些实施例中，所述穿孔导体的形成方法包括：
形成所述穿孔导体的种子层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，以及
形成所述穿孔导体的生长层，所述生长层填充于由所述种子层所围成的空间内。
作为本发明实施例的另一个方面，本发明实施例还提供一种具有硅穿孔的芯片堆叠体的制造方法，包括：
制造第一芯片，包括形成连接垫，所述连接垫的边缘形状包括相邻的第一线段和第二线段，所述第一线段和所述第二线段为平滑线条，所述第一线段和所述第二线段的连接点在所述第一线段上的切线与所述连接点在所述第二线段上的切线的夹角大于等于150度；
制造第二芯片；
接合所述第一芯片和所述第二芯片，使所述第二芯片的下表面与所述第一芯片的上表面相接合；
形成硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
形成绝缘层，所述绝缘层覆盖所述硅穿孔的内侧壁；以及
形成穿孔导体于所述第一芯片的所述连接垫上，所述穿孔导体填充于由所述绝缘层的内侧壁所形成的空间内。
本发明实施例采用上述技术方案，可以减小芯片堆叠时连接垫的应力，从而降低了连接垫破损的风险，进而提高芯片堆叠体的产量和良率。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1A、图1B、图1C和图1D为现有技术中连接垫的截面图。
图2A为实施例一中的芯片堆叠体的剖视图。
图2B为实施例一中的连接垫、TSV、绝缘层和穿孔导体的截面图。
图2C至图2F为实施例一中的连接垫的制造过程示意图。
图3A至图3D为实施例一中的芯片堆叠体的剖视图。
图3E和图3F为实施例一中的表面层、连接垫、TSV、绝缘层和穿孔导体的剖视图。
图4为实施例二中的连接垫、TSV、绝缘层和穿孔导体的截面图。
图5为实施例三中的连接垫、TSV、绝缘层和穿孔导体的截面图。
图6为实施例四中的连接垫、TSV、绝缘层和穿孔导体的截面图。
图7为实施例五中的连接垫、TSV、绝缘层和穿孔导体的截面图。
图8为实施例六中的连接垫、TSV、绝缘层和穿孔导体的截面图。
附图标记说明：
112A、112B：连接垫；
210：第一芯片；210A：上表面；211：第一半导体层；
212：连接垫；212′：导电材料层；213：第一表面层；
214：第二表面层；215：第一器件层；
220：第二芯片；220B：下表面；221：第二半导体层；
222：第二器件层；230：TSV；240：绝缘层；
250：穿孔导体；251：种子层；252：生长层；260：光刻胶；
312：连接垫；412：连接垫；512：连接垫；
512A：第二线段；512B：第一线段；A1：连接点；B1：夹角；
612：连接垫；612A：第二线段；612B：第一线段；
A2：连接点；B2：夹角；712：连接垫。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在下面的描述中，“第二”、“第一”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第一”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
还应注意在描述下面的半导体结构时，术语“上”将被用于描述器件、层和特征相对于彼此的布置。这种情形下的术语“上”并不意味着被限制于“直接地在其上”的解释，并且不意味着排除布置在层内或者至少部分地在层内的结构的可能性、或者存在中间层的可能性。由此，“上”可以包括对情形适当的“中”、“部分地中”和“越过”。
术语“基板”指在其上、其内或者部分地在其内可以形成层、结构和/或器件的支撑。术语“芯片”被用来指基板加上在基板上、基板内或部分地在基板内形成的任何层、结构或器件。“芯片”通常被称为“裸片(die)”或被称为“集成电路”，但是集成电路可以包括诸如引线框、接合线和封装的额外元件；以及集成电路可以包括在一个封装中的多个芯片。术语“晶圆”是指半导体集成电路制作所用的硅晶片，在其上、其内或者部分地在其内形成层、结构和/或器件。将晶圆以及在其上、其内或者部分地在其内形成有层、结构和/或器件切割，获得多个芯片。
实施例一
如图2A所示为本发明实施例的芯片堆叠体，包括第一芯片210、第二芯片220、TSV(Through Silicon Via，硅穿孔)230、绝缘层240和穿孔导体240。
第一芯片210包括第一半导体层211以及在第一半导体层211上方依次形成的第一器件层215和连接垫212。通过穿孔导体240和连接垫212可以实现第二芯片220和第一芯片210的电连接。如图2B所示，本实施例中，连接垫212的边缘形状为四边形，并且每一个顶角部为圆弧形。当堆叠第一芯片210和第二芯片220时，由于连接垫212在边缘和边缘之间的顶角部为平滑线条，使连接垫212的边缘形状为平滑线条，可以减小第一芯片210和第二芯片220对连接垫212的应力，降低连接垫212破损的风险。
需要说明的是，本发明实施例并不限定连接垫212的每一个顶角部都为圆弧形，当全部顶角部都为圆弧形时，连接垫212具有较佳的防破损效果。
下面介绍上述芯片堆叠体的制造方法，上述芯片堆叠体的部分结构和连接关系将在下面的描述中被具体呈现。
首先，制造第一芯片210，包括：首先，形成第一半导体层211；其次，通过沉积、光刻、显影等半导体领域常用的技术手段形成第一器件层215，第一器件层215可以包括电容以及在半导体后段制程(the Back End Of Line，BEOL)中形成的金属层等器件；然后，形成连接垫212；接着，在连接垫212上方形成第一表面层213，使第一表面层213覆盖连接垫212的上表面。优选地，在第一表面层213上方还可以形成第二表面层214，第二表面层214覆盖第一芯片210，其中，第一表面层213和第二表面层214选自于诸如氧化物的介电质材料。
下面结合图2C至图2F具体介绍连接垫212的制造过程。
如图2C所示，在第一半导体层211上方沉积一层导电材料层212′，沉积的方法可以采用PVD(Physical Vapor Deposition，物理气相沉积)方法或者其他本领域人员所采用的方法。导电材料层212′可以是诸如铜(Cu)或钨(W)或铝(Al)等金属材料。需要说明的是，本实施例中，“上方”可以指导电材料层212′与第一半导体层211直接接触，也可以指在第一半导体层211上沉积有其他层或结构，在其他层或结构上沉积导电材料层212′，使导电材料层212′与第一半导体层211间接接触。
如图2D所示，在导电材料层212′上覆盖光刻胶材料，然后经过曝光显影形成具有图案的光刻胶260。
如图2E所示，采用蚀刻的方法，例如干刻蚀法，将光刻胶260上的图案转移到导电材料层212′上，形成最终的连接垫212，连接垫212的边缘形状为四边形，且全部的顶角部为圆弧形，如图2F所示。
接下来，制造第二芯片220，包括：首先，形成第二半导体层221；其次，通过沉积、光刻、显影等半导体领域常用的技术手段形成第二器件层222，第二器件层222可以包括电容以及在半导体后段制程中形成的金属层等器件。需要说明的是本发明实施例并不限定第一芯片210和第二芯片220的制造先后顺序。
下面接合图3A至图3F具体介绍本发明实施例的芯片堆叠体的制造方法。
首先，如图3A所示，将第二芯片220置于第一芯片210的上方，并对准第一芯片210和第二芯片220。需要说明的是，在此之前需要将第二芯片220的下表面220B打薄，可以采用研磨、湿蚀刻、或等离子体蚀刻法等多种方法来打薄第二芯片220的下表面220B。
其次，如图3B所示，接合第一芯片210和第二芯片220，使第二芯片220的下表面220B与第一芯片210的上表面210A相接合。使第二芯片220的下表面220B与第一芯片210的上表面210A相接合的方法有很多种，例如，可以在第二芯片220的下表面220B与第一芯片210的上表面210A之间形成具有粘合作用的接合层。本实施例优选采用低温接合法，通过湿化学法、等离子体法等表面活化方法使第二芯片220的下表面220B与第一芯片210的上表面210A被活化，从而使第二芯片220的下表面220B与第一芯片210的上表面210A产生吸附力，以将使第二芯片220的下表面220B与第一芯片210的上表面210A接合起来，这种接合方法在室温下也可以进行，从而避免在高温条件下形成接合层而导致的芯片变形和性能改变等问题。
然后，如图3C所示，在第二芯片220中形成一个通孔(也可以叫过孔或穿孔)，该通孔即为TSV230，使TSV230贯穿第二芯片220的第二器件层222和第二半导体层221以及第一芯片210的第二表面层214和第一表面层213，以显露第一芯片210的连接垫212。
接着，如图3D所示，在TSV230的内侧壁形成一层绝缘层240，以隔离随后形成的穿孔导体250和第二半导体层221，防止在形成穿孔导体250时的金属离子渗入第二半导体层221中。用于形成绝缘层240的材料可以是氧化硅或氮化硅等绝缘材料。
接下来，形成穿孔导体250，使穿孔导体250填充于由绝缘层230的内侧壁与连接垫212的上表面所围成的空间内。用于形成穿孔导体240的材料可以是诸如铜或钨或铝等金属材料。由于铜对电流的低电阻性和导热性，因此它通常是优选的形成穿孔导体240的材料。
可以采用电镀工艺形成穿孔导体250，下面以铜为穿孔导体250的形成材料进行描述穿孔导体250的形成方法。
首先，如图3E所示，在TSV230的底部(即由绝缘层240的内侧壁所包围的连接垫212的上表面)以及绝缘层240的内侧壁形成一层种子层251，种子层251的形成方法可以用溅射的方法，即在TSV230的底部以及绝缘层240的内侧壁溅射一层铜离子；然后，铜离子以种子层251上方为路径不断生长，形成生长层252，此处的“上方”是指种子层251的左侧壁之后、右侧壁之左以及底部之上，即使生长层252填充于由种子层251所围成的空间内，如图3F所示，穿孔导体250包括种子层251和生长层252。
优选地，第二芯片220包括焊球，位于TSV230的上方并覆盖穿孔导体240，以使芯片堆叠体通过焊球实现外部连接。另外，本发明实施例的芯片堆叠体并不局限于两个芯片，也可以是三个或三个以上芯片，当芯片堆叠体包括三个或三个以上芯片时，作为中间层的芯片可以包括以上实施例所示的连接垫，该连接垫位于TSV230的上方并覆盖穿孔导体240。
实施例二
本发明实施例提供一种芯片堆叠体，与实施例一的区别在于，本发明实施例中，第一芯片的连接垫312的边缘形状为八边形，并且每一个顶角部为弧形，由于连接垫312在边缘和边缘之间的顶角部为平滑线条，使连接垫312的边缘形状为平滑线条，如图4所示。当堆叠第一芯片和第二芯片时，由于连接垫312的边缘形状为平滑线条，可以减小第一芯片和第二芯片对连接垫312的应力，降低连接垫312破损的风险。
需要说明的是，本发明实施例并不限定连接垫312的边缘形状的每一个顶角部都为圆弧形，当全部顶角部都为圆弧形时，连接垫312具有较佳的防破损效果。
本发明实施例还提供一种芯片堆叠体的制造方法，与实施例一的制造方法的区别在于，形成连接垫312时要采用具有不同图案的光刻胶，使连接垫312的边缘形状为八边形，并且每一个顶角部为弧形顶角部。
实施例三
本发明实施例提供一种芯片堆叠体，与实施例一的区别在于，本发明实施例中，第一芯片的连接垫412的边缘形状为圆形，以使连接垫412的边缘形状为平滑线条，如图5所示。当堆叠第一芯片和第二芯片5时，由于连接垫412的边缘形状为平滑线条，可以减小第一芯片和第二芯片对连接垫412的应力，降低连接垫412破损的风险。
需要说明的是，本发明实施例中，连接垫412的边缘形状也可以为椭圆形。
本发明实施例还提供一种芯片堆叠体的制造方法，与实施例一的制造方法的区别在于，形成连接垫412时要采用具有不同图案的光刻胶，使连接垫412的边缘形状为圆形或椭圆形。
实施例四
本发明实施例提供一种芯片堆叠体，与实施例一的区别在于，本发明实施例中，第一芯片的连接垫512的边缘形状为多段弧形首尾相接，其中，相邻的第二线段512A和第一线段512B为弧形，第二线段512A和第一线段512B的连接点为A1，连接点A1在第二线段512A上的切线与在第一线段512B上的切线的夹角B1大于等于150°，以使连接垫512的边缘形状没有尖锐的顶角部，如图6所示。当堆叠第一芯片和第二芯片时，由于连接垫512的边缘形状没有尖锐的顶角部，可以减小第一芯片和第二芯片对连接垫512的应力，降低连接垫512破损的风险。
本发明实施例还提供一种芯片堆叠体的制造方法，与实施例一的制造方法的区别在于，形成连接垫512时要采用具有不同图案的光刻胶，使连接垫512的边缘形状为多段弧形首尾相接，其中，相邻的第二线段512A和第一线段512B为弧形，第二线段512A和第一线段512B的连接点为A1，连接点A1在第二线段512A上的切线与在第一线段512B上的切线的夹角B1大于等于150°。
实施例五
本发明实施例提供一种芯片堆叠体，与实施例一的区别在于，本发明实施例中，第一芯片的连接垫612的边缘形状包括多组相邻的第二线段612A和第一线段612B，第二线段612A为弧形，第一线段612B为直线，第二线段612A和第一线段612B的连接点为A2，连接点A2在第二线段612A上的切线与第一线段612B的夹角B2大于等于150°，以使连接垫612的边缘形状没有尖锐的顶角部，如图7所示。当堆叠第一芯片和第二芯片时，由于连接垫612的边缘形状没有尖锐的顶角部，可以减小第一芯片和第二芯片对连接垫612的应力，降低连接垫612破损的风险。
本发明实施例还提供一种芯片堆叠体的制造方法，与实施例一的制造方法的区别在于，形成连接垫612时要采用具有不同图案的光刻胶，使连接垫612的边缘形状包括多组相邻的第二线段612A和第一线段612B，第二线段612A为弧形，第一线段612B为直线，第二线段612A和第一线段612B的连接点为A2，连接点A2在第二线段612A上的切线与第一线段612B的夹角B2大于等于150°。
实施例六
本发明实施例提供一种芯片堆叠体，与实施例一的区别在于，本发明实施例中，第一芯片的连接垫712的边缘形状为正十六边形，其顶角部为157.5°，即连接垫712的边缘形状包括多组相邻的第二线段712A和第一线段712B，并且第二线段712A和第一线段712B的夹角为157.5°，以使连接垫712的边缘形状没有尖锐的顶角部，如图8所示。当堆叠第一芯片和第二芯片时，由于连接垫712的边缘形状没有尖锐的顶角部，可以减小第一芯片和第二芯片对连接垫712的应力，降低连接垫712破损的风险。
需要说明的是，连接垫712的边缘形状也可以为十六边形，或者十二边形等多边形，只要顶角部大于等于150°即可，因为大于等于150°的顶角部在本发明实施例中可以被认为是非尖锐顶角部，以在组合芯片时降低芯片对连接垫的应力，降低连接垫破损的风险。
本发明实施例还提供一种芯片堆叠体的制造方法，与实施例一的制造方法的区别在于，形成连接垫712时要采用具有不同图案的光刻胶，使连接垫712的边缘形状为正十六边形或者十二边形等顶角部大于等于150°的多边形。
以上实施例提供了多种应用于具有TSV的芯片堆叠体的连接垫，由于连接垫没有尖锐的顶角部，在堆叠多个芯片时，可以减小连接垫的应力，从而降低了连接垫破损的风险，增强连接垫的可靠性，进而提高芯片的产量和良率。需要说明的是，本发明实施例中，“平滑”的线段或线条是指线段或线条上每一点的切线的斜率为连续变化，以使线段或线条没有尖锐的角。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种具有硅穿孔的芯片堆叠体，其特征在于，包括：
第一芯片，包括连接垫，所述连接垫在边缘和边缘之间的顶角部为平滑线条；
第二芯片，所述第二芯片的下表面与所述第一芯片的上表面相接合，所述第二芯片设有硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
绝缘层，覆盖所述硅穿孔的内侧壁；以及
穿孔导体，由所述第一芯片的所述连接垫上形成并填充于由所述绝缘层的内侧壁所形成的空间内。
2.根据权利要求1所述的芯片堆叠体，其特征在于，所述连接垫的边缘形状为多边形。
3.根据权利要求1所述的芯片堆叠体，其特征在于，所述连接垫的全部顶角部为圆弧形。
4.根据权利要求1所述的芯片堆叠体，其特征在于，所述连接垫的边缘形状为圆形或椭圆形。
5.根据权利要求1所述的芯片堆叠体，其特征在于，所述第一芯片的上表面和所述第二芯片的下表面经活化，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
6.根据权利要求1所述的芯片堆叠体，其特征在于，所述穿孔导体包括种子层和生长层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，所述生长层填充于由所述种子层所围成的空间内。
7.根据权利要求1至6任一项所述的芯片堆叠体，其特征在于，所述第一芯片包括表面层，覆盖所述第一芯片位于所述连接垫上的上表面，所述表面层由介电质材料形成，所述第二芯片包括半导体层及形成于所述半导体层上的器件层，所述硅穿孔贯穿所述第二芯片的所述器件层和所述半导体层及所述第一芯片的所述表面层，以显露所述第一芯片的所述连接垫。
8.一种具有硅穿孔的芯片堆叠体，其特征在于，包括：
第一芯片，包括连接垫所述连接垫的边缘形状包括相邻的第一线段和第二线段，所述第一线段和所述第二线段为平滑线条，所述第一线段和所述第二线段的连接点在所述第一线段上的切线与所述连接点在所述第二线段上的切线间的两切线夹角大于等于150度；
第二芯片，所述第二芯片的下表面与所述第一芯片的上表面相接合，所述第二芯片设有硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
绝缘层，覆盖所述硅穿孔的内侧壁；以及
穿孔导体，由所述第一芯片的所述连接垫上形成并填充于由所述绝缘层的内侧壁所形成的空间内。
9.根据权利要求8所述的芯片堆叠体，其特征在于，所述第一线段和所述第二线段均包括弧形。
10.根据权利要求8所述的芯片堆叠体，其特征在于，所述第一线段包括弧形，所述第二线段包括直线，且所述连接点在所述第一线段上的切线与所述第二线段的夹角大于等于150度。
11.根据权利要求8所述的芯片堆叠体，其特征在于，所述第一线段和所述第二线段均包括直线，且所述第一线段与所述第二线段的夹角大于等于150度。
12.根据权利要求8所述的芯片堆叠体，其特征在于，所述第一芯片的上表面和所述第二芯片的下表面经活化，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
13.根据权利要求8至12任一项所述的芯片堆叠体，其特征在于，所述穿孔导体包括种子层和生长层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，所述生长层填充于由所述种子层所围成的空间内。
14.根据权利要求8至12任一项所述的芯片堆叠体，其特征在于，所述第一芯片包括表面层，覆盖所述第一芯片位于所述连接垫上的上表面，所述表面层由介电质材料形成，所述第二芯片包括半导体层及形成于所述半导体层上的器件层，所述硅穿孔贯穿所述第二芯片的所述器件层和所述半导体层及所述第一芯片的所述表面层，以显露所述第一芯片的所述连接垫。
15.一种具有硅穿孔的芯片堆叠体的制造方法，其特征在于，包括：
制造第一芯片，包括形成连接垫，所述连接垫在边缘和边缘之间的顶角部为平滑线条；
制造第二芯片；
接合所述第一芯片和所述第二芯片，使所述第二芯片的下表面与所述第一芯片的上表面相接合；
形成硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
形成绝缘层，所述绝缘层覆盖所述硅穿孔的内侧壁；以及
形成穿孔导体于所述第一芯片的所述连接垫上，所述穿孔导体填充于由所述绝缘层的内侧壁所形成的空间内。
16.根据权利要求15所述的制造方法，其特征在于，所述第一芯片和第二芯片的接合方法包括：活化所述第一芯片的上表面和所述第二芯片的下表面，使所述第一芯片的上表面和所述第二芯片的下表面产生吸附力，以使所述第一芯片的上表面和所述第二芯片的下表面互相直接接合。
17.根据权利要求15或16所述的制造方法，其特征在于，所述穿孔导体的形成方法包括：
形成所述穿孔导体的种子层，所述种子层覆盖所述绝缘层的内侧壁以及由所述绝缘层的内侧壁所包围的所述连接垫的上表面，以及
形成所述穿孔导体的生长层，所述生长层填充于由所述种子层所围成的空间内。
18.一种具有硅穿孔的芯片堆叠体的制造方法，其特征在于，包括：
制造第一芯片，包括形成连接垫，所述连接垫的边缘形状包括相邻的第一线段和第二线段，所述第一线段和所述第二线段为平滑线条，所述第一线段和所述第二线段的连接点在所述第一线段上的切线与所述连接点在所述第二线段上的切线的夹角大于等于150度；
制造第二芯片；
接合所述第一芯片和所述第二芯片，使所述第二芯片的下表面与所述第一芯片的上表面相接合；
形成硅穿孔，所述硅穿孔贯穿于所述第二芯片并延伸至所述连接垫的上表面；
形成绝缘层，所述绝缘层覆盖所述硅穿孔的内侧壁；以及
形成穿孔导体于所述第一芯片的所述连接垫上，所述穿孔导体填充于由所述绝缘层的内侧壁所形成的空间内。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0230154A (ja) * 1988-07-19 1990-01-31 Seiko Epson Corp 半導体装置
JPH03153048A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
CN1327266A (zh) * 2000-06-07 2001-12-19 三菱电机株式会社 半导体装置及其制造方法
US6503820B1 (en) * 1999-10-04 2003-01-07 Koninklijke Philips Electronics N.V. Die pad crack absorption system and method for integrated circuit chip fabrication
US20040048459A1 (en) * 2002-04-11 2004-03-11 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
US20050127529A1 (en) * 2003-12-10 2005-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
US20080006938A1 (en) * 2006-07-10 2008-01-10 Robert Patti Method for bonding wafers to produce stacked integrated circuits
CN101106116A (zh) * 2006-07-14 2008-01-16 冲电气工业株式会社 半导体装置及其制造方法
CN101604671A (zh) * 2008-06-12 2009-12-16 株式会社瑞萨科技 半导体装置及其制造方法
TW201110306A (en) * 2009-09-08 2011-03-16 Ind Tech Res Inst 3D multi-wafer stacked semiconductor structure and method for manufacturing the same
US20120256319A1 (en) * 2011-04-11 2012-10-11 Sony Corporation Method of manufacturing semiconductor device, semiconductor device, and electronic apparatus
CN207441694U (zh) * 2017-12-04 2018-06-01 睿力集成电路有限公司 具有硅穿孔的芯片堆叠体

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0230154A (ja) * 1988-07-19 1990-01-31 Seiko Epson Corp 半導体装置
JPH03153048A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
US6503820B1 (en) * 1999-10-04 2003-01-07 Koninklijke Philips Electronics N.V. Die pad crack absorption system and method for integrated circuit chip fabrication
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
CN101083240A (zh) * 2000-06-07 2007-12-05 三菱电机株式会社 半导体装置及其制造方法
CN1327266A (zh) * 2000-06-07 2001-12-19 三菱电机株式会社 半导体装置及其制造方法
US20040048459A1 (en) * 2002-04-11 2004-03-11 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
US20050127529A1 (en) * 2003-12-10 2005-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
US20080006938A1 (en) * 2006-07-10 2008-01-10 Robert Patti Method for bonding wafers to produce stacked integrated circuits
CN101106116A (zh) * 2006-07-14 2008-01-16 冲电气工业株式会社 半导体装置及其制造方法
CN101604671A (zh) * 2008-06-12 2009-12-16 株式会社瑞萨科技 半导体装置及其制造方法
TW201110306A (en) * 2009-09-08 2011-03-16 Ind Tech Res Inst 3D multi-wafer stacked semiconductor structure and method for manufacturing the same
US20120256319A1 (en) * 2011-04-11 2012-10-11 Sony Corporation Method of manufacturing semiconductor device, semiconductor device, and electronic apparatus
CN207441694U (zh) * 2017-12-04 2018-06-01 睿力集成电路有限公司 具有硅穿孔的芯片堆叠体

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