CN101065830A - 表面区域进行改性的方法和电子器件 - Google Patents

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Abstract

在本发明方法中，将第一层(具体地，非晶硅)沉积到具有沟槽的衬底表面上。将该表面的一部分用保护层进行覆盖。随后，在将第一层保持在沟槽中的同时，将其用干法刻蚀处理从衬底表面上无掩模地去除。

Description

表面区域进行改性的方法和电子器件
技术领域
本发明涉及一种对包括沟槽的半导体衬底的表面的表面区域进行改性的方法，包括步骤：将第一层涂到衬底的表面上和沟槽中，并且对第一层提供表面改性处理以实现表面改性。
本发明还涉及一种制造电子器件的方法，包括对沟槽中的表面区域进行改性的步骤。
本发明还涉及一种电子器件，包括配置有实质平面的表面和沟槽的半导体衬底，所述沟槽具有衬底表面中的孔径，并且具有带纹理的沟槽表面。
背景技术
例如，这种方法和器件从US 6,566,22获知。该已知器件中的表面改性处理是提供半球形颗粒状硅，也称作HSG。在该方法中，第一层包括半导体材料，具体地，所述半导体材料是非晶硅或多晶硅。其中所述处理实质使表面变粗糙，使得留下晶粒的纹理化表面。进行这种处理的几种方法是公知的，包括：如EP 546976中所公开的对多晶硅进行刻蚀；以及形成种子层，并且将非晶硅层原位转化为晶粒。后一种转化一般利用热处理来实现。
如US 6,566,222所示的，优选地，仅在沟槽中沉积HSG，并且衬底表面是实质平坦的，以便适合于另外的沉积步骤。公知的方法在完成HSG工艺之后，具体地在已经完全地填充了沟槽之后，使用衬底表面的化学机械抛光(CMP)技术。通常，这种填充包括步骤：沉积电介质材料层和导电材料层，按照共形的方式沉积所述层。结果，沟槽包括其表面被放大了的电容器；依赖于特定的方法和颗粒尺寸，沟槽表面以及因此其容量的放大因子大至约2.5。
该公知方法的缺点是：在应用表面改性处理之前，不允许在半导体衬底中设置结构或特定区域。如果这种结构在衬底表面上，他们在CMP处理中将损坏。如果将这种结构设置在衬底中，他们的组成将由于提供半导体材料的第一层而损坏，具体地，由于提供掺杂有合适的载荷子以便导电的第一层而损坏。可以将保护层用于保护这种表面结构，但是这种表面结构可能在CMP步骤中被损坏。替代地，由于保护层和第一层之间的材料差别的结果，CMP步骤将不会导致合适的结果。此外，保护层不能在整个表面上延伸，因为然后难以提供与已改性的第一层中或在其上的导电层中限定的电极的接触。并且最后，与设置HSG相比，需要更高的温度来执行这种结构和/或任意表面区域的设置。结果，不能适当地颠倒工艺的顺序。
发明内容
因此，本发明的第一目的是提供一种对在开始段落中描述种类的表面区域进行改性的方法，其中不向衬底表面提供表面改性，并且其中不使用化学机械抛光来从衬底表面上去除表面改性。该目的是通过以下方法实现的，包括步骤：
将第一层涂到衬底的表面上和沟槽中；
在刻蚀处理中从衬底的表面上去除第一层；以及
应用衬底改性处理以只在沟槽中进行表面改性。
本发明的有效步骤是在应用表面改性处理之前去除第一层。结果，仅在沟槽中执行该处理。因此，衬底表面没有受到处理，并且不需要通过相对具有污染的CMP处理来去除。
本发明工艺的优点是缩短了工艺。在公知方法中，通过选择性地掺杂第一层来创建沟槽的边缘区。所述边缘区必须足够地进行掺杂，以便减少或者甚至防止半球形颗粒状硅的生长。在本发明的方法中，可以省略该步骤。此外，在填充之后执行的公知方法的CMP步骤包括相当多的层厚度的抛光，例如不仅需要去除已改性的表面，而且需要去除在沟槽中和衬底表面上沉积的任意填充材料。
本发明方法的另外优点是允许在衬底中包括各种不同结构的较大自由度。
在最为优选的实施例中，刻蚀步骤在自对准意义上无掩模地实现。由于沟槽的形状，可以均匀地实现刻蚀处理，并且仍然没有去除沟槽中的第一层，或仅去除了少许程度。具体地，使用干法刻蚀技术，例如反应离子刻蚀或溅射刻蚀。
可选地，可以实现其中选择性地提供刻蚀剂的刻蚀处理。合适的技术包括全部印刷技术，包括喷墨印刷和微接触印刷。这种印刷技术适用于与湿化学刻蚀相结合。
优选地，在应用所述沟槽和第一层之前，将衬底的一部分用保护层覆盖。这允许在应用表面改性处理之前，在保护层下创建特定的衬底区。在第一层掺杂有n型掺杂剂的情况下，需要保护p型掺杂区和实质无载荷子的衬底区。例如，在忍受在表面改性处理中的温度以上的合适的保护层是氮化硅或氧化硅。
这种无载荷子的衬底区的具体示例是公知为高阻半导体材料的衬底类型，并且具体地是高阻硅。对该半导体材料进行处理以便具有非晶顶层，或用电子束等照射以对硅的固有结构进行改性，以及增加电阻率到至少5000hm.cm的量级，优选地甚至10000hm.cm或更多。按照这种方式，认为所述衬底足够电绝缘以作为用于电感器的支撑。
本发明的第二目的是提供制造半导体器件的方法。这是用具有以下步骤的方法实现的：
根据权利要求1至4任一项所述，对沟槽中的表面区域进行改性，其中改性的表面是导电的；
将电介质材料沉积到沟槽中和衬底表面上；
将电极材料沉积所述电介质材料的顶部上；
使衬底表面上的电介质和电极材料形成图案，以提供与沟槽的已改性表面区域中限定的第一电极和沟槽中的电极材料中限定的第二电极的电连接。
具体地，利用该方法可以提供具有放大的沟槽表面的沟槽，并且提供与衬底表面的电极的接触。按照这种方式，可以用传统的光刻将这些接触进行开口，并且使得在多个附加步骤之后，接触电阻不太高或仅是可接受的。
优选地，使用掺杂有载荷子以便具有足够导电性的半导体材料的第一层。可选地，可以将附加的电极层按照共形方式涂到已改性表面的顶部上。合适的电极材料包括贵金属、导电氧化物和导电氮化物。具体地，考虑到粘附性、共形沉积和厚度，发现诸如TiN之类的导电氮化物或诸如Pt或Au之类的贵金属具有可接受的性质。
优选地，用允许按照动态确定方式沉积的技术来沉积电介质层和在已改性表面上涂的任意导电层。具体地，低压化学气相沉积(LPCVD)和原子层沉积(ALD)是合适的技术。电介质层可以是传统的电介质材料，例如氧化物、氮化物或其组合，但是可选地可以是具有高介电常数的电介质材料，也称为高K电介质。如从US 6,780,704所知的，这种高K电介质要求特定的处理，例如在带纹理的表面上重复沉积不同组分的单层。
在另外的实施例中，使用固态电解质作为电介质材料。那么，所得到的结构是电池。已经发现可以将固态电解质沉积在沟槽中以便增加表面积，如本申请的未正式出版的PCT专利申请WOIB2004/051483(PHNL040740)所述，将其合并在此作为参考。利用本技术，可以合适地提供电池。
本发明的第三目的是提供一种器件，在所述器件中，衬底包括具有增加表面积的沟槽结构和另一衬底结构。
第三目的是通过以下器件实现的，所述器件包括半导体衬底，所述半导体衬底具有实质平坦的表面，并且具有沟槽，所述沟槽具有衬底表面中的孔径和带纹理的沟槽表面，所述衬底还具有与沟槽相邻的衬底区，在所述衬底区中和/或所述衬底区上限定了电子元件。
所述器件包括除了需要非掺杂衬底区的其他结构之外的、具有高电容密度的电容器或电池的功能。这种结构的示例包括电感器以及其中衬底区是关键部分(即沟道)的晶体管和pin-二极管。在一个器件中的这种结构的组合适合于在需要这种功能的先进半导体器件局部或其附近提供经常为大面积的功能。通常，先进半导体器件的质量非常高，使得半导体器件外部的其他功能和互连限制了器件总的性能。这种功能的提供首先局部地减小了互连长度。
此外，电容增加而导致的小型化导致器件进一步的小型化。一方面，小型化导致成本价格减小，并且这使得器件与基于离散部件的方案和基于层压的方法相比具有较高的竞争力。另一方面，尺寸缩减减小了封装问题。随着尺寸的减小，减小了由支架和器件的热膨胀系数不同产生的应力的绝对值。因此，减小了出现裂缝的风险。必须理解的是，本发明允许双倍获益。因为在本发明中制作的电容器具有高密度，因此他们可以更小或更大。当这种大电容器存在于器件中时，他们不需要在支架上。因此，可以省去在用于与支架上的电容器的连接的现有技术中所需的任意连接。这再次减小了尺寸，因为每个电容器至少两个接触焊盘的尺寸是相当大的。
此外，特别优选的是，衬底包括填充有导电材料的通孔。这些通孔允许设置接触焊盘，用于在面向远离电容器的底部处的外部接触。由此能够使用顶部表面用于安装附加的部件，例如集成电路、功率放大器、滤波器和其他器件。将这些通孔中的至少一些设计为允许散热是特别合适的。
根据上述讨论，特别优选地，将本发明的器件用作具有半导体器件的组件的一部分。可以将倒装芯片技术和引线接合技术用于该目的。这里并不排除所述半导体器件位于本发明衬底中的电容器结构上面。在倒装芯片器件的情况下，甚至发现这是有利的，因为可以在半导体器件和电容器之间形成非常直接并且较短的连接。这里，电容器结构可以作为存储器，但是也可以作为存储电容器或作为滤波电容器。根据可用的较大电容，后一目的可理解为是高度合适的。在这种系统中，非常适合于在器件中包括用于保护免于静电放电的元件。这种部件通常是二极管。这种保护不但在使用器件放电时是需要的，而且在制造器件的放电时也是需要的。例如，要集成到衬底中或衬底上的附加部件是开关。
附图说明
本发明的这些和其他方面将参考附图进一步地描述，其中：
图1至图6示意性地示出了在本发明方法中的几个阶段的剖面图；以及
图7示出了本发明器件的示意性剖面图。
具体实施方式
附图没有按比例绘制。不同图中的相同附图标记表示同样的元件。附图仅是示意性的，并且不应该理解为限制本发明。
图1至图6示意性地示出了在本发明方法中的几个阶段的剖面图。在如图1所示的第一阶段，衬底10设置有第一侧11和相对的第二层12。衬底10设置有衬底区13、14。这些区域在本示例中是高欧姆性的，并且已经用电子束照射进行处理以增加衬底区13、14的电阻率。将高欧姆性区域14限定其中在要限定分离电容器的区域之间。其旨在尽可能多得防止寄生电流。合适地，这些区域中衬底的电阻率在0.5至3kΩ.cm的范围。将区域13、14在第一侧11由掩模23和24进行保护。合适的掩模23、24是氮化硅层。衬底10的其他部分的电阻率在1至5mΩ.cm的量级。
图2示出了刻蚀沟槽15之后以及在向衬底掺杂载荷子以限定导电区域16、17作为电极之后的衬底10。室温时在STS的ASETM感应耦合等离子(ICP)反应器中对沟槽15进行刻蚀。典型的刻蚀条件是12至16mTorr压力，以及20℃的卡盘温度(chuck temperature)，产生约0.6μm/分钟的刻蚀速率。利用这种工艺，沟槽的特征在于具有圆形底部和具有大于97％均匀性的管深度的平滑管壁。具有1.5μm直径的掩模开口的沟槽15导致直到40μm的深度和1.5至2μm的直径。其他沟槽具有10μm直径的掩模开口，导致200μm的深度和12μm的直径。由于钻蚀(underetch)，管深度略微大于掩模开口。在掺杂步骤中，使用来自预沉积的磷硅(phosphorussilicate)玻璃层的P体内扩散。可选地，可以使用掺杂有磷的气相。然后通过在1％(v/v)HF中的湿法刻蚀去除硅酸盐层。这里，将掩模23、24用作掺杂掩模。可选地，可以使用分离的掩模。
图3示出了设置第一层25之后的衬底10。在这种情况下，第一层包括10nm厚的非晶硅。将第一层25在相(phase)增强型化学气相沉积(PECTD)工艺中约300℃时无掩模地进行沉积，并且覆盖衬底10的第一侧11的表面和沟槽15的内表面。非晶硅层25是原位掺杂的。
图4示出了随后部分地去除了第一层25的步骤之后的衬底10。这没有使用掩模实现。在该示例中，使用利用氩等离子体的反应离子刻蚀。通常，仅基于物理刻蚀的任意等离子体将起作用，并且其中化学刻蚀是不常用的。这里，化学刻蚀意味着其中等离子体中反应成分通过与衬底材料的化学或分解反应对衬底进行刻蚀的任意类型刻蚀。化学刻蚀将导致沟槽的污染。
图5示出了在将第一层25转化为具有颗粒的层30的另外步骤之后的衬底。这里使用本身公知为半球状硅生长的工艺。该工艺在100至1000mTorr范围内的压力下以成核颗粒的低压化学气相沉积(LPCVD)开始。然后颗粒的生长实质上是已沉积的非晶硅层25的再结晶。依赖于颗粒尺寸，颗粒的面积增强因子介于1.3和3之间。
图6示出了随后将电介质35与沟槽中已形成的颗粒结构共形地沉积的步骤。如本领域普通技术人员所公知的，使用原子层沉积(ALD)用于该步骤。可选地，可以使用任意其他化学气相沉积技术。将其沉积为所需厚度，以便防止通孔的存在，并且提供足够的击穿电压。已经利用具有包括氧化物、氮化物和氧化物的迭层的电介质层35获得了良好的结果。
图7示出了在已经实现许多另外步骤之后所得到的器件100。首先，已经将沟槽15用导电材料36填充，在该情况下导电材料36是掺杂多晶硅。将该多晶硅在LPCVD工艺中沉积。因此，将电容器45形成为利用导电区16作为第一电极和多晶硅层36作为第二电极。多晶硅也形成了用于使用导电区17作为底部电极的第二电容器47的顶部电极37。沟槽电容器45的第一电极16通过接触栓26进行接触，所述接触栓26延伸通过电介质层35。其位于与沟槽相邻的区域。
此外，在图7中，已经去除了氮化硅的掩模23、24。将导体图案40在衬底区13上进行限定，作为电感器。该电感器图案可以包括另外的互连、接合焊盘结构等。
如果需要，例如，处理可以继续设置从衬底10的第一侧11到第二侧12的垂直互连。合适地，使用与沟槽15同时限定、但是具有更大直径的沟槽。然后，可以将它们从第二侧12打开，例如通过衬底10的湿化学刻蚀或减薄或其组合。
合适地，由于在沟槽15中设置了堆叠电容器，可以进一步地增加电容。然后，按照共形方式，将选定以在随后的LPCVD或ALD层沉积中稳定的导电层通过LPCVD沉积到电介质层35上。较好的示例是TiN。这可以通等离子体辅助ALD循环来沉积，其中第一步骤为沉积TiCl4，然后进行Ar净化随后进行等离子体曝光(10mTorr H2和1mTorr N2)。本领域的普通技术人员可以设想该工艺的替代方案。

Claims (12)

1.一种对半导体衬底中的沟槽的表面区域进行改性的方法，包括步骤：
将第一层涂到所述衬底的表面上和所述沟槽中；
在刻蚀处理中从所述衬底的表面上去除所述第一层；以及
提供表面改性处理以只在所述沟槽中进行表面改性。
2.根据权利要求1所述的方法，其中，无需掩模地实现所述刻蚀处理。
3.根据权利要求2所述的方法，其中，所述刻蚀处理是干法刻蚀技术。
4.根据权利要求1所述的方法，其中，在应用所述沟槽和所述第一层之前，将所述衬底的一部分用保护层覆盖。
5.一种制造电子器件的方法，包括步骤：
根据权利要求1至4任一项所述，对沟槽中的表面区域进行改性，其中所述已改性表面是导电的；
将电介质材料沉积到沟槽中和所述衬底表面上；
将电极材料沉积所述电介质材料的顶部上；
使所述衬底表面上的电介质和电极材料形成图案，以提供与所述沟槽的已改性表面区域中限定的第一电极和所述沟槽中的所述电极材料中限定的第二电极的电连接。
6.根据权利要求5所述的方法，其中，所述电介质是固态电解质，并且所述第一电极、所述电介质和所述第二电极的结构组成电池。
7.一种电子器件，包括半导体衬底，所述半导体衬底具有实质平坦的表面，并且具有沟槽，所述沟槽具有所述衬底表面中的孔径和带纹理的沟槽表面，所述衬底还具有与所述沟槽相邻的衬底区，在所述衬底区中和/或所述衬底区上限定了电子元件。
8.根据权利要求7所述的电子器件，其中，所述沟槽表面的纹理形状由半球状生长的半导体材料组成。
9.根据权利要求7所述的电子器件，其中，所述衬底区实质上无载荷子。
10.根据权利要求9所述的电子器件，其中，所述电子元件是电感器。
11.根据权利要求9所述的电子器件，其中，所述电子元件是半导体元件，并且所述衬底区作为所述半导体元件中的沟道或绝缘区。
12.一种组件，包括根据权利要求7至11任一项所述的电子器件和与其装配的半导体元件。
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