CN101064208B - 半导体模块、电感器元件及其制作方法 - Google Patents

半导体模块、电感器元件及其制作方法 Download PDF

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Abstract

本发明提供了一种电感元件及其制作方法以及包括该电感元件的半导体模块。该电感元件包括磁性材料基板、线圈、磁性材料层。导电材料的线圈形成于该基板上。磁性材料层通过气溶胶沉积形成以包围位于磁性材料层上的线圈。

Description

半导体模块、电感器元件及其制作方法
技术领域
本发明涉及电子元件,具体地涉及具有大电感和高品质因素的小尺寸电感器元件及其制作方法,还涉及具有该电感器元件的半导体模块。
背景技术
电感器根据其结构划分为若干类型,例如线绕线圈、层叠线圈、和薄膜线圈。层叠线圈由相互堆叠的多层铁氧体(ferrite)或陶瓷材料组成,各层上印刷了导体图案,这样所有印刷导体图案通过通路接触(via contact)相互连接。薄膜线圈是一种保持在铁氧体或陶瓷材料层之间的螺旋平面线圈。根据线圈是否与周围环境隔离,薄膜线圈进一步分为两类,例如闭合磁路和开放磁路。在闭合磁路中,线圈与周围环境隔离,而在开放磁路中,线圈未与周围环境隔离。
作为分立元件的电感器具有缠绕线圈结构,其中插入或者未插入铁芯。这种类型的电感器尺寸大,因此妨碍了具有该电感器的模块的微型化。
已知一种新的模块结构以实现微型化,该模块结构是由低温共烧陶瓷(LTCC)基板与安装在该基板上的内建电感器和电容器以及LSI组成。还已知另一种成为集成无源器件(IPD)的新模块,该模块仅由无源元件组成。
下面描述具有高磁导率材料的薄膜型电感器的相关技术。
日本专利公开JP昭63-283004(第2页,左下栏,第8至14行;第2页,右下栏,第10至20行;第3页,右上栏,第8至20行;第3页,左下栏,第3至15行;和第3页,右下栏,第1至7行,图1)提到如下的“平面电感器及其制作方法”,该专利公开在下文中称为专利文件1。
根据专利文件1中披露的发明,平面电感器由线圈和利用湿法工艺将线圈保持在其间的两个铁氧体镀层组成。其制作涉及如下步骤:使用铁氧体镀层涂敷基板,在铁氧体镀层上形成导电线圈,以及在该导电线圈上形成另一个铁氧体镀层。
该制造工艺获得具有大电感和良好频率特性的高性能平面的电感器,因为导电线圈被铁氧体层完全封闭,从而大幅减小了磁阻且基本上消除了电容。其平面线圈完全被铁氧体镀膜完全封闭的平面电感器并不发生导致串扰的磁通量泄漏。因此,这种电感器适用于高密度安装和高频带,且其最适合用于控制电磁噪声。
呈薄膜形式的导电线圈可以通过电解或非电湿法镀、气相沉积、溅射、或者适用于热固性导电浆的丝网印刷,由公知的金属或合金(例如Cu、Ag、Au、Pt、Pd、Ag-Pd、和Sn-Pb)形成。线圈的图案及其引线可以通过旋涂光敏抗蚀剂且接着进行光蚀刻或者通过丝网印刷导电浆而形成。
现有的平面电感器的一些示例示于图11。
图11A为专利文件1的图1的复制。图11A示出了根据专利文件1所披露的发明的一个实施方案、保持在铁氧体磁芯之间的平面电感器的剖面结构。
该平面电感器按照下述步骤制造。用铬酸混合物清洗玻璃板的基板67,通过湿法镀将基板67完全涂覆了铁氧体层68。在铁氧体层68上通过丝网印刷热固性Ag浆且随后在150℃以下烘焙而形成弯曲线圈69。使用对铁氧体镀层是惰性的可溶于溶剂的抗蚀剂掩蔽线圈的引线,且通过与上述相同的方式再次通过湿法镀使用铁氧体层70涂覆整个表面。最后,引线上的掩模通过溶剂除去。因此得到了在两侧上都具有铁氧体磁芯的平面电感器。
根据专利文件1,保持于铁氧体磁芯之间的平面电感器这样构造,使得平面线圈保持于由湿法镀形成的铁氧体层之间。因此,这种平面电感器结构非常简单,性能(电感和频率特性)优越,且价格低廉。
日本专利公开JP平7-22242(第0005、0007、0008、0013、和0014段,图1和2)提到如下的“平面电感器及其制作方法”,该专利公开在下文中称为专利文件2。
根据在专利文件2中披露的发明,平面电感器由依次相互层叠形成的第一磁性体基板、绝缘非磁性膜、导电线圈、和第二磁性体组成。
图11B为专利文件2的图1的复制。图11B示意性示出了根据专利文件2所披露的发明的一个实施方案的平面电感器的平面和剖面结构。图11C为专利文件2的图2的复制。图11C示出了根据专利文件2所披露的发明的一个实施方案的平面电感器制作工艺。
图11B所示平面电感器由用作基板的NiZn铁氧体的第一磁性体61、用作间隔物的Al2O3膜62、弯曲线圈的导体63、NiZn铁氧体的第二磁性体64、和电极65组成。下述工序用于制作根据专利文件2所披露的发明的一个实施方案的平面电感器。在图11C部分(a)所示第一步骤中,通过溅射而使用绝缘非磁性体的Al2O3膜62涂覆作为第一磁性体的NiZn铁氧体基板61。该Al2O3膜62用作第一磁性体和第二磁性体之间的间隔物。在图11C部分(b)所示第二步骤中,如下所述通过镀覆而在Al2O3膜上形成Cu线圈导体63。通过溅射而使用用作镀覆电极的Cu膜涂覆Al2O3膜,其中在Al2O3膜62和Cu膜之间布置了可选的Ti膜以改善粘合。Cu膜经过光刻形成线圈图案,随后经过电解镀,这样形成Cu膜线圈。呈线圈图案的光敏抗蚀剂被除去,且该光敏抗蚀剂下方的Cu膜(用做镀覆电极)通过蚀刻被除去。在图11C部分(c)所示第三步骤中,线圈导体63被NiZn铁氧体精细颗粒的浆料覆盖。均匀涂敷的浆料在电炉中烘焙以形成用做第二磁性体的NiZn铁氧体层64。按照该方式得到期望的平面电感器。
在上述工序中,可以使用电解镀、离子镀、或者气相沉积替代溅射以形成导体。可以使用例如Al、Ag、Au、及其合金的任何低电阻物质替代用做导体的Cu。此外,可以用AlN或SiN替代用做绝缘非磁性材料的Al2O3
根据专利文件2所披露的发明的平面电感器的特征在于其突出的频率特性、高的品质因素、以及适于量产,因为该平面电感器由依次相互堆叠的磁性基板、绝缘非磁性层、导电线圈和绝缘磁性材料组成。由于该平面电感器既小且薄,因此有助于电子装置的尺寸和重量的减小。
日本专利公开JP平5-121240(第0007和0015至0224段,图1)提到如下的“电感元件及其制作”,该专利公开在下文中称为专利文件3。
根据在专利文件3中披露的发明,电感元件由相互层叠的铁氧体基板、具有被绝缘层分隔的导体的层叠结构的线圈、以及传输从线圈发射的磁通量的铁氧体磁性层。
图11D为专利文件3中图1的复制。图11D示出了根据专利文件3中所披露的发明的一个实施方案的电感元件的剖面图。该电感元件由铁氧体基板71、铁氧体磁性层72、绝缘层73、和螺旋导体74组成。绝缘层73内的导体74构成该线圈,该线圈被铁氧体磁性层72覆盖。附带地,螺旋导体74可由任意数目的层组成。
铁氧体基板71可选自NiZn铁氧体、MnZn铁氧体、和NiZnCu铁氧体的烧结基板,这些基板具有尖晶石结构和良好的软磁特性。
铁氧体磁性层72可选自除了MnZn铁氧体、NiZn铁氧体、和NiZnCu铁氧体之外的任何其他尖晶石结构的各种铁氧体(及其混合物)。铁氧体磁性层72具有与铁氧体基板71不同的工艺、结构、和磁性特性。
导体74可以由例如银、铜、金、银-钯合金、和银-铂合金的金属通过印刷而形成。这种金属通常用于形成导体。根据导体的电阻以及金属的熔点而选择这些金属。选择银或铜以得到低的线圈电阻。然而,这些金属在相对低的温度下烧结,该温度不足以彻底烧结铁氧体磁性层72。通过将烧结辅助剂或者例如玻璃的粘合剂结合到铁氧体72内,可以克服该缺点。
包括铁氧体基板71、铁氧体磁性层72、绝缘层73、以及由导体74形成的线圈的电感元件厚度薄或体积小,使得铁氧体烧结体可完全显示其特征性能。此外,尽管其厚度薄或体积小,但是该电感元件具有突出的电学性能,因为其磁性电路主要由铁氧体烧结体组成。这些特征对于例如DC-DC转换器的任何电子模块而言是重要的,由此增强了根据专利文件3的实施方案的特征,其中该DC-DC转换器具有形成于陶瓷基板上的厚膜电阻器或者电容器。此外,根据专利文件3的实施方案的电感元件可以与用于高安装密度和高可靠性的布线基板一起制作。
该线圈可以为螺线管型或者是在同一平面上缠绕多次的平面螺旋型。前者有利于减小体积,后者有利于减小厚度。
日本专利公开JP平11-168010(第0016、0021、0022、0031、0032和0042段,图1)提到如下的“微电感器”,该专利公开在下文中称为专利文件4。
根据在专利文件4中披露的发明,该微电感器由表面粗糙度Ra为30至6000
Figure 071877776_0
的基板、通过镀覆形成于该基板上的线圈、以及组成闭合磁路的磁性部分组成。
图11E为专利文件4中图1的复制。图11E的部分(a)和(b)分别为示出了根据专利文件4中所披露的发明的第一实施方案的微电感器的透视图和剖面视图。
如图11E的部分(a)和(b)所示,示出了表面粗糙度为50
Figure 071877776_1
的铁氧体基板81a。通过铜镀覆在该基板上形成线圈82a。线圈82a为位于基板81a上的铜镀层的螺旋条。基板81a上是铁氧体芯83a,该铁氧体芯83a形成为在线圈82a的中心以及线圈82a的两侧接触基板81a,但是铁氧体芯83a与线圈82a分离。因此,基板81a和芯83a组成闭合磁路。
上述微电感器提供如下优点,即,具有适当受控表面粗糙度的基板81a提供了基板81a与通过镀覆形成于其上的线圈82a之间的良好的粘合。良好的粘合使得可以形成厚的线圈82a(例如30至200μm)。镀覆铜条的结果的线圈82a具有与电流流动方向垂直的大的截面积,因此具有低的DC电阻。因此,该微电感器可以应用于高输出高效率的转换器。此外,通过镀覆形成的线圈82a可具有适于期望用途的任意尺寸,特别是厚度。这有助于形成尺寸小但是具有磁通量泄漏减小的高效率的电感器。
具有受控表面粗糙度Ra的基板使得可以形成厚度为30至200μm的铜镀层的线圈,且得到的线圈具有低的DC电阻。附带地,用于线圈的铜镀层应优选地具有50至150μm的厚度。
线圈应形成来使得,线宽为50至200μ(优选80至150μm),线间隙为5至100μm(优选20至50μm),且匝数为3至10(优选3至5)。
根据专利文件4所披露的发明,由于基板的适当的受控表面粗糙度,因此镀层的线圈可以形成所期望的厚度。得到的线圈具有低的DC电阻,这使得该微电感器可适用于高输出高效率的转换器。
日本专利公开JP平6-252350(第0012和0013段,图1)提到如下的“微电感器及其制作”,该专利公开在下文中称为专利文件5。
图11F为专利文件5中图1(a)的复制。图11F为示出了根据专利文件5所披露的发明的第一和第二实施方案的微电感器的平面视图。
专利文件5中披露的发明提供了一种具有高性能线圈的微电感器及其制作方法。如图11F所示,该微电感器由基板、形成于基板上的图案化导体、以及覆盖整个表面的绝缘软磁性材料组成。基板90a可以由包含钇铁石榴石或稀土元素和过渡金属元素的石榴石结构的绝缘软磁性材料90形成。或者,基板90b为构成表面层的绝缘软磁性材料90。微电感器91具有形成于基板上的焊盘91a。绝缘软磁性材料92覆盖除了焊盘91a之外的半导体91的整个表面。
JFE技术报告(No.8,June 2005,p.57~59,p.57(1.Introduction,2.Structure ofplanar inductor),以及p.59(5.Epilogue))提到如下的“用于DC-DC转换器的超薄电感器”,其在下文中称为非专利文件1,其中涉及作为如下的平面电感器的用于DC-DC转换器的超薄电感器(0.6mm厚)。
图12为非专利文件1中的图1的复制,图12示意性示出了该平面电感器的结构。
该平面电感器为保持在两个铁氧体层(上铁氧体层和下铁氧体层)之间的铜螺旋线圈,相邻的导体之间的间隙填充了磁性材料,该磁性材料为铁氧体粉末和树脂的混合物。已知这种特殊结构的闭合磁路可以使导体的涡流损耗减小。线圈通过形成于下铁氧体层内的两个通孔连接到外部电极,该通孔在图12中用阴影圆圈表示,在通孔内部上形成有铜镀层。
发明内容
高性能电子装置需要具有大的电感值和高品质因素的小尺寸电感器。
根据已知技术,LTCC基板上的内建电感器或者作为IDP构成的电感器具有如下缺点:低的电感,因为该线圈是由有限的空间,例如多层布线层的部分,形成;低的品质因素,因为用于电感器的基板具有高的介电常数,而品质因素是表示低损耗的指标;以及金属材料及厚度选择的局限性,因为需要形成与基板上布线图案已有的规格相一致的线圈。
为了解决上述问题而进行本发明。因此,本发明旨在提供一种具有大电感和高品质因素的小尺寸电感元件及其制作方法,还提供了一种具有该电感元件的半导体模块。
本发明的第一实施方案涉及一种电感元件,该电感元件包括磁性材料基板、形成于基板上的导电材料的线圈、以及通过气溶胶沉积形成为包围基板上的线圈的磁性材料层。
本发明的第二实施方案涉及一种包括上述定义的电感元件的半导体模块以及电连接到该半导体模块的半导体芯片。
本发明的第三实施方案涉及用于制作电感元件的方法,该方法包括步骤:在磁性材料基板上由导电材料形成线圈,以及通过气溶胶沉积形成磁性材料层从而包围基板上的线圈。
本发明提供了一种电感元件,该电感元件薄且小,但是具有大的电感和高的品质因素,因为通过气溶胶沉积形成了具有紧凑结构的磁性材料层以包围在磁性材料基板上具有期望截面积的线圈。本发明还提供了一种由该电感元件组成的薄、体积小、高性能的半导体模块,以及电连接到该半导体模块的半导体芯片。本发明还提供了一种通过气溶胶沉积形成磁性材料层以包围磁性材料基板上的线圈,由此制作低廉、高性能电感元件的方法。气溶胶沉积形成具有紧凑结构的磁性材料层。
附图说明
图1A至1C为示出了根据本发明实施方案的电感元件的结构的示意性图示,图1A为平面视图,图1B为沿线W-W截取的剖面视图,图1C为示出了内层的图案的平面视图;
图2A至2D为示出了其上安装了装置的电感元件的示意性图示,图2A为平面视图,图2B为沿线W-W截取的剖面视图,图2C为该装置的仰视图,图2D为透视图;
图3为示出了上述的电感元件和半导体模块的制作步骤的流程图;
图4为上述通过气溶胶沉积形成膜的步骤的流程图;
图5A至5F为示出了上述电感元件和半导体模块的制作步骤的前半部分的图示;
图6A至6E为示出了上述电感元件和半导体模块的制作步骤的后半部分的图示;
图7为示出了上述电感元件的铁氧体层的厚度与电感之间的关系的曲线图;
图8A和8B为示出了上述电感元件连接到引线框架的模块的结构的图示,图8A为平面视图,图8B为沿线Z-Z截取的剖面视图;
图9A和9B为示出了上述电感元件连接到插入基板的模块的结构的图示,图9A为平面视图,图9B为沿线Y-Y截取的剖面视图;
图10A和10B为示出了上述电感元件连接到插入基板的模块的结构的图示,图10A为平面视图,图10B为沿线X-X截取的剖面视图;
图11A至11F为示出了根据已知技术的电感器的结构的图示;以及
图12为示出了上述平面电感器的结构的图示。
具体实施方式
根据本发明实施方案的电感元件应该同时具有磁性材料基板和由高磁导率材料形成的磁性材料层,这样线圈嵌入在该高磁导率材料内。这种结构使得该电感元件表现出大的电感。
磁性材料基板和磁性材料层均应优选地由铁氧体形成。通过气溶胶沉积由铁氧体形成的厚度为50μm的该磁性材料具有紧凑的结构,使得该电感元件厚度薄且体积小,但具有大的电感。
该线圈应该优选地为厚于50μm的平面线圈,这样其具有大的截面积,以允许大的容许电流(最大电流)流过该电感元件。
该电感元件应具有连接到位于磁性材料层外部上的线圈端部的端子,使得期望的装置通过该端子电连接到嵌入在该磁性材料层内的线圈。这种结构减小了电感元件和期望装置之间的距离。
磁性材料基板应具有依次形成于该基板上的钛薄膜和铜薄膜,且用于该线圈的导体通过镀覆而形成于该铜薄膜上。这种方式形成的线圈牢固地附着到磁性材料基板的表面。
根据本发明的半导体模块应构造成使得,线圈的端部电连接到形成于磁性材料层外部上的端子,且该半导体芯片安装在该电感元件上。半导体芯片和电感元件之间通过端子的电连接减小了两个部件之间的距离,有利于将半导体芯片安装在该电感元件上。这有助于实现小尺寸的半导体模块。
该电感元件应安置于安装基板上。这有助于实现薄且尺寸小的半导体模块。
该半导体芯片应该安置于电连接到电感元件的安装基板上。这有助于缩短安装基板和电感元件之间的电连接路径,同时保持低的布线电容。
或者,该半导体芯片应该安置于安装基板的一侧上,且该电感元件应该安置于该安装基板的另一侧上。这有助于实现薄且尺寸小的半导体模块。
该电感元件应该安装在引线框架上,使得电感元件位于该半导体芯片上。这有助于实现薄且尺寸小的半导体模块。
在根据本发明实施方案的该电感元件的制作过程中,应通过使用用于开口掩模的气溶胶沉积形成该磁性材料层,该线圈的端部通过该开口被暴露。这种方式的气溶胶沉积允许同时形成磁性材料层和开口。
或者,磁性材料层应通过气溶胶沉积形成于磁性材料基板的表面上,随后该磁性材料层制作形成开口,线圈的端部或者线圈的任何恰当部分通过该开口被暴露。该工序使得该电感元件具有预先确定的电感或者任意期望的电感。相反,采用掩模以形成开口的上述工序仅仅获得具有固定电感的电感元件。
气溶胶沉积以形成磁性材料层应通过下述方式实现:将气溶胶形式的磁性材料的精细颗粒朝磁性材料基板喷射,使得精细颗粒在撞击基板表面时碎裂。碎裂产生活化的表面,有助于将碎裂的颗粒粘合到基板以及将碎裂的颗粒粘合在一起。这有助于形成具有紧凑结构的磁性材料层。
电感元件制作方法应该涉及如下步骤:依次地在磁性材料基板上形成钛薄层,在该钛薄层上形成铜薄层,和在该铜薄层上形成铜镀层,以及随后由该铜镀层形成线圈。直接接触基板的该钛薄层使得线圈牢固地附着到基板。
端子形成于开口内,该端子的两个端部或者其任何期望部分通过该开口被暴露。线圈的端子使得电感元件可以电连接到半导体芯片。
将参照附图详细说明本发明的实施方案。
根据下述实施方案的电感元件由铁氧体基板(作为基底)、形成于该基板上的铜电感线圈、以及通过气溶胶沉积形成以包围该电感线圈的铁氧体层。根据本发明的实施方案,其构造来使得电感器线圈保持于作为高磁导率的磁性材料的两层铁氧体之间。该结构有利于高性能、薄且尺寸小的电感元件的经济量产,该电感元件具有大的电感和高的品质因素。
构成电感线圈的铜布线应厚于50μm,且电感线圈上的铁氧体层也应厚于50μm。通过如此确定它们的厚度之后,这些层有助于形成具有大的电感和高的品质因素的电感元件。
大的电感可归因于包围电感线圈的具有高磁导率的铁氧体材料,高的品质因素和低的电阻可归因于其导体具有大的截面积的电感线圈。大的电感和高的品质因素使得该电感元件适用于有助于尺寸减小和电子装置改进的高性能模块。根据本发明的电感元件优选适用于例如DC-DC转换器,但是不限于此。
图1A至1C为示出了根据本发明实施方案的电感元件10的结构的示意性图示。图1A为平面视图。图1B为沿线W-W截取的剖面视图。图1C为示出了电感元件的内层(或线圈)12a的图案的平面视图。
如图1B所示,电感元件10由铁氧体基板16、形成于铁氧体基板16上呈螺旋图案的电感线圈12a、以及形成于铁氧体基板16上以包围电感线圈12a的铁氧体层18组成。
铁氧体层18具有两个开口,线圈端子14在线圈的两个端部通过该开口被暴露。通过开口被暴露的线圈端子14电连接到形成于电感元件10上的布线图案15。布线图案15包括:通过形成于各自安装位置27和29的电极焊盘13将装置A和装置B电连接在一起的布线、将电极焊盘13电连接到线圈端子14的布线、以及将电极焊盘13连接到用于外部连接或转接的连接端子11的布线。电极焊盘13形成于与用于装置A和装置B的安装端子(例如凸块端子)相一致的位置。
图2A至2D为示出了根据本发明的其上安装了装置A 17和装置B 19的电感元件10的示意性图示。图2A为平面视图。图2B为沿线W-W截取的剖面视图。图2C为安装在电感元件10上的装置A 17和装置B 19的仰视图。图2D为透视图。
如图2A至2D所示,装置A 17和装置B 19采用倒装芯片接合通过焊料凸块36a连接到电感元件10以得到最小路径。根据本实施方案,具有大的电感和高的品质因素的电感元件10与直接安装在该电感元件上的装置的结合得到了薄且尺寸小的半导体模块。按照下述方式制作该电感元件。
图3为示出了根据本发明实施方案的电感元件和半导体模块的制作步骤的流程图。
图4为根据本发明实施方案的通过气溶胶沉积形成膜的步骤的流程图。
图5A至5F为示出了根据本发明实施方案的电感元件和半导体模块的制作步骤的前半部分的图示。
图6A至6E为示出了根据本发明实施方案的电感元件和半导体模块的制作步骤的后半部分的图示。
将参照图4至6A至6E描述图3所示的步骤S1至S11。
步骤S1为在铁氧体基板的整个表面上形成晶种金属层的步骤。
在步骤S1中,具有期望尺寸的铁氧体基板16被涂敷了晶种金属层,其中在该晶种金属层上将形成线圈图案,如图5A所示。晶种金属层由通过溅射在铁氧体基板16上依次形成的钛层20(厚0.1μm)和铜层22(厚0.5μm)组成。在下述后续步骤中,一个以上电感元件形成于铁氧体基板16上划分的各个区域26内。附带地,图5B至5F和图6A至6E示出了形成于一个区域26内的一个电感元件。根据本发明实施方案的工艺使得可以在晶片制作水平经济且高效地生产电感元件。
步骤S2为将镀覆抗蚀剂涂敷到晶种金属铜层(钛层20和铜层22)的整个表面上的步骤。
在步骤S2中,在制备线圈图案12b时,构成晶种金属层的铜层22被镀覆抗蚀剂24完全涂覆。
步骤S3为通过掩模曝光、显影、和溶解该镀覆抗蚀剂的步骤。
在步骤S3中,镀覆抗蚀剂经历通过掩模的曝光、显影、和溶解,如图5B所示,这样将形成线圈图案12b处的部分被开口。附带地,出于简化的原因,图5A和6E所示线圈图案12b具有比图1所示线圈图案较少的匝数。
步骤S4为执行厚于50μm的铜镀覆由此形成电感线圈和线圈引线的步骤。
在步骤S4中,对晶种金属施加电压,通过电解镀厚于50μm的铜,由此形成电感线圈图案12b和位于其两个端部的线圈引线端子(电极)14,如图5C所示。
步骤S5为除去镀覆抗蚀剂的步骤。
在步骤S5中,镀覆抗蚀剂24被除去,使得电感线圈图案12b和线圈引线端子14保留于作为晶种金属的铜层22的表面上,如图5D所示。
步骤S6为通过蚀刻除去晶种金属的步骤。
在步骤S6中,执行蚀刻以除去位于电感线圈图案12b和线圈引线端子14下的晶种金属(由钛层20和铜层22组成)的不需要部分,如图5E所示。因此,电感线圈图案12b和线圈引线端子14形成于各个区域26内,在铁氧体基板16上形成多个电感元件。
在后续步骤中,包围线圈图案12b的铁氧体层通过气溶胶沉积形成于铁氧体基板上。通过气溶胶沉积形成的高磁导率的铁氧体层或磁性层组成了本发明该实施方案的特征。下面概述气溶胶沉积方法。
气溶胶沉积是通过从喷嘴喷射气溶胶形式的功能磁性材料的精细颗粒以在基板上形成厚膜的方法。该方法在低温下获得厚膜,无需像LTCC(低温共烧陶瓷)方法那样在高温(约900至1000℃)进行烘焙。
气溶胶沉积采用由气溶胶发生单元(其将原材料的精细颗粒转换为气溶胶形式)和喷射单元(其将气溶胶形式的精细颗粒喷射到基板上以在基板上形成膜)形成的设备。气溶胶发生单元具有气瓶和连接到该气瓶的流量计。该气瓶供给高压载气(例如氩气、氦气、氖气以及氮气的惰性气体),流量计控制载气的流速,由此调节被引入到气溶胶的精细颗粒的数量和被喷射的气溶胶的数量。气溶胶发生单元还具有振动器(以机械、电磁或者超声产生振动),该振动器产生形成紧凑均匀膜所必需的初级颗粒。
喷射单元具有与其连接的抽真空部件,该抽真空部件将内部保持为负压。喷射单元还具有通过导管连接到气溶胶发生单元的喷嘴。喷嘴与支架相对放置,基板布置于该支架上。存在辅助机构以沿XYZ方向移动基板并改变喷嘴方向,还存在用于定义气溶胶沉积形成膜的区域的掩模。
为了执行气溶胶沉积,气溶胶发生单元填满了平均颗粒直径为10nm至2μm的原材料的精细颗粒,喷射单元被供给20至50Pa的作为载气的氩气,这样通过混合以及借助振动器的振动而将精细颗粒制成气溶胶。呈气溶胶形式的精细颗粒与载气一起从气溶胶发生器通过导管被馈送到喷射单元,该喷射单元保持在低于气溶胶发生器的气压。喷嘴高速地喷射精细颗粒和载气,得到的射流将精细颗粒沉积在基板上并形成期望的膜。应通过载气的气压以及气溶胶发生单元内的气压与喷射单元内的气压之间的差值,恰当地控制喷射的速度。适当的喷射速度为100至500m/s。这种条件下的喷射形成了牢固地附着到基板的膜。
气溶胶沉积示意性示于图4。喷嘴42高速地喷射呈气溶胶形式的精细颗粒流44,该精细颗粒流44撞击到基板40上。撞击在基板40上的精细颗粒通过除去沾污物和湿气而清洗并活化基板40的表面。此外,当撞击到基板40上且相互碰撞时,精细颗粒46碎裂成具有活化表面的微小碎屑48(尺寸为约10至30nm)。结果的微小碎屑48在基板40的表面上粘接在一起,形成牢固地附着到基板40的紧凑膜49。
实施根据本实施方案的气溶胶沉积如此实现,使得铁氧体磁性材料的精细颗粒分散到载气中且得到的气溶胶喷射到铁氧体基板的表面,从而磁性精细颗粒撞击到基板上。撞击到基板的磁性精细颗粒碎裂成为微小碎屑,这些微小碎屑相互结合且与基板结合,由此形成牢固地附着到基板的膜。气溶胶沉积的优点为能够快速、经济且可靠地形成磁性层。气溶胶沉积得到的膜形成速率为10μm/min以上,该速率大于镀覆和溅射的速率。
本实施方案中用于形成该膜的原材料的精细颗粒为NiZn铁氧体粉末,平均颗粒直径为10nm至2μm。电感线圈的铁氧体层应该厚于50μm,使得该铁氧体层呈现期望的电学性能。
可以通过在下文中描述的步骤S7a或者步骤S7b和7c实施形成磁性层的气溶胶沉积。
步骤S7a为利用覆盖线圈引线端子的金属掩模通过气溶胶沉积形成的铁氧体层(厚于50μm)的步骤。
在步骤S7a中,使用金属掩模(未示出)实施气溶胶沉积,该金属掩模置于形成开口23的位置,用于将被暴露的线圈引线端子13,如图5F所示。换而言之,气溶胶沉积这样得到图案化的铁氧体层18。被掩蔽的区域未被涂敷,使得用于线圈引线端子14的开口23被暴露。
步骤S7b为形成厚于50μm的铁氧体层的步骤。
在步骤S7b中,不使用任何掩模进行气溶胶沉积,如图6D所示,使得铁氧体层18形成于如图5E所示的包括线圈引线端子14和铁氧体基板16的暴露部分的电感线圈图案12b上。
步骤S7c为激光加工步骤,以部分地除去线圈引线端子将被暴露的位置的铁氧体层。
在步骤S7c中,在步骤S7b中形成的铁氧体层18经历激光加工以制备用于将被暴露的线圈引线端子14的开口23,如图6E所示。
步骤S8为在铁氧体层和线圈引线端子上进行铜镀覆的步骤。
在步骤S8中,其中如图5F或图6E所示已经形成开口23的铁氧体层18被涂敷了铜镀层25,如图6A所示。铜镀层25具有形成于铁氧体层18内开口23的通路孔。这些通路孔用于线圈引线端子14到外部电极的电连接。
步骤S9为蚀刻铜镀层以形成布线图案的步骤。
在步骤S9中,步骤S8中已经形成的铜镀层25经历蚀刻,以形成布线图案15,作为如图6B所示的顶层。附带地,叠置于线圈图案12b上的布线图案15示于图6C中。
为了在晶片上形成电感元件,必须执行所有上述步骤。
通过下文描述的步骤S10和S11实现电感元件(其上安装有装置)的量产。如果制作不带有装置的电感元件,则步骤S10可以省略。
步骤S10为通过倒装芯片方法安装装置的步骤。
在步骤S10中,在铁氧体基板16上划分的区域26内形成的各个电感元件具有通过倒装芯片方法安装在该电感元件上的例如半导体芯片的装置。
步骤S11为分割单个半导体模块的步骤。
在步骤S11中,使用精密机器将区域26切割开,其中在区域26上形成了其上安装有装置的电感元件。因此得到了分离的半导体模块。最后,半导体模块安装在印刷电路板、引线框架、或者柔性布线板上。
在参照图5A和6E的上述实施方案中,为了易于处理而使用了厚于0.3mm的铁氧体基板。然而,在步骤S9之后或者在已经形成电感元件之后,通过研磨基板的背侧可以进一步减小该厚度(直至约0.1mm的厚度)。
附带地,参照图5A和6E的上述实施方案可采用厚度为50μm至0.1mm的薄的铁氧体基板。这种情况下,在经历上述步骤时,基板16应通过粘合剂而接合到载体。该载体应该能够耐受加工环境,且该粘合剂在固化之后应该容易地被除去。
前述描述了用于制作电感元件以及上部安装了电感元件和装置的半导体模块的方法。
根据本发明制作的电感元件具有如下性能。
图7为示出了根据本发明实施方案的电感元件的铁氧体层的厚度与电感之间的关系的曲线图。
图7所示的数据是基于如下实验:电感元件的NiZn铁氧体基板的面积为5.4mm2,厚度为100μm,密度为4.8g/cm3,有三匝铜螺旋线圈且其导体宽度为60μm,导体厚度为50μm,导体间隙为25μm。该NiZn铁氧体的组分为(Ni,Zn)Fe2O4
由NiZn铁氧体的精细颗粒通过气溶胶沉积形成铁氧体层18。铁氧体层18具有与铁氧体基板相同的面积,且其厚度为25μm、50μm或者100μm。从线圈的铜导体的顶部测量该厚度。NiZn铁氧体的磁导率为1000H/m。
通过下式得到电感元件的电感L,其中i表示电流,V表示感生电动势。
L=V·dt/di
使流过线圈的电流在约100mA至约1A的范围内变化时,测量厚度如上所述发生变化的铁氧体层的电感元件的电感。结果示于图7。
前述结果提示,如果测量的2.5mm2的电感元件要具有1μH的电感和1A的最大允许电流,则铁氧体层和铁氧体基板应该厚于50μm。
这个结果还表明,测量的2.5mm2且具有约1μH的电感和约1A的允许电流的电感元件可以薄至150μm。
无需说,即使电感元件的尺寸、允许电流、和电感发生变化,且磁性基板和磁性材料层由除了用作高磁导率材料的NiZn铁氧体之外的任何其他材料形成,仍可以获得与上述相同的期望数值。
按照下文解释构造该半导体模块。
图8为示出了根据本发明实施方案的模块的结构的图示。该模块由电感元件10和安装在电感元件10上的装置17与19组成,电感元件10连接到引线框架33。图8A为平面视图,图8B为沿线Z-Z截取的剖面视图。
在如图6B所示形成晶片水平的电感元件之后,开始该模块的制作工艺。第一步骤使通过倒装芯片方法将装置A 17和装置B 19安装在形成于铁氧体基板16内的各个区域上的每个电感元件10上。附带地,装置A 17和装置B
19预先形成了用于连接端子的凸块。
无需用于装置A 17和B 19的新的布线,因为电感元件10上的布线图案具有与装置A 17和B 19的连接端子相对应的焊垫13。划片之后,其上安装有装置的每个电感元件10通过引线键合35电连接到引线框架33。最后,通过转移成型使用成型树脂31屏蔽该组件。因此获得了包含电感元件和其他芯片的集成半导体模块。附带地,尽管装置A 17和B 19具有使用焊浆通过印刷形成的凸块,但是凸块可以由任何其他材料通过任何其他方式形成。
图9A和9B为示出了根据本发明实施方案的模块的结构的图示,该模块包含插入基板32与布置于其上的电感元件10,电感元件10上安装了装置17和19。图9A为平面视图,图9B为沿线Y-Y截取的剖面视图。
如图9A和9B所示,其上通过焊料凸块36b安装了装置17和19的电感元件10,通过管芯接合而附着到其上布置了焊料凸块36b的插入基板32,且这些部件通过成型树脂31密封以集成为模块。
图10A和10B为示出了根据本发明实施方案的模块的结构,其中插入基板在上方和下方分别支撑了装置17和19与电感元件10。图10A为平面视图,图10B为沿线X-X截取的剖面视图。
如图10A和10B所示,该模块由有机材料的插入基板32、直接安装在该插入基板上的装置17与19、以及直接安装在该插入基板下的电感元件10a组成。这些部件被底填充材料37固定和密封以用于集成。电感元件10a的线圈端子14和装置17与19分别通过焊料凸块36c和焊料凸块36a电连接到插入基板32的布线部分。
不同于图8A和8B以及9A和9B所示的电感元件10,图10A和10B所示电感元件10a由于其厚度减小而省略了布线图案15且具有用于插入基板32的其线圈端子。当然,图10A和10B所示结构可以被修改,电感元件10a由图8A和8B以及9A和9B所示的电感元件10替代。
上述模块的结构纯粹是示范性的,模块的部件可以按照任意方式连接和安装。
根据已知技术的其上安装了电感元件的基板并不允许在其上形成大容量的电感器,因为用于多层布线的这些层仅部分用于形成线圈。因为线圈是按照与基板上的布线图案共同的规格形成的,所以金属材料和厚度也存在限制。本发明的实施方案中独立地形成电感元件作为单各元件而对材料和结构没有任何约束,因此不存在已知的技术所固有的上述缺点。因此,根据本发明实施方案的电感元件呈现出可以从上述材料和结构的特征性导出的最大性能。即,该电感元件具有大的电感,因为该电感线圈嵌入并保持于具有高磁导率的铁氧体材料之间。电感元件可以在其上支撑任何期望的装置且一个以上的装置可以集成到一个封装内以实现微型化的原因在于:该电感元件在其上形成了用于连接到期望装置的引线端子和引至电极端子的布线。
根据本发明实施方案的电感元件与非专利文件1所述电感元件结构不同。前者具有紧凑的铁氧体磁性层(具有高的磁导率),该磁性层填充了线圈导体之间的间隙并完整地包围该导体线圈,而后者仅具有包含铁氧体粉末和树脂的混合物,该混合物填充了线圈导体之间的间隙。这种结构不同导致形成大的电感。
利用气溶胶沉积形成铁氧体的根据本发明实施方案的工艺的优点为,能够比专利文件1所披露的湿法镀方法更快地形成铁氧体层。
尽管上文已经描述了优选实施方案,但是在本发明的范围内可以变化该实施方案。
可以改变磁性基板和磁性层的厚度和尺寸以及组成线圈导体的金属材料,使得结果的电感元件具有期望的电感和品质因素。
磁性基板和磁性层通常由具有高的电阻并包含三价铁离子的复合氧化物的铁氧体形成;然而,它们也可以由具有高的磁导率的MnZn铁氧体(尖晶石型铁氧体)、MgMn铁氧体、或者NiZnCu铁氧体形成。铁氧体基板可以是烧结板或者单晶板,或者是通过气溶胶沉积在薄于200μm的陶瓷等的绝缘基板上形成的铁氧体层。无需说,它们可以由除了尖晶石型铁氧体之外的任何其他高磁导率材料形成作为磁性基板和磁性层,只要该材料具有高的电阻即可。
线圈可以由除了铜镀覆之外的任何其他方法形成,例如公知的使用银、铜、或金的导电浆的丝网印刷。此外,布线图案15可以由气相沉积或者溅射形成。
线圈不限于平面线圈。该线圈可以由两个螺旋线圈组成,该两个螺旋线圈形成于铁氧体基板16两侧上,且通过铁氧体基板16内制成的通孔彼此连接。形成于铁氧体基板16的两侧上的铁氧体层18包围该螺旋线圈。
可以在事先通过实验确定的最优条件下实施气溶胶沉积以形成磁性材料层。这些条件包括作为原材料的精细颗粒的尺寸、气溶胶的性质、气溶胶喷射的速度、以及其上形成磁性材料层的基板的温度。
本发明包含涉及2006年3月17日向日本专利局提交的日本专利申请JP2006-073837的主题,其全部内容通过引用结合于此。

Claims (22)

1.一种电感元件,包括:
磁性材料基板;
形成于所述基板上的导电材料的线圈;以及
通过气溶胶沉积形成为包围所述基板上的所述线圈的磁性材料层。
2.如权利要求1所定义的电感元件,其中所述磁性材料基板由高磁导率材料形成。
3.如权利要求1所定义的电感元件,其中所述磁性材料层由高磁导率材料形成。
4.如权利要求1所定义的电感元件,其中所述磁性材料基板由铁氧体形成。
5.如权利要求1所定义的电感元件,其中所述磁性材料层由铁氧体形成。
6.如权利要求5所定义的电感元件,其中所述铁氧体厚度大于50μm。
7.如权利要求1所定义的电感元件,其中所述线圈为平面线圈。
8.如权利要求7所定义的电感元件,其中所述平面线圈厚度大于50μm。
9.如权利要求1所定义的电感元件,其中所述线圈具有连接到形成于所述磁性材料层外部上的两个端部的端子。
10.如权利要求1所定义的电感元件,其中所述磁性材料基板具有薄钛层和随后形成于所述钛层上的薄铜层,且所述线圈由铜镀层形成,所述铜镀层为形成于所述薄铜层上的所述导电材料。
11.一种半导体模块,包括如权利要求1至10中任何一项所定义的所述电感元件以及电连接到所述电感元件的半导体芯片。
12.如权利要求11所定义的半导体模块,其中所述线圈的两个端子电连接到形成于所述磁性材料层外部上的端子,且所述半导体芯片安装于所述电感元件上。
13.如权利要求11所定义的半导体模块,其中所述电感元件布置于安装板上。
14.如权利要求11所定义的半导体模块,其中所述半导体芯片布置于安装板上,且所述电感元件电连接到所述安装板。
15.如权利要求14所定义的半导体模块,其中所述半导体芯片布置于所述安装板的一侧上,且所述电感元件布置于所述安装板的另一侧上。
16.如权利要求11所定义的半导体模块,其中所述电感元件安装在引线框架上。
17.一种制作电感元件的方法,包括步骤:
在磁性材料基板上由导电材料形成线圈;以及
通过气溶胶沉积形成磁性材料层以包围所述基板上的所述线圈。
18.如权利要求17所定义的制作电感元件的方法,其中通过气溶胶沉积形成磁性材料层的步骤采用掩模,所述掩模留下开口,所述电感元件的线圈的两个端部通过所述开口被暴露。
19.如权利要求17所定义的制作电感元件的方法,其中所述磁性材料层通过气溶胶沉积形成于所述磁性材料基板上,随后在所述磁性材料层上形成开口,所述线圈的任何期望部分通过所述开口被暴露。
20.如权利要求17所定义的制作电感元件的方法,其中形成所述磁性材料层通过将磁性材料精细颗粒以气溶胶的形式朝所述磁性材料基板喷射,使得所述精细颗粒在撞击所述基板的表面时碎裂,且所述碎裂产生活化的表面,所述活化的表面有助于将碎裂的颗粒粘合到所述磁性材料基板以及将所述碎裂的颗粒粘合在一起。
21.如权利要求17所定义的制作电感元件的方法,包括步骤:
在所述磁性材料基板上形成钛薄层;
在所述钛薄层上形成铜薄层;
在所述铜薄层上形成铜镀层用作所述导电材料;以及
由所述铜镀层形成所述线圈。
22.如权利要求18或19所定义的制作电感元件的方法,其中所述开口形成于所述线圈的两个端部,端子形成于所述开口内。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1978472A3 (en) * 2007-04-06 2015-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN101730918B (zh) 2007-05-08 2013-03-27 斯卡尼梅特里科斯有限公司 超高速信号传送/接收
US8212155B1 (en) * 2007-06-26 2012-07-03 Wright Peter V Integrated passive device
TWI399139B (zh) * 2007-09-19 2013-06-11 Ind Tech Res Inst 彎繞線狀電感器及具有此彎繞線狀電感器的基板結構
TWI397930B (zh) * 2007-11-06 2013-06-01 Via Tech Inc 螺旋電感元件
US8824165B2 (en) * 2008-02-18 2014-09-02 Cyntec Co. Ltd Electronic package structure
TWI355068B (en) * 2008-02-18 2011-12-21 Cyntec Co Ltd Electronic package structure
US9271398B2 (en) * 2008-02-18 2016-02-23 Cyntec Co., Ltd. Power supply module
US9001527B2 (en) * 2008-02-18 2015-04-07 Cyntec Co., Ltd. Electronic package structure
KR101228004B1 (ko) * 2008-03-10 2013-02-01 토토 가부시키가이샤 복합 구조물 형성 방법, 조제 입자, 및 복합 구조물 형성 시스템
JP4410838B1 (ja) * 2008-09-25 2010-02-03 Necトーキン株式会社 フェライト付着体及びその製造方法
EP2393113A4 (en) 2009-01-28 2013-04-24 Hitachi Metals Ltd SEMICONDUCTOR DEVICE AND POWER CIRCUIT
KR101215303B1 (ko) * 2009-07-21 2012-12-26 한국전자통신연구원 엘티씨씨 인덕터를 포함하는 전자 장치
JP5084801B2 (ja) * 2009-08-31 2012-11-28 株式会社村田製作所 インダクタおよびdc−dcコンバータ
US20110062805A1 (en) * 2009-09-17 2011-03-17 Caterpillar Inc. Switched reluctance machine with eddy current loss dampener
US8664745B2 (en) * 2010-07-20 2014-03-04 Triune Ip Llc Integrated inductor
US8823133B2 (en) 2011-03-29 2014-09-02 Xilinx, Inc. Interposer having an inductor
CN102751567A (zh) * 2011-04-22 2012-10-24 深圳富泰宏精密工业有限公司 近场通信天线及其制造方法
TWI447753B (zh) * 2011-07-07 2014-08-01 Inpaq Technology Co Ltd 具異質疊層之共模濾波器及其製造方法
US9406738B2 (en) 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
JP5815353B2 (ja) * 2011-09-28 2015-11-17 株式会社フジクラ コイル配線素子およびコイル配線素子の製造方法
US9330823B1 (en) * 2011-12-19 2016-05-03 Xilinx, Inc. Integrated circuit structure with inductor in silicon interposer
US9337138B1 (en) 2012-03-09 2016-05-10 Xilinx, Inc. Capacitors within an interposer coupled to supply and ground planes of a substrate
KR101339486B1 (ko) 2012-03-29 2013-12-10 삼성전기주식회사 박막 코일 및 이를 구비하는 전자 기기
JP6283158B2 (ja) * 2012-04-12 2018-02-21 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
EP2915212A4 (en) * 2012-11-01 2016-07-20 Indian Inst Scient INTEGRATED HIGH FREQUENCY FACILITY WITH IMPROVED INDUCTIVITY AND METHOD THEREFOR
CN103065977A (zh) * 2012-12-18 2013-04-24 华天科技(西安)有限公司 一种基于框架可实现smt的扁平封装件制作工艺
US10840005B2 (en) 2013-01-25 2020-11-17 Vishay Dale Electronics, Llc Low profile high current composite transformer
US20140292462A1 (en) * 2013-03-28 2014-10-02 Inpaq Technology Co., Ltd. Power inductor and method for fabricating the same
KR102017650B1 (ko) * 2013-07-23 2019-10-21 주식회사 위츠 무선충전장치
KR101431983B1 (ko) * 2013-08-19 2014-08-20 삼성전기주식회사 무선 전력 전송용 코일형 유닛, 무선 전력 전송장치, 전자기기 및 무선전력 전송용 코일형 유닛의 제조방법
KR101642578B1 (ko) * 2013-10-16 2016-08-10 삼성전기주식회사 코일부품, 그 실장기판 및 포장체
US9324489B2 (en) * 2014-03-31 2016-04-26 International Business Machines Corporation Thin film inductor with extended yokes
KR102004791B1 (ko) * 2014-05-21 2019-07-29 삼성전기주식회사 칩 전자부품 및 그 실장기판
WO2015191970A1 (en) * 2014-06-13 2015-12-17 Metamagnetics Inc. Lumped element frequency selective limiters
US20160012956A1 (en) * 2014-07-11 2016-01-14 Samsung Electro-Mechanics Co., Ltd. Thin-type common mode filter and manufacturing method thereof
US9824811B2 (en) 2014-12-19 2017-11-21 Texas Instruments Incorporated Embedded coil assembly and method of making
US10256027B2 (en) * 2014-12-19 2019-04-09 Texas Instruments Incorporated Embedded coil assembly and production method
KR101652850B1 (ko) * 2015-01-30 2016-08-31 삼성전기주식회사 칩 전자부품, 그 제조방법 및 이를 구비한 기판
US9583433B2 (en) 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
KR102118490B1 (ko) 2015-05-11 2020-06-03 삼성전기주식회사 다층 시드 패턴 인덕터 및 그 제조방법
TWI580806B (zh) * 2015-05-29 2017-05-01 Production method of wafer - type thin film resistors
US10157855B2 (en) * 2015-06-03 2018-12-18 Advanced Semiconductor Engineering, Inc. Semiconductor device including electric and magnetic field shielding
TWI566263B (zh) * 2015-06-17 2017-01-11 璟德電子工業股份有限公司 新穎積層式電感元件與具有該新穎積層式電感元件之電子元件模組
TWI592955B (zh) * 2015-06-25 2017-07-21 Wafer Mems Co Ltd Embedded passive components and methods of mass production
CN104936379A (zh) * 2015-07-01 2015-09-23 电子科技大学 一种印制电路板埋嵌磁芯电感的制备方法
US10497506B2 (en) * 2015-12-18 2019-12-03 Texas Instruments Incorporated Methods and apparatus for isolation barrier with integrated magnetics for high power modules
CN107046366B (zh) 2016-02-05 2019-06-04 台达电子企业管理(上海)有限公司 电源变换器及其制备方法
US9781834B1 (en) * 2016-03-29 2017-10-03 Ferric Inc. Magnetically-coupled inductors on integrated passive devices and assemblies including same
US10998124B2 (en) 2016-05-06 2021-05-04 Vishay Dale Electronics, Llc Nested flat wound coils forming windings for transformers and inductors
MX2019002447A (es) 2016-08-31 2019-06-24 Vishay Dale Electronics Llc Inductor que tiene una bobina de alta corriente con una resistencia de corriente directa baja.
US10354786B2 (en) 2016-10-01 2019-07-16 Intel Corporation Hybrid magnetic material structures for electronic devices and circuits
CN209449029U (zh) * 2016-11-28 2019-09-27 株式会社村田制作所 多层基板以及多层基板向电路基板的安装构造
US11283295B2 (en) 2017-05-26 2022-03-22 Nucurrent, Inc. Device orientation independent wireless transmission system
KR101973448B1 (ko) * 2017-12-11 2019-04-29 삼성전기주식회사 코일 부품
KR102052819B1 (ko) * 2018-04-10 2019-12-09 삼성전기주식회사 코일 부품의 제조방법
US10535635B2 (en) * 2018-06-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor
JP7001013B2 (ja) 2018-08-01 2022-01-19 株式会社村田製作所 コイル部品、コイル部品の製造方法
US11437303B2 (en) * 2019-02-12 2022-09-06 Texas Instruments Incorporated Floated singulation
JP7325197B2 (ja) * 2019-03-12 2023-08-14 日東電工株式会社 インダクタ
US11283303B2 (en) 2020-07-24 2022-03-22 Nucurrent, Inc. Area-apportioned wireless power antenna for maximized charging volume
JP7222383B2 (ja) * 2020-08-26 2023-02-15 株式会社村田製作所 Dc/dcコンバータ部品
CN111818440B (zh) * 2020-09-01 2020-12-04 隔空(上海)智能科技有限公司 一种电感式压力检测芯片封装结构、装配方法及一种耳机
CN112683427B (zh) * 2020-11-26 2022-04-29 南京高华科技股份有限公司 一种lc复合式mems压力传感器及其制备方法
KR20230129390A (ko) 2021-01-14 2023-09-08 파우더테크 컴퍼니 리미티드 자성 복합체
US11695302B2 (en) 2021-02-01 2023-07-04 Nucurrent, Inc. Segmented shielding for wide area wireless power transmitter
US11948724B2 (en) 2021-06-18 2024-04-02 Vishay Dale Electronics, Llc Method for making a multi-thickness electro-magnetic device
US11990422B2 (en) 2022-03-14 2024-05-21 High Tech Technology Limited Ferrite electro-magnetic interference (EMI) shield between an integrated-circuit (IC) chip and an air-core inductor all inside a hybrid lead-frame package

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