JP7222383B2 - Ｄｃ／ｄｃコンバータ部品 - Google Patents

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Description

本開示は、ＤＣ／ＤＣコンバータ部品に関する。
特許文献１に記載のＤＣ／ＤＣコンバータ部品は、インダクタ部品及び半導体集積回路を備えている。半導体集積回路は、インダクタ部品への電流の供給を切り替えるスイッチ回路、及び当該スイッチ回路を制御する制御回路を含んでいる。
特開２０１８－００７３５７号公報
特許文献１に記載のようなＤＣ／ＤＣコンバータ部品において、半導体集積回路がパッケージ基板に取り付けられることがある。また、パッケージ基板は、さらに、電子機器のマザーボード上に取り付けられる。
特許文献１に記載のようなＤＣ／ＤＣコンバータ部品において、インダクタ部品は所望のインダクタンスを得るために、比較的に体格が大きくなっている。そのため、インダクタ部品は、パッケージ基板とは別に、マザーボード上に取り付ける必要がある。したがって、従来のＤＣ／ＤＣコンバータ部品では、マザーボード上にパッケージ基板に加えてインダクタ部品を実装するための面積が必要である。
上記課題を解決するため、本発明は、インダクタ部品と、前記インダクタ部品に接続されているスイッチ回路及び当該スイッチ回路を制御する制御回路を含む半導体集積回路と、前記半導体集積回路が搭載されているとともに、他の基板に実装されたときに当該他の基板に向かい合う実装面を有しているパッケージ基板と、を備えており、前記インダクタ部品は、磁性材料からなる磁性層を含み、前記実装面と平行な主面を有する素体と、前記素体の内部で前記主面と平行に延びる複数のインダクタ配線と、前記インダクタ配線から前記主面に直交する厚さ方向に延び、前記主面から露出している垂直配線と、を有しており、前記インダクタ配線のターン数は、すべて０．５ターン以下であり、複数の前記インダクタ配線のうちの１つを第１インダクタ配線、複数の前記インダクタ配線のうちの前記第１インダクタ配線とは異なる他の１つを第２インダクタ配線としたとき、前記第２インダクタ配線のインダクタンス値は、前記第１インダクタ配線のインダクタンス値よりも１０％以上大きく、前記インダクタ部品の前記厚さ方向の寸法は、０．２５ミリメートル以下であり、前記インダクタ部品は、前記パッケージ基板に搭載されているＤＣ／ＤＣコンバータ部品である。
上記構成によれば、インダクタ部品は、パッケージ基板に搭載されている。したがって、パッケージ基板を、他の基板に実装することで、当該他の基板に対してインダクタ部品も実装できる。そのため、他の基板上にインダクタ部品を実装するための面積を確保する必要がない。すなわち、上記構成のＤＣ／ＤＣコンバータ部品は、実装するのに必要な面積の低減に寄与する。
ＤＣ／ＤＣコンバータ部品の実装に必要な面積を低減できる。
実施形態のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 インダクタ部品の分解斜視図。 インダクタ部品の透過上面図。 図３における４－４線に沿うインダクタ部品の断面図。 図３における５－５線に沿うインダクタ部品の断面図。 図３における６－６線に沿うインダクタ部品の断面図。 インダクタ部品の第１側面を示す側面図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 インダクタ部品の製造方法の説明図。 実施形態のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 実施形態のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 実施形態のＤＣ／ＤＣコンバータ部品の動作状態を説明する説明図。 実施形態のＤＣ／ＤＣコンバータ部品の動作状態を説明する説明図。 実施形態のＤＣ／ＤＣコンバータ部品の動作状態を説明する説明図。 実施形態のＤＣ／ＤＣコンバータ部品の動作状態を説明する説明図。 変更例のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 変更例のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 変更例のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 変更例のＤＣ／ＤＣコンバータ部品を含む電子機器の概略図。 変更例のインダクタ部品の透過上面図。
以下、ＤＣ／ＤＣコンバータ部品の実施形態を説明する。なお、図面は理解を容易にするために構成要素を拡大して示している場合がある。構成要素の寸法比率は、実際のものと、又は別の図中のものとは異なる場合がある。
先ず、ＤＣ／ＤＣコンバータ部品を含む電子機器の回路構成について説明する。
図１に示すように、電子機器２００は、直流電圧を印加する電源２１０を備えている。電源２１０の低電位端子はグランドに接続されている。電源２１０の高電位端子は、ＤＣ／ＤＣコンバータ部品３００の入力端子３０１に接続されている。入力端子３０１には、電源電圧が入力される。ＤＣ／ＤＣコンバータ部品３００は、入力された直流電圧を降圧させて出力する。つまり、ＤＣ／ＤＣコンバータ部品３００は、降圧コンバータを構成する部品である。ＤＣ／ＤＣコンバータ部品３００の出力側には、電圧を平滑化するためのコンデンサ４００が接続されている。また、ＤＣ／ＤＣコンバータ部品３００の出力端子３０２には、負荷としてのマイクロプロセッサ５００が、コンデンサ４００と並列に接続されている。なお、これらマイクロプロセッサ５００及びコンデンサ４００はグランドに接続されている。
ＤＣ／ＤＣコンバータ部品３００は、第１スイッチング素子３２１及び第２スイッチング素子３２２を備えている。第１スイッチング素子３２１の第１端は、インダクタ部品１０の第１端子部８０Ａに接続されている。第１スイッチング素子３２１の第２端は、入力端子３０１に接続されている。第２スイッチング素子３２２の第１端は、インダクタ部品１０の第２端子部８０Ｂに接続されている。第２スイッチング素子３２２の第２端は、入力端子３０１に接続されている。つまり、第１スイッチング素子３２１及び第２スイッチング素子３２２は、電源２１０に対して並列に接続されている。
インダクタ部品１０の第３端子部８０Ｃには、第３スイッチング素子３２３の第１端が接続されている。第３スイッチング素子３２３の第２端は、コンデンサ４００及びマイクロプロセッサ５００に接続されている。
また、第１スイッチング素子３２１の第１端とインダクタ部品１０の第１端子部８０Ａとの間のノードをノードＮ１としたとき、ノードＮ１には、第４スイッチング素子３２４の第１端が接続されている。第４スイッチング素子３２４の第２端は、第３スイッチング素子３２３とコンデンサ４００との間のノードＮ２に接続されている。
ＤＣ／ＤＣコンバータ部品３００は、第５スイッチング素子３２５を備えている。第５スイッチング素子３２５の第１端は、第１スイッチング素子３２１の第１端と第１端子部８０Ａとの間に接続されている。第５スイッチング素子３２５の第２端は、接地用の第１接地端子３０３を介してグランドに接続されている。なお、「接地」とは、基準電位であるグランドへの接続を指し、アースへの接続には限られない。
ＤＣ／ＤＣコンバータ部品３００は、第６スイッチング素子３２６を備えている。第６スイッチング素子３２６の第１端は、第２スイッチング素子３２２の第１端と第２端子部８０Ｂとの間に接続されている。第６スイッチング素子３２６の第２端は、接地用の第２接地端子３０４を介してグランドに接続されている。
各スイッチング素子３２１～３２６は、例えば電界効果トランジスタである。各スイッチング素子３２１～３２６は、制御回路３３０によって、オンオフ状態が制御される。制御回路３３０には、負荷であるマイクロプロセッサ５００に流れる直流電流を検出する電流計３４０が検出する電流値が入力される。制御回路３３０は、入力された電流値に基づいて、各スイッチング素子３２１～３２６へオンオフ状態を示す信号ＭＳ１～ＭＳ６を送ることで、各スイッチング素子３２１～３２６のオンオフ状態を切り替える。
ＤＣ／ＤＣコンバータ部品３００が機能している場合、第１スイッチング素子３２１及び第２スイッチング素子３２２のいずれか一方は、オンオフが繰り返し切り替えられる。又は、ＤＣ／ＤＣコンバータ部品３００が機能している場合、第１スイッチング素子３２１及び第２スイッチング素子３２２が同期して、オンオフが繰り返し切り替えられる。また、このようなとき第５スイッチング素子３２５は、繰り返しオンオフが切り替えられている第１スイッチング素子３２１と、相補的にオンオフされる。同様に、このようなとき第６スイッチング素子３２６は、繰り返しオンオフが切り替えられている第２スイッチング素子３２２と、相補的にオンオフされる。したがって、第１スイッチング素子３２１がオフの場合、第１端子部８０Ａは、ＤＣ／ＤＣコンバータ部品３００の接地用の第１接地端子３０３に接続される。同様に、第２スイッチング素子３２２がオフの場合、第２端子部８０Ｂは、ＤＣ／ＤＣコンバータ部品３００の接地用の第２接地端子３０４に接続される。
次に、インダクタ部品１０について詳述する。
図２に示すように、インダクタ部品１０は、全体として、厚さ方向Ｔｄに５つの層が積層されたような構造になっている。なお、以下の説明では、厚さ方向Ｔｄの一方側を上側とし、その反対側を下側とする。
第１層Ｌ１は、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２と、内磁路部５１と、外磁路部５２と、によって構成されている。
第１層Ｌ１は、厚さ方向Ｔｄから視ると、長方形状となっている。なお、この長方形状の長辺に平行な方向を長手方向Ｌｄ、短辺に平行な方向を短手方向Ｗｄとする。
第１インダクタ配線２０Ｒは、第１配線本体２１Ｒと、第１配線本体２１Ｒの第１端部に設けられた第１パッド２２Ｒと、第１配線本体２１Ｒの第２端部に設けられた第２パッド２３Ｒと、によって構成されている。第１配線本体２１Ｒは、第１層Ｌ１の長手方向Ｌｄに直線状に延びている。第１配線本体２１Ｒにおいて長手方向Ｌｄの第１端側の第１端部には、第１パッド２２Ｒが接続されている。なお、配線本体２１における長手方向Ｌｄの第１端側の第１端部は、配線本体２１における長手方向Ｌｄの中央部に比べ広がるように大きくなっていてもよい。
第１パッド２２Ｒの短手方向Ｗｄの寸法は、第１配線本体２１Ｒの短手方向Ｗｄの寸法よりも大きくなっている。第１パッド２２Ｒは、厚さ方向Ｔｄから視たときに、略正方形状になっている。
また、第１配線本体２１Ｒにおいて長手方向Ｌｄの第２端側の第２端部には第２パッド２３Ｒが接続されている。なお、配線本体２１における長手方向Ｌｄの第２端側の第２端部は、配線本体２１における長手方向Ｌｄの中央部に比べ広がるように大きくなっていてもよい。
第２パッド２３Ｒの短手方向Ｗｄの寸法は、第１配線本体２１Ｒの短手方向Ｗｄの寸法よりも大きくなっている。第２パッド２３Ｒは、厚さ方向Ｔｄから視たときに、第１パッド２２Ｒと同じ略正方形状になっている。なお、第１インダクタ配線２０Ｒは、第１層Ｌ１の短手方向Ｗｄの第２端側に寄って配置されている。
第２インダクタ配線２０Ｌは、第２配線本体２１Ｌと、第２配線本体２１Ｌの第１端部に設けられた第１パッド２２Ｌと、第２配線本体２１Ｌの第２端部に設けられた第２パッド２３Ｒと、によって構成されている。
第２配線本体２１Ｌは、２つの直線部とこれらを繋ぐ部分とを有していて、全体としてＬ字状に延びている。具体的には、第２配線本体２１Ｌは、長手方向Ｌｄに延びる長直線部３１と、短手方向Ｗｄに延びる短直線部３２と、これらを繋ぐ接続部３３とからなる。
図３に示すように、第１層Ｌ１の短手方向Ｗｄの中央を通り、且つ長手方向Ｌｄに延びる直線を対称軸ＡＸとしたとき、長直線部３１は、対称軸ＡＸに対して第１配線本体２１Ｒと線対称の位置に配置されている。また、長直線部３１が長手方向Ｌｄに延びる長さは、第１配線本体２１Ｒが長手方向Ｌｄに延びる長さよりもやや長くなっている。また、長直線部３１の短手方向Ｗｄの寸法は、第１配線本体２１Ｒの短手方向Ｗｄの寸法と等しくなっている。長直線部３１の長手方向Ｌｄの第１端側の第１端は、第１パッド２２Ｒに接続されている。長直線部３１の長手方向Ｌｄの第２端側の端は、接続部３３の第１端に接続されている。
接続部３３のうち、長直線部３１と繋がっていない端は、短手方向Ｗｄの第２端側を向いている。すなわち、接続部３３は、第２配線本体２１Ｌにおいて、長手方向Ｌｄの第１端側から短手方向Ｗｄの第２端側に向かって９０度に湾曲している。
接続部３３の短手方向Ｗｄの第２端側を向いている端は、短直線部３２に接続されている。なお、短直線部３２の短手方向Ｗｄの第２端側の第２端部は、短直線部３２における短手方向Ｗｄの中央部に比べ広がるように大きくなっていてもよい。
短直線部３２の長手方向Ｌｄの寸法は、長直線部３１の短手方向Ｗｄの寸法と等しくなっている。短直線部３２のうち、短手方向Ｗｄの第２端側を向く端は、第１配線本体２１Ｒに接続された第２パッド２３Ｒに接続されている。すなわち、第１インダクタ配線２０Ｒにおける第２パッド２３Ｒが、第２インダクタ配線２０Ｌにおける第２パッド２３Ｒと同一のパッドである。また、２つのインダクタ配線２０は、同一平面上に存在している。すなわち、２つのインダクタ配線２０は、インダクタ部品１０の内部にて接続されている。
上記、第２インダクタ配線２０Ｌのターン数は、仮想ベクトルに基づいて定められている。仮想ベクトルの始点は、第２配線本体２１Ｌの配線幅の中央を通って第２配線本体２１Ｌの延設方向に延びる中心軸線Ｃ２上に配置されている。そして、仮想ベクトルは、厚さ方向Ｔｄから視たときに第２配線本体２１Ｌの始点を第１端に配置した状態から中心軸線Ｃ２の第２端まで移動させたときに、仮想ベクトルの向きが回転した角度が３６０度のときに、ターン数は１．０ターンとして定められる。ただし、仮想ベクトルの向きが、複数回巻回する場合、連続する同一方向の巻回である場合にターン数が増加するものとする。仮想ベクトルの向きが、１回前に巻回した方向と異なる方向に巻回した場合、ターン数は再度０ターンからカウントする。例えば、時計回りに１８０度巻回し、その後反時計回りに１８０度巻回した場合は０．５ターンとなる。したがって、例えば１８０度巻回されると、ターン数は０．５ターンとなる。本実施形態では、第２配線本体２１Ｌ上に仮想的に配置された仮想ベクトルの向きは、接続部３３で９０度回転される。そのため、第２配線本体２１Ｌが巻回されているターン数は、０．２５ターンとなっている。なお、第２配線本体２１Ｌの中心軸線Ｃ２は、第２配線本体２１Ｌが延びる方向と直交する方向において第２配線本体２１Ｌの中間点を辿った線である。すなわち、第２配線本体２１Ｌの中心軸線Ｃ２は、厚さ方向Ｔｄから視たときに、略Ｌ字状になっている。
図３に示すように、第２配線本体２１Ｌの長直線部３１の長手方向Ｌｄの第１端側の端には、第１パッド２２Ｌが接続されている。当該第１パッド２２Ｌは、第１配線本体２１Ｒに接続された第１パッド２２Ｒと、同一の形状である。すなわち、第１パッド２２Ｌは、厚さ方向Ｔｄから視たときに、略正方形状である。また、当該第１パッド２２Ｌは対称軸ＡＸに対して、第１配線本体２１Ｒに接続された第１パッド２２Ｒに線対称に配置されている。
第１層Ｌ１において、第１配線本体２１Ｒに対して第１パッド２２Ｒを挟んだ反対側からは、第１支持配線４１が延びている。すなわち、第１支持配線４１は、第１パッド２２Ｒにおける長手方向Ｌｄの第１端側の縁から延びている。第１支持配線４１は、長手方向Ｌｄと平行に直線状に延びている。第１支持配線４１は、第１層Ｌ１の長手方向Ｌｄの第１端側の第１側面９１まで延びていて、第１側面９１に露出している。同様に、第１層Ｌ１において、第２配線本体２１Ｌに対して第１パッド２２Ｌを挟んだ反対側からも、第１支持配線４１が延びている。
第１層Ｌ１において、第１配線本体２１Ｒに対して第２パッド２３Ｒを挟んだ反対側からは、第２支持配線４２が延びている。すなわち、第２支持配線４２は、第２パッド２３Ｒにおける長手方向Ｌｄの第２端側の縁から延びている。第２支持配線４２は、長手方向Ｌｄと平行に直線状に延びている。第２支持配線４２は、第１層Ｌ１の長手方向Ｌｄの第２端側の第２側面９２まで延びていて、第２側面９２に露出している。なお、本実施形態では、第２配線本体２１Ｌの短直線部３２に対して第２パッド２３Ｒを挟んだ反対側には、支持配線は設けられていない。
第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌは、導電性材料からなっている。本実施形態において、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌの組成は、銅の比率が９９ｗｔ％以上で硫黄の比率が０．１ｗｔ％以上１．０ｗｔ％以下とすることができる。
第１支持配線４１及び第２支持配線４２の材質は、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌと同じ導電性材料である。ただし、第１支持配線４１のうち、第１側面９１に露出している露出面４１Ａを含む一部分は、Ｃｕ酸化物になっている。同様に、第２支持配線４２のうち第２側面９２に露出している露出面４２Ａを含む一部分は、Ｃｕ酸化物になっている。
図２に示すように、第１層Ｌ１において、第１インダクタ配線２０Ｒと第２インダクタ配線２０Ｌとの間の領域は、内磁路部５１となっている。内磁路部５１の材質は、磁性材料となっている。具体的には、内磁路部５１の材質は、鉄シリカ系合金又はそれらのアモルファス合金からなる金属磁性粉を含有する有機樹脂となっている。金属磁性粉は、鉄を含む合金であり、金属磁性粉の平均粒子径は、約５マイクロメートルとすることができる。
なお、この実施形態において、金属磁性粉の粒子径とは、内磁路部５１を切断した断面で現れる金属磁性粉の断面形状において、その断面形状の縁から縁までに引ける線分のうち最も長い長さである。そして、平均粒子径とは、内磁路部５１を切断した断面で現れる金属磁性粉のうち、ランダムな３点以上の金属磁性粉の粒子径の平均である。
第１層Ｌ１において、厚さ方向Ｔｄから視たときに、第１インダクタ配線２０Ｒよりも短手方向Ｗｄの第２端側の領域、及び第２インダクタ配線２０Ｌよりも短手方向Ｗｄの第１端側の領域は、外磁路部５２となっている。外磁路部５２の材質は、内磁路部５１と同じ磁性材料となっている。
本実施形態において、第１層Ｌ１の厚さ方向Ｔｄの寸法、すなわち、インダクタ配線２０、第１支持配線４１、及び第２支持配線４２の厚さ方向Ｔｄの寸法は、およそ４０マイクロメートルとすることができる。
第１層Ｌ１の厚さ方向Ｔｄの下側の面である下面には、厚さ方向Ｔｄから視たときに第１層Ｌ１と同じ長方形状の第２層Ｌ２が積層されている。第２層Ｌ２は、２つの絶縁樹脂６１と、絶縁樹脂磁性層５３と、によって構成されている。
絶縁樹脂６１は、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２とを、厚さ方向Ｔｄの下側から覆っている。絶縁樹脂６１は、厚さ方向Ｔｄから視ると、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２との外縁より僅かに広い範囲を覆うような形状となっている。その結果、一方の絶縁樹脂６１は、直線の帯状となっている。他方の絶縁樹脂６１は、略Ｌ字状に延びる帯状となっている。絶縁樹脂６１の材質は、絶縁性の樹脂であり、この実施形態では例えばポリイミド系樹脂とすることができる。絶縁樹脂６１はインダクタ配線２０よりも絶縁性が高くなっている。絶縁樹脂６１は、インダクタ配線２０の数及び配置に対応して、短手方向Ｗｄに２つ並んで設けられているとともに、端部において互いに接続されている。
第２層Ｌ２において、２つの絶縁樹脂６１を除く部分は、絶縁樹脂磁性層５３となっている。絶縁樹脂磁性層５３の材質は、上述した内磁路部５１や外磁路部５２と同じ磁性材料となっている。
第２層Ｌ２の厚さ方向Ｔｄの下側の面である下面には、厚さ方向Ｔｄから視たときに第２層Ｌ２と同じ長方形状の第３層Ｌ３が積層されている。第３層Ｌ３は、第１磁性層５４となっている。そのため、第１磁性層５４は、インダクタ配線２０よりも下側に配置されている。第１磁性層５４の材質は、上述した内磁路部５１や外磁路部５２、絶縁樹脂磁性層５３と同じ金属磁性粉を含有する有機樹脂となっている。
一方、第１層Ｌ１の厚さ方向Ｔｄの上側の面である上面には、厚さ方向Ｔｄから視たときに第１層Ｌ１と同じ長方形状の第４層Ｌ４が積層されている。第４層Ｌ４は、２つの第１垂直配線７１と、１つの第２垂直配線７２と、第２磁性層５５とによって構成されている。
第１垂直配線７１は、第１インダクタ配線２０Ｒにおける第１パッド２２Ｒの上面に、他の層を介することなく直接接続されている。すなわち、第１パッド２２Ｒには、第１垂直配線７１、第１配線本体２１Ｒの第１端部及び第１支持配線４１が接続されている。同様に、別の第１垂直配線７１は、第２インダクタ配線２０Ｌにおける第１パッド２２Ｌの上面に、他の層を介することなく直接接続されている。すなわち、第１パッド２２Ｌには、第１垂直配線７１、第２配線本体２１Ｌの第１端部及び第１支持配線４１が接続されている。２つの第１垂直配線７１は、対称軸ＡＸに対して線対称となる位置に配置されている。第１垂直配線７１の材質は、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌと同じ材質となっている。第１垂直配線７１は、正四角柱状となっており、正四角柱の軸線方向が厚さ方向Ｔｄと一致している。
図３に示すように、厚さ方向Ｔｄから視たときに、正方形状の第１垂直配線７１の各辺の寸法は、正方形状の第１パッド２２Ｒの各辺の寸法よりも僅かに小さくなっている。そのため、第１パッド２２Ｒの面積は、第１パッド２２Ｒとの接続箇所における第１垂直配線７１の面積よりも大きくなっている。なお、厚さ方向Ｔｄの上側から視たときに、第１垂直配線７１の中心軸線ＣＶ１は、略正方形状の第１パッド２２Ｒの幾何中心と一致している。第１垂直配線７１は、第１パッド２２Ｒの数に対応して２つ設けられている。
図２に示すように、第２垂直配線７２は、第１インダクタ配線２０Ｒにおける第２パッド２３Ｒの上面に、他の層を介することなく直接接続されている。すなわち、第２パッド２３Ｒには、第２垂直配線７２、第１配線本体２１Ｒの第２端部、第２配線本体２１Ｌの第２端部及び第２支持配線４２が接続されている。第２垂直配線７２の材質は、第１インダクタ配線２０Ｒと同じ材質となっている。第２垂直配線７２は、正四角柱状となっており、正四角柱の軸線方向が厚さ方向Ｔｄと一致している。
図３に示すように、厚さ方向Ｔｄから視たときに、正方形状の第２垂直配線７２の各辺の寸法は、正方形状の第２パッド２３Ｒの各辺の寸法よりも僅かに小さくなっている。そのため、第２パッド２３Ｒの面積は、第２パッド２３Ｒとの接続箇所における第２垂直配線７２の面積よりも大きくなっている。なお、厚さ方向Ｔｄの上側から視たときに、第２垂直配線７２の中心軸線ＣＶ２は、略正方形状第２パッド２３Ｒの幾何中心と一致している。第２垂直配線７２は、第２パッド２３Ｒの数に対応して１つ設けられている。
図２に示すように、第４層Ｌ４において、２つの第１垂直配線７１と２つの第２垂直配線７２とを除く部分は、第２磁性層５５となっている。そのため、第２磁性層５５は、各インダクタ配線２０及び各支持配線４１、４２の上面に積層されている。すなわち、各支持配線４１、４２が、第２磁性層５５と直接接している。第２磁性層５５の材質は、上述した第１磁性層５４と同じ磁性材料となっている。
インダクタ部品１０において、内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第１磁性層５４と、第２磁性層５５と、によって、磁性層５０が構成されている。内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第１磁性層５４と、第２磁性層５５とは、接続されており、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌを取り囲んでいる。このように、磁性層５０は第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌに対して閉磁路を構成している。そのため、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌは、磁性層５０の内部で延びている。なお、内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第１磁性層５４と、第２磁性層５５と、は、区別して図示しているが、磁性層５０として一体化されていて境界が確認できないこともある。
第４層Ｌ４の厚さ方向Ｔｄの上側の面である上面には、厚さ方向Ｔｄから視たときに第４層Ｌ４と同じ長方形状の第５層Ｌ５が積層されている。第５層Ｌ５は、４つの端子部８０と、絶縁層９０と、によって構成されている。４つの端子部８０のうち２つは、第１垂直配線７１に電気的に接続された第１外部端子８１である。また、４つの端子部８０のうち１つは、第２垂直配線７２に電気的に接続された第２外部端子８２である。４つの端子部８０のうち、第１外部端子８１及び第２外部端子８２を除く残りの１つは、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌのいずれにも電気的に接続されていないダミー部８３である。
図３に示すように、第５層Ｌ５の長手方向Ｌｄの中央を通り、短手方向Ｗｄに平行な仮想直線ＢＸを引いたとき、上述の対称軸ＡＸと仮想直線ＢＸとが交差する第５層Ｌ５の上面上の点が第５層Ｌ５の幾何中心Ｇである。４つの端子部８０は、厚さ方向Ｔｄから視たときに、第５層Ｌ５の幾何中心Ｇに対して２回対称位置に配置されている。
第１外部端子８１は、第１垂直配線７１の上面に、他の層を介することなく直接接続されている。第１外部端子８１は、厚さ方向Ｔｄから視たときに、長方形状となっており、第２磁性層５５上にも位置している。第１外部端子８１が第１垂直配線７１と接触している面積は、第１外部端子８１の全体の面積に対して半分以下である。第１外部端子８１の長方形の長辺は、第５層Ｌ５の長手方向Ｌｄと平行に延びており、短辺は、第５層Ｌ５の短手方向Ｗｄと平行に延びている。第１外部端子８１は、第１垂直配線７１の数に対応して２つ設けられている。
第２外部端子８２は、第２垂直配線７２の上面に、他の層を介することなく直接接続されている。第２外部端子８２が第２垂直配線７２と接触している面積は、第２外部端子８２の全体の面積に対して半分以下である。第２外部端子８２は、厚さ方向Ｔｄから視たときに、長方形状となっており、第２磁性層５５上にも位置している。第２外部端子８２の長方形の長辺は、第５層Ｌ５の長手方向Ｌｄと平行に延びており、短辺は、第５層Ｌ５の短手方向Ｗｄと平行に延びている。
図２に示すように、４つの端子部８０のうち１つはダミー部８３となっている。図４に示すように、ダミー部８３は、第４層Ｌ４の第２磁性層５５の上面に、他の層を介すことなく直接接続されている。図３に示すように、ダミー部８３は、厚さ方向Ｔｄから視たときに、第１外部端子８１及び第２外部端子８２と、異なる形状をしている。本実施形態では、ダミー部８３は、厚さ方向Ｔｄから視たときに楕円形状になっている。一方で、ダミー部８３の形状はこれに限らず、例えば、第１外部端子８１及び第２外部端子８２と異なる長方形状、円形状であってもよい。ダミー部８３の楕円の長軸は、第５層Ｌ５の長手方向Ｌｄと平行に延びており、短軸は第５層Ｌ５の短手方向Ｗｄと平行に延びている。
厚さ方向Ｔｄから視たときに、ダミー部８３の大半の部分は、第２インダクタ配線２０Ｌと重なっている。より具体的には、厚さ方向Ｔｄから視たときに、ダミー部８３は、第２インダクタ配線２０Ｌにおける接続部３３と重なる位置に配置されている。また、厚さ方向Ｔｄから視たときに、ダミー部８３の面積は、第１外部端子８１及び第２外部端子８２の面積と同じである。なお、本実施形態において、「面積が同じ」とは、製造上の誤差を許容するものである。したがって、ダミー部８３と第１外部端子８１及び第２外部端子８２との面積の差が±１０％以内であれば、面積が同じであるとみなせる。
４つの端子部８０は、導電性を有する複数の層で構成されている。具体的には、銅、ニッケル、金の３層構造となっている。なお、厚さ方向Ｔｄから視たときに、第１外部端子８１において、厚さ方向Ｔｄの下側に備えられた第２磁性層５５及び第１垂直配線７１が透けて見えることがある。第１外部端子８１から第１垂直配線７１が透けて見える領域は、厚さ方向Ｔｄから視たときに、第１外部端子８１の半分以下の領域である。
同様に、第２外部端子８２において、厚さ方向Ｔｄの下側に備えられた第２磁性層５５及び第２垂直配線７２が透けて見えることがある。第２外部端子８２から第２垂直配線７２が透けて見える領域は、厚さ方向Ｔｄから視たときに、第２外部端子８２の半分以下の領域である。
ダミー部８３においては、厚さ方向Ｔｄの下側に備えられた第２磁性層５５が透けて見えることがある。一方、第１外部端子８１から透けて見える第２磁性層５５の領域は、第１外部端子８１の半分以上の領域である。第２外部端子８２から透けて見える第２磁性層５５の領域は、第２外部端子８２の半分以上の領域である。すなわち、厚さ方向Ｔｄから視たときに、ダミー部８３の全体と、第１外部端子８１及び第２外部端子８２の半分以上の領域とが、光学的に同じ色である。ここでの同じ色とは、例えば、色差計を用いたときに、ＲＧＢを示す数値の差異が、所定の範囲内であるときに同じ色とみなす。なお、所定の範囲は例えば、１０％等である。
第５層Ｌ５において、端子部８０を除く部分は、絶縁層９０となっている。換言すると、第４層Ｌ４の上面のうち、２つの第１外部端子８１と、１つの第２外部端子８２と、１つのダミー部８３とによって覆われていない範囲は、第５層Ｌ５の絶縁層９０によって覆われている。また、厚さ方向Ｔｄから視たときに、端子部８０の外縁は、絶縁層９０と接している。絶縁層９０は、磁性層５０よりも絶縁性が高く、本実施形態では、絶縁層９０はソルダーレジストとなっている。絶縁層９０の厚さ方向Ｔｄの寸法は、端子部８０のいずれの厚さ方向Ｔｄの寸法よりも小さくなっている。
本実施形態においては、磁性層５０と、絶縁樹脂６１と、絶縁層９０とによって、素体ＢＤが構成されている。すなわち、素体ＢＤは、厚さ方向Ｔｄから視たとき、長方形状になっている。本実施形態において、素体ＢＤの厚さ方向の寸法は、例えば、約０．２ミリメートルとすることができる。素体ＢＤとは、インダクタ部品１０のうち、導電性を有する配線及び端子を除いた部分であり、絶縁性を有する部分である。また、素体ＢＤの形状は、上述したとおり、直方体状であり、部分的に突出する部材は除く。なお、素体ＢＤの形状が直方体状であれば、積層されている部分は素体ＢＤに含まれる。
素体ＢＤの表面のうち、絶縁層９０における厚さ方向Ｔｄの上側の面が主面ＭＦとなっている。したがって、インダクタ配線２０は、素体ＢＤの主面ＭＦと平行に延びている。そして、インダクタ配線２０の第１パッド２２Ｒ及び第１パッド２２Ｌから主面ＭＦに向かって第１垂直配線７１が厚さ方向Ｔｄに延びている。第１垂直配線７１は主面ＭＦから露出している。インダクタ配線２０の第２パッド２３Ｒからは主面ＭＦに向かって第２垂直配線７２が厚さ方向Ｔｄに延びている。第２垂直配線７２は主面ＭＦから露出している。なお、本実施形態のように、第１垂直配線７１及び第２垂直配線７２における主面ＭＦから露出している面の少なくとも一部が、第１外部端子８１及び第２外部端子８２に覆われていることもある。
端子部８０は、主面ＭＦにおいて厚さ方向Ｔｄの上側に露出している。また、厚さ方向Ｔｄから視たときに、端子部８０の外縁は、主面ＭＦの範囲内に配置されている。すなわち、各第１外部端子８１、第２外部端子８２及びダミー部８３は、素体ＢＤの表面のうち、主面ＭＦにおいてのみ素体ＢＤの外方に露出している。
素体ＢＤは主面ＭＦに垂直な第１側面９３を有している。なお、第１層Ｌ１の第１側面９１は、素体ＢＤの第１側面９３の一部である。また、素体ＢＤは主面ＭＦに垂直な側面であって第１側面９３と平行な第２側面９４を有している。なお、第１層Ｌ１の第２側面９２は、素体ＢＤの第２側面９４の一部である。すなわち、第１支持配線４１は、インダクタ配線２０から主面ＭＦと平行に延び、端部が素体ＢＤの第１側面９３に露出している。同様に、第２支持配線４２は、インダクタ配線２０から主面ＭＦと平行に延び、端部が素体ＢＤの第２側面９４に露出している。
本実施形態では、第５層Ｌ５の幾何中心Ｇは、主面ＭＦの幾何中心と一致する。また、厚さ方向Ｔｄから視たときに、主面ＭＦの幾何中心と素体ＢＤの幾何中心とは一致している。
図３に示すように、主面ＭＦの幾何中心Ｇをとおり、主面ＭＦの短手方向Ｗｄの一辺に平行な仮想直線ＢＸにおいて、主面ＭＦを第１領域と第２領域とに仮想的に分割したとする。仮想直線ＢＸよりも長手方向Ｌｄの第１端側を第１領域としたとき、第１領域にはダミー部８３が設けられていない。また、仮想直線ＢＸよりも長手方向Ｌｄの第２端側を第２領域としたとき、第２領域には、第２領域に設けられた第２外部端子８２の数と同じ数のダミー部８３が設けられている。
次に、各配線について詳述する。
図３に示すように、厚さ方向Ｔｄから視たとき、第１配線本体２１Ｒの中心軸線Ｃ１は、長手方向Ｌｄに延びている。なお、第１配線本体２１Ｒの中心軸線Ｃ１は、第１配線本体２１Ｒが延びる方向と直交する方向、すなわち短手方向Ｗｄにおいて第１配線本体２１Ｒの中間点を辿った線である。各配線本体２１の線幅、すなわち、短手方向Ｗｄの寸法は、５０マイクロメートルになっている。
上述したように、第２インダクタ配線２０Ｌの第２配線本体２１Ｌの中心軸線Ｃ２は略Ｌ字状に延びている。ここで、第２配線本体２１Ｌの長直線部３１の配線長は、第１配線本体２１Ｒの配線長よりも長くなっている。加えて、第２配線本体２１Ｌは、接続部３３および短直線部３２を有している。したがって、第２配線本体２１Ｌの配線長の方が、第１配線本体２１Ｒの配線長よりも、長くなっている。具体的には、第２配線本体２１Ｌの配線長は、第１配線本体２１Ｒの配線長の１．２倍以上である。
上記の配線長の違いを反映して、第２インダクタ配線２０Ｌのインダクタンス値は、第１インダクタ配線２０Ｒのインダクタンス値より１０％以上大きくなっている。具体的には、例えば第２インダクタ配線２０Ｌのインダクタンス値は３．３ｎＨである。また、例えば第１インダクタ配線２０Ｒのインダクタンス値は２．５ｎＨである。さらに、各インダクタ配線２０の直流電気抵抗は、１ｍΩ以上であり、２５ｍΩ以下である。なお、本実施形態では、第１インダクタ配線２０Ｒのインダクタンス値が、複数のインダクタ配線２０のインダクタンス値のうち、最小である。
第１インダクタ配線２０Ｒの第１配線本体２１Ｒは、素体ＢＤにおける長手方向Ｌｄの外縁の一辺に沿って延びている。厚さ方向Ｔｄから視たときに、第２インダクタ配線２０Ｌの第１パッド２２Ｌ及び第２パッド２３Ｒは、素体ＢＤの幾何中心に対して対称的な位置に配置されている。本実施形態では、第２インダクタ配線２０Ｌの第１パッド２２Ｌと第２パッド２３Ｒとは、幾何中心Ｇに対して２回対称の位置に配置されている。
第１インダクタ配線２０Ｒは、第２インダクタ配線２０Ｌと互いに平行に延びる平行部分を有している。具体的には、第１配線本体２１Ｒと、第２配線本体２１Ｌの長直線部３１とが平行部分に該当する。これら第１配線本体２１Ｒ及び長直線部３１は、第１層Ｌ１において短手方向Ｗｄに並設されている。なお、平行部分は、実質的に平行であればよく、製造誤差を許容する。
以下の説明では、短手方向Ｗｄにおける第１配線本体２１Ｒの中心軸線Ｃ１と、第２配線本体２１Ｌの長直線部３１における中心軸線Ｃ２との距離を配線本体間のピッチＸ１とする。配線本体間のピッチは、隣り合う平行部分のピッチである。また、隣り合うインダクタ配線の平行部分の間隔、すなわち、図２２の第１配線本体２１Ｒの短手方向Ｗｄの第１端側と第２配線本体２１Ｌの長直線部３１の短手方向Ｗｄの第２端側との間の距離は、例えば、およそ２００マイクロメートルになっている。
図３に示すように、第１配線本体２１Ｒの中心軸線Ｃ１から、第１配線本体２１Ｒに最も近い短手方向Ｗｄの素体の端、すなわち第２端側の端までの距離を、第１距離Ｙ１とする。第２インダクタ配線２０Ｌの平行部分である長直線部３１の中心軸線Ｃ２から、長直線部３１に最も近い短手方向Ｗｄの素体ＢＤの端、すなわち第１端側の端までの距離を第２距離Ｙ２とする。本実施形態において、第１距離Ｙ１は、第２距離Ｙ２と同じ寸法である。
短手方向Ｗｄにおいて、配線本体間のピッチＸ１は、第１距離Ｙ１及び第２距離Ｙ２と寸法が異なっている。具体的には、配線本体間のピッチＸ１は、およそ「２５０マイクロメートル」とすることができる。第１距離Ｙ１、第２距離Ｙ２は、およそ「１７５マイクロメートル」とすることができる。このように、第１距離Ｙ１及び第２距離Ｙ２は、ピッチＸ１の２分の１よりもやや大きいことが好ましい。
厚さ方向Ｔｄから視て、第１インダクタ配線２０Ｒの第１パッド２２Ｒに接続している第１支持配線４１の中心軸線Ａ１は、長手方向Ｌｄに延びている。第１支持配線４１の中心軸線Ａ１は、第１配線本体２１Ｒの中心軸線Ｃ１よりも短手方向Ｗｄの外側に位置している。すなわち、第１インダクタ配線２０Ｒに接続している第１支持配線４１の中心軸線Ａ１の延長線と第１配線本体２１Ｒの中心軸線Ｃ１とは一致していない。そのため、第１支持配線４１の中心軸線Ａ１と第１配線本体２１Ｒの中心軸線Ｃ１とは、異なる直線上に位置している。また、第１支持配線４１の中心軸線Ａ１の延長線は、第１垂直配線７１の中心軸線ＣＶ１と交差している。
第２インダクタ配線２０Ｌの第１パッド２２Ｌに接続している第１支持配線４１の中心軸線Ａ１は、長手方向Ｌｄに延びている。第１支持配線４１の中心軸線Ａ１は、第２配線本体２１Ｌの中心軸線Ｃ２、より詳細には長直線部３１の中心軸線Ｃ２よりも短手方向Ｗｄの外側に位置している。すなわち、第２インダクタ配線２０Ｌに接続している第１支持配線４１の中心軸線Ａ１の延長線と第２配線本体２１Ｌの中心軸線Ｃ２とは一致していない。そのため、第１支持配線４１の中心軸線Ａ１と第２配線本体２１Ｌの中心軸線Ｃ２とは、異なる直線上に位置している。また、第１支持配線４１の中心軸線Ａ１の延長線は、第１垂直配線７１の中心軸線ＣＶ１と交差している。なお、第１インダクタ配線２０Ｒに接続している第１支持配線４１と、第２インダクタ配線２０Ｌに接続している第１支持配線４１とは、対称軸ＡＸを基準に線対称の位置に配置されている。
また、厚さ方向Ｔｄから視て、第２支持配線４２の中心軸線Ａ２は、長手方向Ｌｄに延びている。第２支持配線４２の中心軸線Ａ２は、第１配線本体２１Ｒの中心軸線Ｃ１よりも短手方向Ｗｄの外側に位置している。すなわち、第２支持配線４２の中心軸線Ａ２の延長線と第１配線本体２１Ｒの中心軸線Ｃ１とは一致していない。そのため、第２支持配線４２の中心軸線Ａ２と第１配線本体２１Ｒの中心軸線Ｃ１とは、異なる直線上に位置している。また、第２支持配線４２の中心軸線Ａ２の延長線上には、第２垂直配線７２が配置されている。そして、第２支持配線４２の中心軸線Ａ２の延長線は、第２垂直配線７２の中心軸線ＣＶ２と交差している。
第１インダクタ配線２０Ｒから延びている第１支持配線４１及び第２支持配線４２は、短手方向Ｗｄにおいて同じ位置に配置されている。すなわち、第１支持配線４１の中心軸線Ａ１と第２支持配線４２の中心軸線Ａ２とは同一直線上に位置している。なお、本願において、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌの最小線幅を基準に、１０％以内のずれであれば、同一直線上にある、とみなす。具体的には、本実施形態におけるインダクタ配線２０の最小線幅は、第１配線本体２１Ｒ及び第２配線本体２１Ｌの線幅である５０マイクロメートルである。したがって、本実施形態における「同一直線上」とは、２つの軸線の最短距離が５マイクロメートル以内の場合であり、「異なる直線上」とは、２つの軸線の最短距離が５マイクロメートルを超える場合である。
上述したように、第１層Ｌ１において、各第１支持配線４１は、対称軸ＡＸを基準として、線対称に配置されている。したがって、図３に示すように、素体ＢＤの短手方向Ｗｄの第２端側の端から、第１インダクタ配線２０Ｒから延びる第１支持配線４１の中心軸線Ａ１までの距離Ｑ１は、素体ＢＤの短手方向Ｗｄの第１端側の端から、第２インダクタ配線２０Ｌから延びる第１支持配線４１の中心軸線Ａ１までの距離Ｑ２と同じである。
一方、短手方向Ｗｄにおいて、第１インダクタ配線２０Ｒから延びる第１支持配線４１の中心軸線Ａ１から、第２インダクタ配線２０Ｌから延びる第１支持配線４１の中心軸線Ａ１までのピッチＰ１は、上述の距離Ｑ１及び距離Ｑ２よりも大きくなっている。具体的には、ピッチＰ１は、距離Ｑ１及び距離Ｑ２のおよそ２倍の長さである。
図５に示すように、第１配線本体２１Ｒの短手方向Ｗｄの配線幅Ｈ１は第２配線本体２１Ｌの配線幅Ｈ２と等しくなっている。なお、本願において、第１配線本体２１Ｒと第２配線本体２１Ｌの断面積のずれが１０％以内であれば、等しい、とみなす。
また、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌは同一の第１層Ｌ１に配置されているため、第１配線本体２１Ｒと第２配線本体２１Ｌの厚さ方向Ｔｄの寸法も同じである。したがって、第１配線本体２１Ｒの中心軸線Ｃ１に直交する断面での第１配線本体２１Ｒの断面積は、第２配線本体２１Ｌの断面積と等しくなっている。
図５及び図６に示すように、第１支持配線４１の短手方向Ｗｄの配線幅Ｗ１は、第１配線本体２１Ｒの短手方向Ｗｄの配線幅Ｈ１よりも小さくなっている。ここで、第１支持配線４１と第１配線本体２１Ｒとは同一の第１層Ｌ１に設けられており、厚さ方向Ｔｄの寸法は略同じである。したがって、配線幅の違いを反映して各第１支持配線４１の断面積は、第１配線本体２１Ｒの断面積よりも小さくなっている。
同様に、図３及び図６に示すように第２支持配線４２の短手方向Ｗｄの配線幅Ｗ２は、第１配線本体２１Ｒの短手方向Ｗｄの配線幅Ｈ１よりも小さくなっている。したがって、配線幅の違いを反映して、第２支持配線４２の断面積は、第１配線本体２１Ｒの断面積よりも小さくなっている。
図７に示すように、素体ＢＤにおける長手方向Ｌｄの第１端側の第１側面９３には、２つの第１支持配線４１の端が露出している。各第１支持配線４１において第１側面９３に露出している露出面４１Ａの形状は、中心軸線Ａ１と直交する第１支持配線４１の断面形状を短手方向Ｗｄに若干引き延ばしたような形状になっている。その結果として、第１支持配線４１の露出面４１Ａの面積は、中心軸線Ａ１と直交する断面における、素体ＢＤの内部での第１支持配線４１の断面積よりも大きくなっている。同様に、図２に示すように、第２支持配線４２は、素体ＢＤの長手方向Ｌｄの第２端側の第２側面９４に露出している。第２支持配線４２において第２側面９４に露出している露出面４２Ａの面積は、中心軸線Ａ２と直交する断面における、素体ＢＤの内部での第２支持配線４２の断面積よりも大きくなっている。これにより、第１支持配線４１は、素体ＢＤの第１側面９３との接触面積が大きくなり、第２支持配線４２は素体ＢＤの第２側面９４との接触面積が大きくなり、支持配線４１、４２と素体ＢＤと互いの密着性が向上する。なお、あくまで断面積の大小が上記関係を満たせばよく、例えば、露出面４１Ａは、一方に引き延ばされつつ、他方が素体ＢＤの引き延ばされた部分に覆われた形状であってもよい。
なお、第１側面９１において露出している第１支持配線４１は２つであり、第２側面９２において露出している第２支持配線４２は１つであり、露出している支持配線の数が異なっている。
次に、インダクタ部品１０の製造方法を説明する。
図８に示すように、先ず、ベース部材準備工程を行う。具体的には、板状のベース部材１０１を準備する。ベース部材１０１の材質は、セラミックスである。ベース部材１０１は、厚さ方向Ｔｄから視ると、四角形状となっている。各辺の寸法は、インダクタ部品１０が複数個収容される寸法となっている。以下の説明では、ベース部材１０１の面方向に直交する方向を厚さ方向Ｔｄとして説明する。
次に、図９に示すように、ベース部材１０１の上面全体にダミー絶縁層１０２を塗布する。次に、厚さ方向Ｔｄから視たときに、第１インダクタ配線２０Ｒ、第２インダクタ配線２０Ｌが配置される範囲より僅かに広い範囲に、フォトリソグラフィによって、絶縁樹脂６１をパターニングする。
次に、シード層１０３を形成するシード層形成工程を行う。具体的には、ベース部材１０１の上面側から、スパッタリングによって、絶縁樹脂６１及びダミー絶縁層１０２の上面に銅のシード層１０３を形成する。なお、図面において、シード層１０３は、太線で図示する。
次に、図１０に示すように、シード層１０３の上面のうち、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２とを形成しない部分を被覆する第１被覆部１０４を形成する第１被覆工程を行う。具体的には、先ず、シード層１０３の上面全体に感光性のドライフィルムレジストを塗布する。次に、ダミー絶縁層１０２の上面の範囲全てと、絶縁樹脂６１の上面のうち、絶縁樹脂６１が覆う範囲の外縁部の上面とについて、露光することで硬化させる。その後、塗布したドライフィルムレジストのうち硬化していない部分を、薬液により剥離除去する。これにより、塗布したドライフィルムレジストのうち、硬化している部分が、第１被覆部１０４として形成される。一方で、塗布したドライフィルムレジストのうち、薬液に除去されて第１被覆部１０４に被覆されていない部分には、シード層１０３が露出している。第１被覆部１０４の厚さ方向Ｔｄの寸法である第１被覆部１０４の厚みは、図５に示すインダクタ部品１０の第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌの厚みよりも僅かに大きくなっている。なお、後述する他の工程におけるフォトリソグラフィも、同様の工程であるので詳細な説明は省略する。
次に、図１１に示すように、絶縁樹脂６１の上面のうちの、第１被覆部１０４に被覆されていない部分に、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２と、を電解めっきで形成する配線加工工程を行う。具体的には、電解銅めっきを行い、絶縁樹脂６１の上面において、シード層１０３が露出している部分から、銅を成長させる。これにより、第１インダクタ配線２０Ｒと、第２インダクタ配線２０Ｌと、第１支持配線４１と、第２支持配線４２と、が形成される。したがって、この実施形態では、複数のインダクタ配線２０を形成する工程と、異なるインダクタ配線のパッド間を接続する複数の第１支持配線４１及び第２支持配線４２を形成する工程とが同一工程である。また、インダクタ配線２０と第１支持配線４１及び第２支持配線４２とは、同一平面上に形成される。なお、図１１では、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌが図示されていて、各支持配線４１、４２は図示されていない。
次に、図１２に示すように、第２被覆部１０５を形成する第２被覆工程を行う。第２被覆部１０５を形成する範囲は、第１被覆部１０４の上面全体と、各支持配線４１、４２の上面全体と、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌの上面のうち第１垂直配線７１及び第２垂直配線７２を形成しない範囲である。この範囲に、第１被覆部１０４を形成した方法と同一のフォトリソグラフィによって、第２被覆部１０５を形成する。また、第２被覆部１０５の厚さ方向Ｔｄの寸法は、第１被覆部１０４と同一となっている。
次に、各垂直配線を形成する垂直配線加工工程を行う。具体的には、第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌのうち、第２被覆部１０５に被覆されていない部分に、電解銅めっきによって第１垂直配線７１と、第２垂直配線７２と、を形成する。これにより、第１垂直配線７１及び第２垂直配線７２は、上述の複数のインダクタ配線２０と、第１支持配線４１及び第２支持配線４２とが形成された平面に垂直な厚さ方向Ｔｄに形成される。また、垂直配線加工工程においては、成長する銅の上端が第２被覆部１０５の上面より僅かに低い位置となるように設定している。具体的には、後述する切削前の各垂直配線の厚さ方向Ｔｄの寸法が、各インダクタ配線２０の厚さ方向Ｔｄの寸法と同一になるように設定している。
次に、図１３に示すように、第１被覆部１０４及び第２被覆部１０５を取り除く被覆部除去工程を行う。具体的には、薬品によって第１被覆部１０４及び第２被覆部１０５をウェットエッチングすることにより、第１被覆部１０４及び第２被覆部１０５を剥離する。なお、図１３においては、第１垂直配線７１が図示されていて、第２垂直配線７２は図示されていない。
次に、シード層１０３をエッチングするシード層エッチング工程を行う。シード層１０３についてエッチングを行うことで、露出しているシード層１０３を除去する。このように、各インダクタ配線２０と、各支持配線４１、４２と、はＳＡＰ（Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ：セミアディティブ工法）で形成される。
次に、図１４に示すように、内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第２磁性層５５を積層する第２磁性層加工工程を行う。具体的には、先ず、ベース部材１０１の上面側に、磁性層５０の材質である磁性粉を含む樹脂を塗布する。このとき、各垂直配線の上面も覆うように磁性粉を含む樹脂を塗布する。次に、プレス加工して磁性粉を含む樹脂を固めることで、ベース部材１０１の上面側に内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第２磁性層５５を形成する。
次に、図１５に示すように、第２磁性層５５の上側部分を、各垂直配線の上面が露出するまで削る。なお、内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第２磁性層５５とは、一体的に形成されるが、図面においては、内磁路部５１と、外磁路部５２と、絶縁樹脂磁性層５３と、第２磁性層５５とも区別して図示している。
次に、図１６に示すように、絶縁層加工工程を行う。具体的には、第２磁性層５５の上面と、各垂直配線の上面とのうち、端子部８０を形成しない部分に、フォトリソグラフィによって、絶縁層９０として機能するソルダーレジストをパターニングする。なお、本実施形態において、絶縁層９０の上面、すなわち素体ＢＤの主面ＭＦに直交する方向は、厚さ方向Ｔｄとなっている。
次に、図１７に示すように、ベース部材切削工程を行う。具体的には、ベース部材１０１及びダミー絶縁層１０２を全て切削によって除去する。なお、ダミー絶縁層１０２を全て切削する結果、各絶縁樹脂の下側部分についても、一部切削により除去されるが、各インダクタ配線２０は除去されない。
次に、図１８に示すように、第１磁性層５４を積層する第１磁性層加工工程を行う。具体的には、先ず、ベース部材１０１の下側面に、第１磁性層５４の材質である磁性粉を含む樹脂を塗布する。次に、プレス加工することで、磁性粉を含む樹脂を固めることで、ベース部材１０１の下側面に第１磁性層５４を形成する。
次に、第１磁性層５４の下端部分を削る。例えば、各外部端子の上面から第１磁性層５４の下面までの寸法が、所望の値となるように、第１磁性層５４の下端部分を削る。
次に、図１９に示すように、端子部加工工程を行う。具体的には、第２磁性層５５の上面と、各垂直配線の上面と、のうち、絶縁層９０に覆われていない部分に、第１外部端子８１と、第２外部端子８２と、ダミー部８３とを形成する。これらの金属層は、銅、ニッケル、金のそれぞれについて、無電解めっきによって形成される。また、銅とニッケルとの間にパラジウムなどの触媒層があってもよい。これにより３層構造の第１外部端子８１と、第２外部端子８２と、ダミー部８３とが形成される。なお、図１９においては、第１外部端子８１が図示されていて、第２外部端子８２及びダミー部８３は、図示されていない。
次に、図２０に示すように、個片化加工工程を行う。具体的には、破断線ＤＬにてダイシングにより個片化する。これにより、インダクタ部品１０を得ることができる。
ダイシングする前の状態では、例えば、図２１に示すように、複数のインダクタ部品が、長手方向Ｌｄと短手方向Ｗｄとに並設され、素体ＢＤや第１支持配線４１及び、第２支持配線４２で個々のインダクタ部品は繋がっている。具体的には、第１支持配線４１は、第１支持配線４１同士で繋がっており、第２支持配線４２は第２支持配線４２同士で繋がっている。破断線ＤＬ上に含まれる、第１支持配線４１及び第２支持配線４２が厚さ方向Ｔｄで切断されることで、第１支持配線４１の切断面を第１側面９３に露出面４１Ａとして露出させる。第２支持配線４２の切断面を第２側面９４に露出面４２Ａとして露出させる。なお、図２１では、第５層Ｌ５の図示を省略している。
なお、個片化加工工程の後、各インダクタ部品１０は、酸素存在下で一定期間放置される。これにより、第１支持配線４１の露出面４１Ａを含む一部、及び第２支持配線４２の露出面４２Ａを含む一部が酸化され、Ｃｕ酸化物となる。
次に、上述したインダクタ部品１０を備えるＤＣ／ＤＣコンバータ部品３００の構造について説明する。
ＤＣ／ＤＣコンバータ部品３００は、インダクタ部品１０と、半導体集積回路３１０と、パッケージ基板３５０と、を備えている。上記のように構成されたインダクタ部品１０において、第１インダクタ配線２０Ｒに接続されている第１外部端子８１は、第１スイッチング素子３２１の第１端に接続されている。つまり、第１インダクタ配線２０Ｒに接続されている第１外部端子８１が、第１端子部８０Ａとして機能している。第２インダクタ配線２０Ｌに接続されている第１外部端子８１は、第２スイッチング素子３２２の第１端に接続されている。つまり、第２インダクタ配線２０Ｌに接続されている第１外部端子８１が、第２端子部８０Ｂとして機能している。そして、第２外部端子８２は、第３スイッチング素子３２３の第１端に接続されている。つまり、第２外部端子８２が、第３端子部８０Ｃとして機能している。
半導体集積回路３１０は、上述した各スイッチング素子３２１～３２６で構成されたスイッチ回路３２０と、上述した制御回路３３０と、マイクロプロセッサ５００に流れる直流電流を検出する電流計３４０と、を備えている。半導体集積回路３１０は、これらスイッチ回路３２０、制御回路３３０、電流計３４０、及びこれらの周辺回路を、１つのチップにしたものである。半導体集積回路３１０は、平面視で長方形状のチップである。そして、半導体集積回路３１０の長手方向Ｌｄの寸法及び短手方向Ｗｄの寸法は、いずれもインダクタ部品１０の長手方向Ｌｄの寸法及び短手方向Ｗｄの寸法よりも大きい。
図２２に示すように、パッケージ基板３５０は、板状になっている。図示は省略するが、パッケージ基板３５０は、絶縁性の材質の基体の内部及び表面に配線や端子が設けられた構造になっている。
パッケージ基板３５０の厚さ方向Ｔｄの一方側の面は、他の基板、この実施形態ではマザーボード２２０に対する実装面３５１になっている。パッケージ基板３５０において実装面３５１とは反対側の面には、半導体集積回路３１０が取り付けられている。また、パッケージ基板３５０には、インダクタ部品１０が内蔵されている。この実施形態では、インダクタ部品１０の全体がパッケージ基板３５０の内部に埋め込まれている。なお、インダクタ部品１０の主面ＭＦは、パッケージ基板３５０の実装面３５１と平行になっている。
図２３に示すように、実装面３５１と直交する厚さ方向Ｔｄから視たときに、インダクタ部品１０は、半導体集積回路３１０と重複して位置している。そして、厚さ方向Ｔｄから視たときに、半導体集積回路３１０の範囲内に、インダクタ部品１０の全域が位置するように、インダクタ部品１０が配置されている。
図２２に示すように、上記のように構成されたＤＣ／ＤＣコンバータ部品３００は、電子機器２００のマザーボード２２０上に搭載されている。具体的には、ＤＣ／ＤＣコンバータ部品３００のパッケージ基板３５０の実装面３５１には、マザーボード２２０に接続するためのはんだ３５２が取り付けられている。このはんだ３５２を介して、ＤＣ／ＤＣコンバータ部品３００のパッケージ基板３５０がマザーボード２２０に固定されているとともに、マザーボード２２０の配線等に電気的に接続されている。
次に、ＤＣ／ＤＣコンバータ部品３００の動作状態について説明する。本実施形態において、制御回路３３０が、電流計３４０が検出する電流値によって、スイッチ回路３２０を各スイッチング素子３２１～３２６のオンオフ状態を制御することによって、スイッチ回路３２０の状態を切り替えている。
図２４に示すように、電流計３４０が検出する電流値が、予め定められた第１所定値未満である場合、制御回路３３０は、スイッチ回路３２０を第１回路状態に切り替える。スイッチ回路３２０の第１回路状態では、第１スイッチング素子３２１がオフ、第３スイッチング素子３２３がオフ、第４スイッチング素子３２４がオンであるため、第１インダクタ配線２０Ｒと第２インダクタ配線２０Ｌとが直列に接続されている。そして、第２スイッチング素子３２２のオンオフ状態を繰り返し切り替えることで、直列に接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌに流れる電流を制御する。第２スイッチング素子３２２がオンの場合、第１端子部８０Ａが出力端子３０２に接続された状態で、第２端子部８０Ｂが入力端子３０１に接続される。そのため、スイッチ回路３２０は、直列に接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。一方で、第２スイッチング素子３２２がオフの場合、第６スイッチング素子３２６がオンであるので第２端子部８０Ｂは第２接地端子３０４に接続される。そのため、スイッチ回路３２０は、直列に接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌについて、第２接地端子３０４と出力端子３０２との間に接続するオフ状態となる。第１回路状態では、このように、直列接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌについて、オン状態とオフ状態とを切り替えることにより、電源電圧を降圧して負荷に供給する。
図２５に示すように、電流計３４０が検出する電流値が、上記の第１所定値以上であり、第１所定値よりも大きい値として予め定められた第２所定値未満である場合、制御回路３３０は、スイッチ回路３２０を第２インダクタ配線２０Ｌのみについての第２回路状態に切り替える。スイッチ回路３２０の第２インダクタ配線２０Ｌのみについての第２回路状態では、第１スイッチング素子３２１がオフ、第３スイッチング素子３２３がオン、第４スイッチング素子３２４がオフである。そして、第２スイッチング素子３２２のオンオフ状態を繰り返し切り替えることで、第２インダクタ配線２０Ｌに流れる電流を制御する。第２スイッチング素子３２２がオンの場合、第３端子部８０Ｃが出力端子３０２に接続された状態で、第２端子部８０Ｂが入力端子３０１に接続される。そのため、スイッチ回路３２０は、第２インダクタ配線２０Ｌのみについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。一方で、第２スイッチング素子３２２がオフの場合、第６スイッチング素子３２６がオンであるので第２端子部８０Ｂは第２接地端子３０４に接続される。そのため、スイッチ回路３２０は、第２インダクタ配線２０Ｌのみについて、第２接地端子３０４と出力端子３０２との間に接続するオフ状態となる。第２インダクタ配線２０Ｌのみについての第２回路状態では、このように、第２インダクタ配線２０Ｌのみについて、オン状態とオフ状態とを切り替えることにより電源電圧を降圧して負荷に供給する。
図２６に示すように、電流計３４０が検出する電流値が、上記の第２所定値以上であり、第２所定値よりも大きい値として予め定められた第３所定値未満である場合、制御回路３３０は、スイッチ回路３２０を第１インダクタ配線２０Ｒのみについての第２回路状態に切り替える。スイッチ回路３２０の第１インダクタ配線２０Ｒのみについての第２回路状態では、第２スイッチング素子３２２がオフ、第３スイッチング素子３２３がオン、第４スイッチング素子３２４がオフである。そして、第１スイッチング素子３２１のオンオフ状態を繰り返し切り替えることで、第１インダクタ配線２０Ｒに流れる電流を制御する。第１スイッチング素子３２１がオンの場合、第３端子部８０Ｃが出力端子３０２に接続された状態で、第１端子部８０Ａが入力端子３０１に接続される。そのため、スイッチ回路３２０は、第１インダクタ配線２０Ｒのみについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。一方で、第１スイッチング素子３２１がオフの場合、第５スイッチング素子３２５がオンであるので第１端子部８０Ａは第１接地端子３０３に接続される。そのため、スイッチ回路３２０は、第１インダクタ配線２０Ｒのみについて、第１接地端子３０３と出力端子３０２との間に接続するオフ状態となる。第１インダクタ配線２０Ｒのみについての第２回路状態では、このように、第１インダクタ配線２０Ｒのみについて、オン状態とオフ状態とを切り替えることにより電源電圧を降圧して負荷に供給する。
図２７に示すように、電流計３４０が検出する電流値が、上記の第３所定値以上である場合、制御回路３３０は、スイッチ回路３２０を第３回路状態に切り替える。スイッチ回路３２０の第３回路状態では、第３スイッチング素子３２３がオン、第４スイッチング素子３２４がオフである。そして、第１スイッチング素子３２１及び第２スイッチング素子３２２が同時にオンオフ状態を切り替えられる。すなわち、第１インダクタ配線２０Ｒと第２インダクタ配線２０Ｌとは、並列に接続されている。そのため、第１スイッチング素子３２１及び第２スイッチング素子３２２が同時にオンオフ状態を繰り返し切り替えることで、並列に接続された第１インダクタ配線２０Ｒと第２インダクタ配線２０Ｌに流れる電流を制御する。第１スイッチング素子３２１及び第２スイッチング素子３２２がオンの場合、第３端子部８０Ｃが出力端子３０２に接続された状態で、第１端子部８０Ａ及び第２端子部８０Ｂが入力端子３０１に接続される。そのため、スイッチ回路３２０は、並列に接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。一方で、第１スイッチング素子３２１がオフの場合、第５スイッチング素子３２５がオンであるので第１端子部８０Ａは、第１接地端子３０３に接続される。また、第２スイッチング素子３２２がオフの場合、第６スイッチング素子３２６がオンであるので第２端子部８０Ｂは、第２接地端子３０４に接続される。そのため、スイッチ回路３２０は、並列に接続された第１インダクタ配線２０Ｒ及び第２インダクタ配線２０Ｌについて、第１接地端子３０３と出力端子３０２との間に接続するとともに、第２接地端子３０４と出力端子３０２との間に接続するオフ状態となる。第３回路状態では、このように、並列に接続された第１インダクタ配線２０Ｒと第２インダクタ配線２０Ｌについて、オン状態とオフ状態とを切り替えることにより電源電圧を降圧して負荷に供給する。
なお、本実施形態にあるように降圧コンバータの場合、出力電圧を所望の値にするために入力電圧に対する出力電圧の比であるＤｕｔｙ比が「０」以上「１」以下の範囲で第１スイッチング素子３２１及び第２スイッチング素子３２２は、入力電圧をパルス波形となるように駆動する。
次に、上記実施形態における作用について説明する。
電源２１０から、インダクタ部品１０に電流が供給された場合、スイッチ回路３２０の状態によって、電流が流れるインダクタ配線２０の経路長が異なるため、取得できるインダクタンス値が異なる。
具体的には、図２４に示すように、スイッチ回路３２０が第１回路状態の場合、電流は、第２端子部８０Ｂから入力され、第１端子部８０Ａから出力される。よって、インダクタ部品１０においては、第２インダクタ配線２０Ｌの第２配線本体２１Ｌ及び第１インダクタ配線２０Ｒの第１配線本体２１Ｒを直列に電流が流れる。そのため、第１回路状態において、電流が流れるインダクタ配線の経路長は、第１配線本体２１Ｒの配線長と、第２配線本体２１Ｌの配線長と、第１パッド２２Ｌの配線長とを足し合わせた長さとなる。したがって、第１回路状態において取得できるインダクタンス値は、第１インダクタ配線２０Ｒのインダクタンス値及び第２インダクタ配線２０Ｌのインダクタンス値よりも大きくなる。例えば、第１回路状態のインダクタンス値は、本実施形態ではおよそ５．５ｎＨである。また、第１回路状態の直流電気抵抗は、５０ｍΩ以下である。
図２５に示すように、スイッチ回路３２０が第２インダクタ配線２０Ｌのみについての第２回路状態の場合、電流は、第２端子部８０Ｂから入力され、第３端子部８０Ｃから出力される。よって、インダクタ部品１０においては、第２インダクタ配線２０Ｌの第１パッド２２Ｌに接続されている第１外部端子８１に入力され、第２インダクタ配線２０Ｌが第１インダクタ配線２０Ｒと共有している第２パッド２３Ｒに接続されている第２外部端子８２から出力される。そのため、第２インダクタ配線２０Ｌのみについての第２回路状態において、電流が流れるインダクタ配線の経路長は、第２インダクタ配線２０Ｌの配線長に該当する。すなわち、第１回路状態よりも電流が流れる配線長が短くなるため、第２インダクタ配線２０Ｌのみについての第２回路状態において取得できるインダクタンス値は、第１状態のインダクタンス値よりも小さくなる。具体的には、第２インダクタ配線２０Ｌのみについての第２回路状態のインダクタンス値は、本実施形態では例えば３．３ｎＨである。
図２６に示すように、スイッチ回路３２０が第１インダクタ配線２０Ｒのみについての第２回路状態の場合、電流は、第１端子部８０Ａから入力され、第３端子部８０Ｃから出力される。よって、インダクタ部品１０においては、第１インダクタ配線２０Ｒの第１パッド２２Ｒに接続されている第１外部端子８１に入力され、第１インダクタ配線２０Ｒの第２パッド２３Ｒに接続されている第２外部端子８２から出力される。そのため、第１インダクタ配線２０Ｒのみについての第２回路状態において、電流が流れるインダクタ配線２０の経路長は、第１インダクタ配線２０Ｒの配線長に該当する。上述したように、第１インダクタ配線２０Ｒのインダクタンス値は例えばおよそ２．５ｎＨとなっている。第１インダクタ配線２０Ｒのインダクタンス値は、本実施形態において得られる最小のインダクタンス値である。そのため、第２インダクタ配線２０Ｌのみについての第２回路状態のインダクタンス値は、第１インダクタ配線２０Ｒのみについての第２回路状態の１．１倍以上である。
図２７に示すように、スイッチ回路３２０が第３回路状態の場合、電流は、第１端子部８０Ａ及び第２端子部８０Ｂから入力され、第３端子部８０Ｃから出力される。よって、インダクタ部品１０においては、第１インダクタ配線２０Ｒの第１配線本体２１Ｒ及び第２インダクタ配線２０Ｌの第２配線本体２１Ｌを並列に電流が流れる。また、第３回路状態における第１スイッチング素子３２１及び第２スイッチング素子３２２の位相差は０°である。
次に、上記実施形態の効果について説明する。
（１）上記実施形態において、インダクタ部品１０の厚さ方向Ｔｄの寸法は、約０．２ミリメートルである。そのため、パッケージ基板３５０に搭載しても、インダクタ部品１０を搭載したパッケージ基板３５０の厚さ方向Ｔｄの寸法が過度に大きくならない。よって、インダクタ部品１０をマザーボード２２０上に搭載させることなく、パッケージ基板３５０に搭載できる。したがって、上記実施形態のＤＣ／ＤＣコンバータ部品３００は、実装するにあたってマザーボード２２０上に必要な面積が小さい。
（２）上記実施形態において、インダクタ部品１０は、パッケージ基板３５０の内部に搭載されている。そのため、パッケージ基板３５０の外面上において、半導体集積回路３１０とインダクタ部品１０との位置関係を調整する必要がなく、半導体集積回路３１０の配置自由度が高い。
（３）上記実施形態において、厚さ方向Ｔｄから視たときに、インダクタ部品１０は、半導体集積回路３１０と重複して配置されている。そのため、パッケージ基板３５０が、長手方向Ｌｄ及び短手方向Ｗｄに大きくする必要がない。
（４）上記実施形態において、１つのインダクタ部品１０で、第１回路状態、第２回路状態のインダクタンス値が取得可能となる。そのため、使用状況にあわせて、インダクタ部品１０が異なるインダクタンス値を取得できる。具体的には、負荷となるマイクロプロセッサ５００を流れる電流が大きいほど、インダクタ部品１０が取得するインダクタンス値が小さくなるように、スイッチ回路３２０が制御されている。その結果、ＤＣ／ＤＣコンバータ部品３００の動作効率を高めることができる。
（５）上記実施形態において、１つのインダクタ部品１０で、並列に接続されたインダクタ配線２０に電流を流すことで、第３回路状態のインダクタンス値が取得可能となる。そのため、インダクタ部品１０で実現できるインダクタンス値の範囲を大きくできる。
（６）上記実施形態において、第１磁性層５４及び第２磁性層５５は、金属磁性粉を含有する樹脂コンポジットとなっている。当該金属磁性粉は、鉄を含む合金であり、金属磁性粉の平均粒子径は、約５マイクロメートルである。このように１０マイクロメートル以下の粒径の小さい磁性粉を使用することで、透磁率を確保しつつ、磁性紛内の渦電流損を抑制することで鉄損を小さくできるので、クオリティファクタＱの高いインダクタ部品を実現できる。
（７）第１インダクタ配線２０Ｒのインダクタンス値がおよそ３ｎＨであり、第２インダクタ配線２０Ｌのインダクタンス値は、３．３ｎＨである。高周波スイッチング動作をするコンバータにおいて、リップル電流を抑制するためには、インダクタ配線のインダクタンス値が１ｎＨ以上であることが好ましい。また、各インダクタ配線２０のインダクタンス値が１０ｎＨ以上であると、高周波スイッチング動作で得られる電圧変動の追従性が悪くなる。したがって、各インダクタ配線２０のインダクタンス値は、１ｎＨ以上且つ１０ｎＨ以下であることが好ましく、本実施形態におけるインダクタ配線２０のインダクタンス値は上記範囲内である。また、インダクタ部品１０の直流電気抵抗が過度に大きくないため、ＤＣ／ＤＣコンバータ部品３００の効率を下げることを抑制できる。スイッチング周波数としては５０ＭＨｚ以上が好ましく、さらに１００ＭＨｚ以上はより好ましい。また、スイッチング周波数は１０００ＭＨｚ以下が好ましい。スイッチング周波数が高くなりすぎると磁性紛の損失が大きくなることと、スイッチング素子の損失が大きくなることでＤＣ／ＤＣコンバータの効率が下がる。
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・インダクタ部品１０のパッケージ基板３５０に対する搭載位置は、上記実施形態の例に限られない。例えば、図２８に示す例では、インダクタ部品１０は、パッケージ基板３５０の実装面３５１に取り付けられている。インダクタ部品１０の厚さ方向Ｔｄの寸法は、はんだ３５１の厚さ方向Ｔｄの寸法より小さい。この場合、はんだが存在することによるデッドスペースを、インダクタ部品１０を搭載するためのスペースとして活用できる。この場合、厚さ方向Ｔｄから視たときに、インダクタ部品１０が半導体集積回路３１０と重複して配置されていると、さらに有効にスペースを活用できる。
また例えば、インダクタ部品１０が、パッケージ基板３５０の実装面３５１とは反対側の面に取り付けられていてもよい。これらの変更例のように、インダクタ部品１０は、少なくともパッケージ基板３５０に搭載されていればよい。
・インダクタ部品１０をパッケージ基板３５０の内部に搭載する場合、インダクタ部品１０のすべてがパッケージ基板３５０に埋め込まれていなくてもよい。少なくとも、インダクタ部品１０の一部が内部に搭載されていればよい。
・半導体集積回路３１０のパッケージ基板３５０に対する搭載位置は、上記実施形態の例に限られない。例えば、図２９に示す例では、半導体集積回路３１０が、パッケージ基板３５０の内部に搭載されている。この場合、半導体集積回路３１０をパッケージ基板３５０の表面に取り付ける場合と比べて、半導体集積回路３１０がパッケージ基板３５０の内部に埋め込まれている寸法分だけ、ＤＣ／ＤＣコンバータ部品３００の厚さ方向Ｔｄにおける寸法を小さくできる。
・インダクタ部品１０の厚さ方向Ｔｄの寸法は、０．２５ミリメートル以下であれば、パッケージ基板３５０配線の厚さ方向Ｔｄの寸法より大きくてもよい。図３０に示す例では、パッケージ基板３５０の内部には、パッケージ基板配線３５４が、実装面３５１と平行に延びている。そして、インダクタ部品１０におけるインダクタ配線２０の厚さ方向Ｔｄの寸法ＴＩが、パッケージ基板配線３５４の厚さ方向Ｔｄの寸法ＴＰよりも大きい。この場合、仮に、パッケージ基板３５０の内部で、実装面３５１に沿った方向に延びるインダクタ配線を設ける場合よりも、厚さ方向Ｔｄの寸法を大きくできるため、断面積の大きいインダクタ配線を設けやすい。その結果、直流電気抵抗の小さいインダクタ配線を設けることができる。
・ＤＣ／ＤＣコンバータ部品３００において、インダクタ部品１０の数は、２つ以上であってもよい。図３１に示す例では、３つのインダクタ部品１０が、パッケージ基板３５０の実装面３５１に取り付けられている。このように、複数のインダクタ部品１０を備える場合、大型のインダクタ部品を用いる場合よりも、ＤＣ／ＤＣコンバータ部品３００を小型化しやすい。
・上記実施形態において、スイッチ回路３２０の第１回路状態は、第１インダクタ配線２０Ｒから第２インダクタ配線２０Ｌに電流が流れてもよい。この場合、第２スイッチング素子３２２と第２端子部８０Ｂとの間に第４スイッチング素子３２４の第１端が接続されており、各スイッチング素子３２１～３２６のオンオフ状態を切り替えることにより実現できる。
・上記実施形態において、スイッチ回路３２０の第２回路状態は、第１インダクタ配線２０Ｒのみ及び第２インダクタ配線２０Ｌのみの少なくとも一方の状態に切り替えられればよい。すなわち、例えば、第１インダクタ配線２０Ｒのみについての第２回路状態を省いてもよい。
・上記実施形態において、スイッチ回路３２０の第３回路状態では、第１スイッチング素子３２１と第２スイッチング素子３２２のオンオフ状態の切り替えは同時であったため、位相差は０°であったが、所定の位相分だけずらして駆動することでマルチフェーズＤＣ／ＤＣコンバータとしても使用できる。例えば、第１スイッチング素子３２１と第２スイッチング素子３２２の位相を１８０°ずらしてもよい。第３スイッチング素子３２３はオン、第４スイッチング素子３２４はオフ、であるときに、第１スイッチング素子３２１はオン、第２スイッチング素子３２２はオフとする状態と、第１スイッチング素子３２１はオフ、第２スイッチング素子３２２はオンとする状態とを、切り替えればよい。この場合、第１スイッチング素子３２１はオン、第２スイッチング素子３２２はオフとする状態では、第１インダクタ配線２０Ｒのみについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。同時に、第２インダクタ配線２０Ｌのみについて、第２接地端子３０４と出力端子３０２との間に接続するオフ状態となる。一方で、第１スイッチング素子３２１はオフ、第２スイッチング素子３２２はオンとする状態では、第１インダクタ配線２０Ｒのみについて、第１接地端子３０３と出力端子３０２との間に接続するオフ状態となる。同時に、第２インダクタ配線２０Ｌのみについて、入力端子３０１と出力端子３０２との間に接続するオン状態となる。このように、第１インダクタ配線２０Ｒのみについて電流を流して電源電圧を降圧して負荷に供給する第２－１回路状態と、第２インダクタ配線２０Ｌのみについて電流を流して電源電圧を降圧して負荷に供給する第２－２回路状態と、を同時に使用してもよい。その結果、この変更例では２フェーズとなり、リップル電流を互いに打消しあうことができる。
インダクタ部品１０の数が３つの場合、ＤＣ／ＤＣコンバータ部品３００において、制御回路３３０は、スイッチ回路３２０を制御することによって、電流計３４０が検出する電流値が大きいほど、並列で流れる数が増えるように制御してもよい。例えば、電流計３４０が検出する電流値が、相応に小さい場合には、１つのインダクタ部品の第１インダクタ配線２０Ｒのみを電流が流れるようにスイッチ回路３２０を制御する。電流計３４０が大きくなるにつれて、２つのインダクタ部品１０の第１インダクタ配線２０Ｒを流れる状態と、３つのインダクタ部品１０の第１インダクタ配線２０Ｒを流れる状態に切り替えてもよい。さらに多くなる場合には、３つのインダクタ部品１０のうちの１つのインダクタ部品１０を第３回路状態に切り替えてもよい。さらに電流値が大きくなれば、３つのインダクタ部品１０のすべてを第３回路状態に切り替えてもよいし、マルチフェーズ状態に切り替えてもよい。
また、複数のインダクタ部品１０に並列に電流を流す場合には、各インダクタ部品１０の直流電気抵抗をそろえることが望ましい。例えば、３つのインダクタ部品１０に並列で電流を流す場合には、全てのインダクタ部品１０が第１インダクタ配線２０Ｒのみについての第２回路状態又は第２インダクタ配線２０Ｌのみについての第２回路状態に揃っていればよい。なお、マイクロプロセッサ５００に流れる電流値にあわせて、３つのインダクタ部品１０に並列で電流を流す場合に、１つのインダクタ部品１０が第３回路状態で、残り２つのインダクタ部品が第１回路状態であってもかまわない。また、各回路状態、例えば第１インダクタ配線２０Ｒのみについての第２回路状態でマルチフェーズインダクタとして使用してもかまわない。なお、マルチフェーズとする場合にずらす位相差は、２フェーズとする場合には１８０°、３フェーズとする場合には１２０°、４フェーズとする場合には９０°、Ｎ個からなるＮフェーズとする場合には、３６０°をＮで除した分だけとすればよい。
・上記実施形態において、スイッチ回路３２０の状態の切り替えは、上記実施形態の例に限られない。例えば、第３回路状態を省いて、各スイッチ回路３２０を制御してもよい。スイッチ回路３２０の状態の切り替え方は、適宜変更されてもよい。
・上記実施形態では、ＤＣ／ＤＣコンバータ部品３００自体が動作するための電源やその接続用端子、入力端子３０１側の平滑コンデンサ、出力電圧の状態や負荷側の異常状態を検出するフィードバック用回路及びその接続用端子などが省略されているが、これらが適宜追加や変更されてもよい。
・上記実施形態において、第５スイッチング素子３２５は、ダイオードであってもよい。同様に、第６スイッチング素子３２６は、ダイオードであってもよい。
・図３１に示す例では、パッケージ基板３５０には、インダクタ部品１０とは別に、空芯インダクタ部品３５５が内蔵されている。空芯インダクタ部品３５５は、ターン数が０．５ターンよりも大きい配線を有しているとともに、巻回されている配線の内側には、磁性材料が存在していない。そして、当該配線は、パッケージ基板３５０の内部で巻き回されている。この場合、パッケージ基板３５０に搭載されるインダクタ配線の数を増やせることができる。
・インダクタ部品１０について、素体ＢＤの内部におけるインダクタ配線２０は、３つ以上設けられていてもよい。図３２に示す例では、インダクタ配線２０が４つ設けられている。図３０に示す例では、インダクタ配線２０は、別々の第１外部端子８１と第２外部端子８２とを備えている。なお、複数のインダクタ配線２０は、共有の外部端子を備えていなくてもよい。スイッチ回路３２０を適宜変更することで、複数のインダクタ配線２０を直列に電流を流したり、並列に電流を流したりすればよい。この場合、例えば、各インダクタ配線２０の第２外部端子８２が回路として接続されていれば、第３端子部として機能する。
・インダクタ部品１０の第１インダクタ配線２０Ｒのインダクタンス値と第２インダクタ配線２０Ｌのインダクタンス値について、第２インダクタ配線２０Ｌのインダクタンス値は、第１インダクタ配線２０Ｒのインダクタンス値よりも１０％より大きくてもよい。例えば、第２インダクタ配線２０Ｌの配線長を延ばすことによって、さらに大きくできる。
・上記実施形態において、磁性層５０に含まれる金属磁性粉の平均粒子径は、上記実施形態の例に限定されない。ただし、比透磁率を確保するためには、金属磁性粉の平均粒子径が、１マイクロメートル以上かつ、１０マイクロメートル以下であると好ましい。
・上記実施形態において、第１磁性層５４及び第２磁性層５５に含まれる金属磁性粉は、Ｆｅ系でなくてもよい。例えば、ＦｅＮｉ系やＦｅＳｉＣｒ系であってもよい。
・上記実施形態において、隣り合うインダクタ配線２０の最小の間隔は、パッド間でなくてもよく、配線本体２１間であってもよい。ただし、インダクタ配線２０間の絶縁という観点では、最小の間隔は、５０マイクロメートル以上であることが好ましい。
・上記実施形態において、インダクタ配線２０とは、電流が流れた場合に磁性層に磁束を発生させることによって、インダクタ部品１０にインダクタンスを付与できるものであればよい。
・上記実施形態において、各インダクタ配線２０の組成は、上記実施形態の例に限られない。例えば、銀や金であってもよい。
・上記実施形態において、磁性層５０の組成は、上記実施形態の例に限られない。例えば、磁性層５０の材質は、フェライト粉であってもよいし、フェライト粉と金属磁性粉との混合物であってもよい。
・上記実施形態において、各支持配線４１、４２と磁性層５０との間に別の層が介在していてもよい。例えば、各支持配線４１、４２と磁性層５０との間に絶縁層が介在していてもよい。
・上記実施形態において、第１垂直配線７１及び第２垂直配線７２は、主面ＭＦと直交する方向にのみ延びていなくてもよい。例えば、第１垂直配線７１及び第２垂直配線７２が厚さ方向Ｔｄに対して傾斜していても、第２磁性層５５を貫通していればよい。
・上記実施形態において、厚さ方向Ｔｄから視たときに、第１パッド２２Ｒ、第１パッド２２Ｌ及び第２パッド２３Ｒの面積が第１垂直配線７１及び第２垂直配線７２の面積と等しくてもよい。また、配線本体の延伸方向と直交する方向における第１パッド２２Ｒ、第１パッド２２Ｌ及び第２パッド２３Ｒの長さ寸法が、配線本体と同じであってもよい。
・上記実施形態において、第１外部端子８１及び第２外部端子８２を省略してもよい。第１垂直配線７１及び第２垂直配線７２が主面ＭＦから露出していれば、第１垂直配線７１及び第２垂直配線７２から直接的にインダクタ配線２０に電流を流すことができる。この場合、第１垂直配線７１における主面ＭＦから露出している部分、第２垂直配線７２における主面ＭＦから露出している部分が、外部端子として機能する。
・上記実施形態において、基板等実装される前のインダクタ部品１０について、第１外部端子８１及び第２外部端子８２の外面が絶縁層によって覆われていてもよい。この場合、基板等に実装する前のインダクタ部品１０を保管している状態で、インダクタ部品１０の内部に各外部端子を介して意図せず電流が流れることを抑制できる。なお、この変更例の場合、インダクタ部品１０を基板等に実装する前に、洗浄等を行って第１外部端子８１及び第２外部端子８２を覆う絶縁層を取り除けばよい。
・第１外部端子８１、第２外部端子８２の金属層はニッケル、金であってもよいし、ニッケル、スズであってもよい。また、触媒層を必要に応じて設けてもよい。例えば、ニッケルはエレクトロマイグレーションを抑制したり、金やスズははんだの濡れ性を確保したり、各外部端子の金属層を各機能に応じて適切に設定することができる。
・上記実施形態において、ダミー部８３は第１外部端子８１及び第２外部端子８２と同じ積層構造でなくてもよい。例えば、ダミー部８３は導電性を有した物質ではなくてもよい。また、例えば、ダミー部８３は第２磁性層５５が絶縁層９０から露出した部分であってもよい。
・上記実施形態において、厚さ方向Ｔｄから視たときのダミー部８３の面積が、第１外部端子８１及び第２外部端子８２の面積と異なっていてもよい。
・上記実施形態において、ダミー部８３が設けられていなくてもよい。
・上記実施形態において、第１側面９３及び第２側面９４に露出している支持配線の数は、適宜変更されてもよいし、全て省略してもよい。
・上記実施形態において、インダクタ部品１０の製造方法は、上記実施形態の例に限られない。例えば、上記実施形態において、インダクタ配線２０を形成する工程と第１支持配線４１及び第２支持配線４２を形成する工程とが別の工程でもよい。例えば、インダクタ配線２０を形成した後に、インダクタ配線２０とは異なる材質で各支持配線４１、４２を形成してもよい。
１０…インダクタ部品
２０…インダクタ配線
２０Ｒ…第１インダクタ配線
２０Ｌ…第２インダクタ配線
２１…配線本体
２２Ｒ、２２Ｌ…第１パッド
２３Ｒ…第２パッド
４１…第１支持配線
４２…第２支持配線
５０…磁性層
７１…第１垂直配線
７２…第２垂直配線
８０…端子部
８０Ａ…第１端子部
８０Ｂ…第２端子部
８０Ｃ…第３端子部
９０…絶縁層
３００…ＤＣ／ＤＣコンバータ部品
３１０…半導体集積回路
３２０…スイッチ回路
３２１…第１スイッチング素子
３２２…第２スイッチング素子
３２３…第３スイッチング素子
３３０…制御回路
３５０…パッケージ基板
３５１…実装面
ＢＤ…素体
ＭＦ…主面

Claims (14)

  1. インダクタ部品と、
    前記インダクタ部品に接続されているスイッチ回路及び当該スイッチ回路を制御する制御回路を含む半導体集積回路と、
    前記半導体集積回路が搭載されているとともに、他の基板に実装されたときに当該他の基板に向かい合う実装面を有しているパッケージ基板と、を備えており、
    前記インダクタ部品は、
    磁性材料からなる磁性層を含み、前記実装面と平行な主面を有する素体と、
    前記素体の内部で前記主面と平行に延びる複数のインダクタ配線と、
    前記インダクタ配線から前記主面に直交する厚さ方向に延び、前記主面から露出している垂直配線と、を有しており、
    前記インダクタ配線のターン数は、すべて０．５ターン以下であり、
    複数の前記インダクタ配線のうちの１つを第１インダクタ配線、複数の前記インダクタ配線のうちの前記第１インダクタ配線とは異なる他の１つを第２インダクタ配線としたとき、前記第２インダクタ配線のインダクタンス値は、前記第１インダクタ配線のインダクタンス値よりも１０％以上大きく、
    前記インダクタ部品の前記厚さ方向の寸法は、０．２５ミリメートル以下であり、
    前記インダクタ部品は、前記パッケージ基板に搭載されている
    ＤＣ／ＤＣコンバータ部品。
  2. 前記インダクタ部品の少なくとも一部分は、前記パッケージ基板に内蔵されている
    請求項１に記載のＤＣ／ＤＣコンバータ部品。
  3. 前記半導体集積回路は、前記パッケージ基板に内蔵されている
    請求項１又は請求項２に記載のＤＣ／ＤＣコンバータ部品。
  4. 前記実装面には、前記パッケージ基板を前記他の基板に電気的に接続させるためのはんだが設けられており、
    前記はんだの前記厚さ方向の寸法は、前記インダクタ部品よりも大きくなっており、
    前記インダクタ部品は、前記実装面に搭載されている
    請求項１に記載のＤＣ／ＤＣコンバータ部品。
  5. 前記半導体集積回路は、前記パッケージ基板における前記実装面とは反対側の面に搭載されており、
    前記厚さ方向から視たときに、前記インダクタ部品は、前記半導体集積回路に重複する位置に配置されている
    請求項４に記載のＤＣ／ＤＣコンバータ部品。
  6. 前記パッケージ基板は前記実装面と平行に延びるパッケージ基板配線を有し、
    前記インダクタ配線の前記厚さ方向の寸法は、前記パッケージ基板配線の前記厚さ方向の寸法よりも大きい
    請求項１～請求項５のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  7. 複数の前記インダクタ部品を備えている
    請求項１～請求項６のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  8. 前記パッケージ基板の内部には、前記インダクタ部品とは別に、ターン数が０．５ターンより大きい配線を有する空芯インダクタ部品が内蔵されている
    請求項１～請求項７のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  9. 前記第１インダクタ配線と前記第２インダクタ配線は、前記インダクタ部品内で接続されている
    請求項１～請求項８のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  10. 電源電圧が入力される入力端子と、負荷が接続される出力端子と、接地用の接地端子と、を更に備え、
    前記スイッチ回路は、
    直列接続された前記第１インダクタ配線及び前記第２インダクタ配線について、前記入力端子と前記出力端子との間に接続するオン状態と、前記接地端子と前記出力端子との間に接続するオフ状態と、を前記制御回路が切り替えることにより、前記電源電圧を降圧して前記負荷に供給する第１回路状態と、
    前記第１インダクタ配線及び前記第２インダクタ配線のいずれかのみについて、前記入力端子と前記出力端子との間に接続するオン状態と、前記接地端子と前記出力端子との間に接続するオフ状態と、を前記制御回路が切り替えることにより、前記電源電圧を降圧して前記負荷に供給する第２回路状態と、を切り替え可能とする
    請求項９に記載のＤＣ／ＤＣコンバータ部品。
  11. 前記スイッチ回路は、
    並列接続された前記第１インダクタ配線及び前記第２インダクタ配線について、前記入力端子と前記出力端子との間に接続するオン状態と、前記接地端子と前記出力端子との間に接続するオフ状態と、を前記制御回路が切り替えることにより、前記電源電圧を降圧して前記負荷に供給する第３回路状態、にもさらに切り替え可能である
    請求項１０に記載のＤＣ／ＤＣコンバータ部品。
  12. 電源電圧が入力される入力端子と、負荷が接続される出力端子と、接地用の接地端子と、を更に備え、
    前記スイッチ回路は、
    前記第１インダクタ配線のみについて、前記入力端子と前記出力端子との間に接続するオン状態と、前記接地端子と前記出力端子との間に接続するオフ状態と、を制御回路が切り替えることにより、前記電源電圧を降圧して前記負荷に供給する第２－１回路状態と、
    前記第２インダクタ配線のみについて、前記入力端子と前記出力端子との間に接続するオン状態と、前記接地端子と前記出力端子との間に接続するオフ状態と、を制御回路が切り替えることにより、前記電源電圧を降圧して前記負荷に供給する第２－２回路状態と、を同時に使用可能とし、
    前記制御回路は、
    前記第２－１回路状態における前記オン状態と前記オフ状態との切り替え動作と、前記第２－２回路状態における前記オン状態と前記オフ状態との切り替え動作とを、所定の位相分ずらして行わせる
    請求項１～請求項１１のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  13. 前記磁性層は、鉄を含む金属粉を有し、
    前記金属粉の平均粒子径は、１０マイクロメートル以下１マイクロメートル以上である
    請求項１～請求項１２のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
  14. 前記インダクタ部品に電流を流した場合に得られる最小のインダクタンス値及び最大のインダクタンス値は、１ｎＨ以上１０ｎＨ以下であり、
    前記インダクタ部品における最大の直流電気抵抗は、１ｍΩ以上５０ｍΩ以下である
    請求項１～請求項１３のいずれか１項に記載のＤＣ／ＤＣコンバータ部品。
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