JP2013222841A - インダクタアレイチップ及びｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】焼成時にクラックが生じにくく、安定して製造しやすいインダクタアレイチップを提供する。
【解決手段】インダクタアレイチップ４０は、積層された複数の磁性体層４２を有する磁性体層積層体４１と、インダクタンス値が相互に異なる複数のインダクタＬ１，Ｌ２とを備える。複数のインダクタＬ１，Ｌ２のそれぞれは、複数のコイル状導体４３ａ、４３ｂと、ビアホール導体４４ａ、４４ｂとを有する。複数のコイル状導体４３ａ、４３ｂは、それぞれ、磁性体層４２間に配されている。ビアホール導体４４ａ、４４ｂは、複数のコイル状導体４３ａ、４３ｂを電気的に接続している。複数のインダクタＬ１，Ｌ２の少なくとも一つにおいて、当該インダクタＬ１が並列に接続された複数のインダクタ部Ｌ１ａ、Ｌ１ｂを有するようにビアホール導体４４ａが複数のコイル状導体４３ａを電気的に接続している。
【選択図】図４

Description

本発明は、インダクタアレイチップ及びそれを備えるＤＣ−ＤＣコンバータに関する。

従来、入力電力とは異なる電圧の電力を出力するなどの機能を有する素子として、ＤＣ−ＤＣコンバータが知られている（例えば特許文献１を参照）。特許文献１に記載のＤＣ−ＤＣコンバータは、インダクタが設けられたインダクタチップと、インダクタチップの上に設けられた制御チップ及びコンデンサチップとを備えている。

特許第４３２５７４７号公報

ところで、ＤＣ−ＤＣコンバータには、ひとつの入力電力から、電流及び電圧の少なくとも一方が異なる複数種類の電力を出力させたいという要望がある。この要望に応じたＤＣ−ＤＣコンバータとしては、複数のコンバート部を有するものが考えられる。ＤＣ−ＤＣコンバータに、出力電力の電圧及び電流の少なくとも一方が異なる複数種類のコンバート部を設けた場合、コンバート部毎にインダクタのインダクタンス値を異ならせる必要がある。

例えば特許文献１に記載のＤＣ−ＤＣコンバータのようにインダクタが設けられたインダクタチップを用いる場合、コイル状導体の積層数が異なる複数種類のインダクタをひとつのインダクタチップ内に設けることが考えられる。しかしながら、コイル状導体の積層数が異なる複数種類のインダクタをひとつのインダクタチップ内に設けた場合、インダクタチップの焼成時に磁性体層積層体内にクラックが生じやすい。このため、コイル状導体の積層数が異なる複数種類のインダクタが設けられたインダクタアレイチップには、安定して製造することが困難であるという問題がある。

本発明は、焼成時にクラックが生じにくく、安定して製造しやすいインダクタアレイチップを提供することを主な目的とする。

本発明に係るインダクタアレイチップは、磁性体層積層体と、複数のインダクタとを備える。磁性体層積層体は、積層された複数の磁性体層を有する。複数のインダクタは、磁性体層積層体内に配されている。複数のインダクタは、インダクタンス値が相互に異なる。複数のインダクタのそれぞれは、複数のコイル状導体と、ビアホール導体とを有する。複数のコイル状導体は、それぞれ、磁性体層間に配されている。ビアホール導体は、複数のコイル状導体を電気的に接続している。複数のインダクタの少なくとも一つにおいて、当該インダクタが並列に接続された複数のインダクタ部を有するようにビアホール導体が複数のコイル状導体を電気的に接続している。

本発明に係るインダクタアレイチップのある特定の局面では、複数のインダクタは、複数のインダクタ部を有する複数のインダクタを含む。複数のインダクタ部を有する複数のインダクタにおいて、複数のインダクタ部の接続態様が相互に異なる。

本発明に係るインダクタアレイチップの別の特定の局面では、複数のインダクタの少なくとも一つにおいて、複数のコイル状導体の少なくとも２つは並列に接続されている。

本発明に係るインダクタアレイチップの他の特定の局面では、複数のインダクタは、相互に同じ数のコイル状導体を有する。

本発明に係るＤＣ−ＤＣコンバータは、本発明に係るインダクタアレイチップを備える。

本発明によれば、焼成時にクラックが生じにくく、安定して製造しやすいインダクタアレイチップを提供することができる。

第１の実施形態に係るＤＣ−ＤＣコンバータの略図的回路図である。 第１の実施形態に係るＤＣ−ＤＣコンバータの略図的平面図である。 第１の実施形態におけるインダクタアレイチップの模式的断面図である。 第１の実施形態におけるインダクタアレイチップの一部分の模式的分解斜視図である。 第１の実施形態におけるインダクタアレイチップの略図的等価回路図である。 第２の実施形態におけるインダクタアレイチップの一部分の模式的分解斜視図である。 第２の実施形態におけるインダクタアレイチップの略図的等価回路図である。 第３の実施形態におけるインダクタアレイチップの模式的平面図である。 第４の実施形態におけるインダクタアレイチップの模式的平面図である。

以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。

また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。

（第１の実施形態）
図１は、本実施形態に係るＤＣ−ＤＣコンバータの略図的回路図である。まず、図１を参照しながら、ＤＣ−ＤＣコンバータ１の回路構成について説明する。

ＤＣ−ＤＣコンバータ１は、複数のコンバート部を有する。具体的には、ＤＣ−ＤＣコンバータ１は、２つのコンバート部１０ａ、１０ｂを有する。２つのコンバート部１０ａ、１０ｂは、同じ電源に接続される。従って、コンバート部１０ａに入力される電力の電圧及び電流と、コンバート部１０ｂに入力される電力の電圧及び電流とは、それぞれ等しい。コンバート部１０ａの出力電力と、コンバート部１０ｂの出力電力とでは、電流及び電圧の少なくとも一方が異なる。具体的には、本実施形態では、２つのコンバート部１０ａ、１０ｂのそれぞれに、同じ入力電圧Ｖｉｎの電力が入力される。コンバート部１０ａは、第１の出力電圧Ｖｏｕｔ１の電力を出力する。コンバート部１０ｂは、第２の出力電圧Ｖｏｕｔ２の電力を出力する。

コンバート部１０ａ、１０ｂは、入力端子１１ａ、１１ｂと、出力端子１２ａ、１２ｂと、第１のグラウンド端子１３ａ、１３ｂと、第２のグラウンド端子１４ａ、１４ｂとを有する。

入力端子１１ａ、１１ｂと出力端子１２ａ、１２ｂとの接続点１５ａ、１５ｂと、第１のグラウンド端子１３ａ、１３ｂと第２のグラウンド端子１４ａ、１４ｂとの接続点１６ａ、１６ｂとの間には、入力側コンデンサ１７ａ、１７ｂが接続されている。接続点１５ａ、１５ｂと出力端子１２ａ、１２ｂとの接続点１８ａ、１８ｂと、接続点１６ａ、１６ｂと第２のグラウンド端子１４ａ、１４ｂとの接続点１９ａ、１９ｂとの間には、出力側コンデンサ２０ａ、２０ｂが接続されている。

コンバート部１０ａ、１０ｂは、コントローラ２３ａ、２３ｂを有する。コントローラ２３ａ、２３ｂは、接続点１５ａ、１５ｂと、接続点２１ａ、２１ｂとの間のオン／オフをすると共に、接続点１５ａ、１５ｂと接続点１８ａ、１８ｂとの接続点２１ａ、２１ｂと、接続点１６ａ、１６ｂと接続点１９ａ、１９ｂとの接続点２２ａ、２２ｂとの間のオン／オフをする。具体的には、コントローラ２３ａ、２３ｂは、接続点１５ａ、１５ｂと接続点２１ａ、２１ｂとの間をオンとし、接続点２１ａと接続点２２ａとの間をオフとする第１の状態と、接続点１５ａ、１５ｂと接続点２１ａ、２１ｂとの間をオフとし、接続点２１ａと接続点２２ａとの間をオンとする第２の状態とを選択的に切り替える。

接続点２１ａ、２１ｂと接続点１８ａ、１８ｂとの間には、インダクタＬ１，Ｌ２が接続されている。上述のように、第１の出力電圧Ｖｏｕｔ１と第２の出力電圧Ｖｏｕｔ２とが異なる。このため、インダクタＬ１のインダクタンス値と、インダクタＬ２のインダクタンス値とは異なる。

次に、主として図２を参照しながら、ＤＣ−ＤＣコンバータ１の具体的構成について説明する。ＤＣ−ＤＣコンバータ１は、インダクタアレイチップ４０と、ＩＣチップ３０と、コンデンサチップ３１ａ、３１ｂ、３２ａ、３２ｂとを備えている。インダクタアレイチップ４０は、図１に示すインダクタＬ１，Ｌ２を構成している。ＩＣチップ３０及びコンデンサチップ３１ａ、３１ｂ、３２ａ、３２ｂは、それぞれ、インダクタアレイチップ４０の上に配されている。ＩＣチップ３０は、コントローラ２３ａ、２３ｂを構成している。コンデンサチップ３１ａ、３１ｂは、入力側コンデンサ１７ａ、１７ｂを構成している。コンデンサチップ３２ａ、３２ｂは、出力側コンデンサ２０ａ、２０ｂを構成している。

図３は、第１の実施形態におけるインダクタアレイチップ４０の模式的断面図である。図４は、第１の実施形態におけるインダクタアレイチップ４０の一部分の模式的分解斜視図である。なお、図４においては、インダクタアレイチップ４０の外層部を構成している磁性体層の描画を省略している。

図３及び図４に示されるように、インダクタアレイチップ４０は、磁性体層積層体４１を備えている。磁性体層積層体４１は、積層された複数の磁性体層４２を有する。磁性体層４２は、たとえば、フェライトなどの磁性体セラミックス等により構成することができる。磁性体層積層体４１を構成している磁性体層４２の層数は、インダクタアレイチップ４０に要求される特性等に応じて適宜設定することができる。磁性体層積層体４１を構成している磁性体層４２の層数は、例えば、８〜１２程度とすることができる。磁性体層４２の厚みも、インダクタアレイチップ４０に要求される特性等に応じて適宜設定することができる。磁性体層４２の厚みは、例えば、１６０〜２４０μｍ程度とすることができる。

磁性体層積層体４１内には、インダクタＬ１，Ｌ２が設けられている。インダクタＬ１，Ｌ２は、それぞれ、複数のコイル状導体４３ａ、４３ｂと、ビアホール導体４４ａ、４４ｂ（図４を参照）とを有する。インダクタＬ１とインダクタＬ２とは、相互に同じ数のコイル状導体４３ａ、４３ｂを有する。もっとも、本発明において、複数のインダクタにおいてコイル状導体の数量がすべて同じである必要は必ずしもない。なお、図４において、ビアホール導体４４ａ、４４ｂは、模式的に破線で描画されている。

コイル状導体４３ａ、４３ｂは、厚み方向において隣り合う磁性体層４２の間に配されている。複数のコイル状導体４３ａ、４３ｂは、ビアホール導体４４ａ、４４ｂによって電気的に接続されている。

コイル状導体４３ａ、４３ｂとビアホール導体４４ａ、４４ｂとは、適宜の導電材料によって構成することができる。コイル状導体４３ａ、４３ｂとビアホール導体４４ａ、４４ｂとは、例えば、銀、銅に代表される金属ペーストにより構成することができる。

図５及び図４に示されるように、インダクタＬ１，Ｌ２の少なくとも一つにおいて、そのインダクタが並列に接続された複数のインダクタ部を有するように、ビアホール導体が複数のコイル状導体を電気的に接続している。

具体的には、インダクタＬ２は、単一のインダクタ部により構成されている。一方、インダクタＬ１は、複数のインダクタ部Ｌ１ａ、Ｌ１ｂを有する。インダクタ部Ｌ１ａとインダクタ部Ｌ１ｂとは並列に接続されている。インダクタ部Ｌ１ａは、複数のビアホール導体４４ａ１〜４４ａ４により直列に接続された複数のコイル状導体４３ａ１〜４３ａ５により構成されている。インダクタ部Ｌ１ｂは、複数のビアホール導体４４ａ５〜４４ａ８により直列に接続された複数のコイル状導体４３ａ６〜４３ａ１０により構成されている。

ところで、一つのインダクタアレイチップに、インダクタンス値が相互に異なる複数のインダクタを設ける場合、複数のインダクタ間でコイル状導体の数を異ならせることが考えられる。すなわち、複数のインダクタ間で巻き数を異ならせることが考えられる。しかしながら、複数のインダクタ間で巻き数を異ならせた場合は、コイル状導体及びビアホール導体を構成するための導電剤を含む部分が偏在する。コイル状導体及びビアホール導体を構成するための導電剤を含む部分と、磁性体層を構成するための磁性体グリーンシートとでは焼成時の収縮率が異なる。このため、焼成時にクラックが発生しやすい。

それに対して、インダクタアレイチップ４０では、上述のように、複数のインダクタＬ１，Ｌ２の少なくともひとつが、並列に接続されたインダクタ部Ｌ１ａ、Ｌ１ｂを有する。このような構成を採用することにより、インダクタＬ１のインダクタンス値とインダクタＬ２のインダクタンス値とが異ならされている。すなわち、複数のインダクタＬ１，Ｌ２の少なくとも一つにおいて、並列に接続されたコイル状導体を設けることによって、インダクタＬ１のインダクタンス値とインダクタＬ２のインダクタンス値とが異ならされている。このため、インダクタＬ１が有するコイル状導体４３ａの数と、インダクタＬ２が有するコイル状導体４３ｂの数との差を少なくすることができる。よって、コイル状導体４３ａ、４３ｂ及びビアホール導体４４ａ、４４ｂを構成するための導電剤を含む部分の偏在度が低い。従って、インダクタアレイチップ４０は、焼成時にクラックが生じにくく、安定して製造しやすい。

以下、本発明の好ましい実施形態の他の例について説明する。以下の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。

（第２の実施形態）
図６は、第２の実施形態におけるインダクタアレイチップの一部分の模式的分解斜視図である。図７は、第２の実施形態におけるインダクタアレイチップの略図的等価回路図である。

第２の実施形態に係るインダクタアレイチップは、第１の実施形態に係るインダクタアレイチップ４０と、インダクタＬ１の構成において異なる。図７及び図６に示されるように、インダクタＬ１は、インダクタ部Ｌ１ｃ〜Ｌ１ｇを有する。インダクタＬ１ｃとインダクタＬ１ｄとは並列に接続されている。インダクタＬ１ｃは、コイル状導体４３ａ１により構成されている。インダクタＬ１ｄは、コイル状導体４３ａ２により構成されている。インダクタＬ１ｆとインダクタＬ１ｇとは並列に接続されている。インダクタＬ１ｆは、コイル状導体４３ａ９により構成されている。インダクタＬ１ｇは、コイル状導体４３ａ１０により構成されている。インダクタＬ１ｃ及びインダクタＬ１ｄと、インダクタＬ１ｅと、インダクタＬ１ｆ及びインダクタＬ１ｇとは、直列に接続されている。インダクタＬ１ｅは、ビアホール導体４４ａにより直列に接続されたコイル状導体４３ａ３〜４３ａ８により構成されている。

本実施形態においても、第１の実施形態と同様の効果が奏される。このように、インダクタを構成している複数のインダクタ部は、少なくとも２つのインダクタ部が並列に接続されている限りにおいて、接続態様は特に限定されない。

また、第１及び第２の実施形態では、２つのインダクタのうちの１つのみが複数のインダクタ部を有する例について説明した。但し、本発明は、この構成に限定されない。例えば、２つのインダクタ部の両方が複数のインダクタ部を有していてもよい。その場合、複数のインダクタ部を有する複数のインダクタにおいて、複数のインダクタ部の接続態様が異なることが好ましい。たとえば、インダクタアレイチップに、第１の実施形態におけるインダクタＬ１と第２の実施形態におけるインダクタＬ２とが設けられていてもよい。

（第３及び第４の実施形態）
図８は、第３の実施形態におけるインダクタアレイチップの模式的平面図である。図９は、第４の実施形態におけるインダクタアレイチップの模式的平面図である。

第１の実施形態では、ＤＣ−ＤＣコンバータ１が２つのコンバート部１０ａ、１０ｂを有しており、インダクタアレイチップ４０が２つのインダクタＬ１，Ｌ２を有する例について説明した。しかしながら、本発明はこの構成に限定されない。

例えば、ＤＣ−ＤＣコンバータがコンバート部を３つ以上備える場合には、インダクタアレイチップに３つ以上のインダクタが設けられていてもよい。例えば、コンバート部を４つ有するＤＣ−ＤＣコンバータに用いられる場合には、図８に示されるように、インダクタアレイチップ４０に４つのインダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ１４を設けてもよい。例えば、コンバート部を６つ有するＤＣ−ＤＣコンバータに用いられる場合には、図９に示されるように、インダクタアレイチップ４０に６つのインダクタＬ２１，Ｌ２２，Ｌ２３，Ｌ２４，Ｌ２５，Ｌ２６を設けてもよい。

（他の実施形態）
インダクタアレイチップに設けられた複数のインダクタで、コイル状導体の太さ（断面積）、巻き数及びコイル径の少なくともひとつが相互に異なっていてもよい。ここで、コイル状導体のコイル径とは、コイル状導体の中心を通る直線上でコイル状導体幅の最も太い箇所の内径である。

焼成前に、コイル状導体を構成するための少なくとも一つの導電性ペースト層の上に、カーボンなどからなる消失層を設けることにより、少なくともひとつのコイル状導体の上に空洞を形成してもよい。その場合において、複数のインダクタにおいて、空洞が上に設けられたコイル状導体の数が異なっていてもよい。換言すれば、空洞が上に設けられたコイル状導体の数を異ならせることによってインダクタのインダクタンス値が異ならされていてもよい。通常、空洞が上に設けられたコイル状導体の数が多くなるほど、インダクタのインダクタンス値が大きくなる。

第１の実施形態では、隣り合う磁性体層間に、ひとつのインダクタを構成するコイル状導体が一つのみ設けられている例について説明した。但し、本発明は、この構成に限定されない。例えば、隣り合う磁性体層間に、ひとつのインダクタを構成するコイル状導体が複数設けられていてもよい。このようにすることにより、例えば、コイル状導体が設けられた層数を同じにしつつ、インダクタに含まれるコイル状導体の数量を変化させ、インダクタンス値を変化させることができる。

１…ＤＣ−ＤＣコンバータ
Ｌ１、Ｌ２，Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２６…インダクタ
Ｌ１ａ〜Ｌ１ｇ…インダクタ部
１０ａ、１０ｂ…コンバート部
１１ａ、１１ｂ…入力端子
１２ａ、１２ｂ…出力端子
１３ａ、１３ｂ…第１のグラウンド端子
１４ａ、１４ｂ…第２のグラウンド端子
１５ａ、１５ｂ、１６ａ、１６ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ…接続点
１７ａ、１７ｂ…入力側コンデンサ
２０ａ、２０ｂ…出力側コンデンサ
２３ａ、２３ｂ…コントローラ
３０…ＩＣチップ
３１ａ、３１ｂ、３２ａ、３２ｂ…コンデンサチップ
４０…インダクタアレイチップ
４１…磁性体層積層体
４２…磁性体層
４３ａ、４３ｂ…コイル状導体
４４ａ、４４ｂ…ビアホール導体

Claims (5)

1. 積層された複数の磁性体層を有する磁性体層積層体と、
   前記磁性体層積層体内に配されており、インダクタンス値が相互に異なる複数のインダクタと、
   を備え、
   前記複数のインダクタのそれぞれは、
   前記磁性体層間に配された複数のコイル状導体と、
   前記複数のコイル状導体を電気的に接続しているビアホール導体と、
   を有し、
   前記複数のインダクタの少なくとも一つにおいて、当該インダクタが並列に接続された複数のインダクタ部を有するように前記ビアホール導体が前記複数のコイル状導体を電気的に接続している、インダクタアレイチップ。
2. 前記複数のインダクタは、複数のインダクタ部を有する複数のインダクタを含み、
   前記複数のインダクタ部を有する複数のインダクタにおいて、前記複数のインダクタ部の接続態様が相互に異なる、請求項１に記載のインダクタアレイチップ。
3. 前記複数のインダクタの少なくとも一つにおいて、前記複数のコイル状導体の少なくとも２つは並列に接続されている、請求項１または２に記載のインダクタアレイチップ。
4. 前記複数のインダクタは、相互に同じ数の前記コイル状導体を有する、請求項１〜３のいずれか一項に記載のインダクタアレイチップ。
5. 請求項１〜４のいずれか一項に記載のインダクタアレイチップを備えるＤＣ−ＤＣコンバータ。

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