CN101048780A - 用于校准和/或校直通信信道的方法和装置 - Google Patents

用于校准和/或校直通信信道的方法和装置 Download PDF

Info

Publication number
CN101048780A
CN101048780A CNA2005800280482A CN200580028048A CN101048780A CN 101048780 A CN101048780 A CN 101048780A CN A2005800280482 A CNA2005800280482 A CN A2005800280482A CN 200580028048 A CN200580028048 A CN 200580028048A CN 101048780 A CN101048780 A CN 101048780A
Authority
CN
China
Prior art keywords
passage
probe
signal
mixed signal
comparison
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800280482A
Other languages
English (en)
Other versions
CN101048780B (zh
Inventor
C·A·米勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FormFactor Inc
Original Assignee
FormFactor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FormFactor Inc filed Critical FormFactor Inc
Publication of CN101048780A publication Critical patent/CN101048780A/zh
Application granted granted Critical
Publication of CN101048780B publication Critical patent/CN101048780B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
    • G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K5/00—Methods or arrangements for verifying the correctness of markings on a record carrier; Column detection devices
    • G06K5/04—Verifying the alignment of markings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

一连串脉冲可被驱动到各个驱动通道，各个驱动通道在缓冲器的输出端生成一连串混合脉冲。各个混合脉冲是由驱动到驱动通道的各个脉冲构成。可调节与驱动通道相关联的时间偏移量，直到混合脉冲中的各个脉冲对齐或接近对齐。这些时间偏移量对驱动通道进行校准和/或校直，从而补偿通过驱动通道的传播延迟的偏差。混合脉冲可经由比较通道反馈到测试器，且可使与用于各个比较通道的比较信号相关联的偏移量与混合脉冲对齐，这可校准和/或校直比较脉冲。

Description

用于校准和/或校直通信信道的方法和装置
技术领域
本发明一般地涉及对校准和/或校直信道。信道被用于任意数量的器件或系统中，并且在许多这些应用中校准或校直信道是有益的。使用信道的一个非限定性示例是诸如用于测试电子器件的测试系统。
背景技术
图1示出了用于测试诸如半导体器件的电子器件的一示例性测试系统100的简化框图。例如，图1的测试系统100可测试非单一晶片的管芯、单一管芯(封装或未封装)、或多芯片模块。此系统100也可被配置成测试诸如印刷电路板的其它类型的电子器件。如图所示，系统100可包括测试器102、通信连接104、探针头107、和用于在测试器102与被测试电子器件(“DUT”)112之间传送测试信号的探针卡108。测试系统100也可包括具有用于支承和移动DUT 112的可移动卡盘114的外壳106。探针卡的探针110接触到DUT并由此与DUT形成电连接。
通信连接104(例如同轴电缆、光纤、无线链路等)、测试头107以及探针卡110在测试器102与DUT 112的端子(未在图1中示出)之间形成多个信道(未在图1中示出)。测试器102生成测试数据，该测试数据经由这些信道(未在图1中示出)传送到DUT 112的端子(未在图1中示出)。由DUT 112生成的响应数据经由其它这些信道(未在图1中示出)反方向传送回测试器102。在一些测试系统中，相同的信道被用于测试数据和响应数据。
图2示出了被配置成测试具有两个输入端220和222与一个输出端234的DUT112的一示例性测试器102的简化框图。例如，DUT 112可以是具有四个一位存储单元的小存储器。响应于两位地址向输入端220和222的输入，DUT 112中的内部电路(未示出)通过输出端子234输出存储在存储单元中的、与地址相对应的一位数据。(当然，存储器DUT通常具有多得多的地址输入和多得多的数据输出以及其它输入和输出。为了描述和讨论起见，简化图2所示的DUT 112。)
如图2所示，测试器102包括生成输入到DUT 112的输入端220和222的测试图的测试数据发生器202。在此示例中，每个测试图由两位数据构成。测试数据发生器202将测试图输出(204)到定时控制器206，该定时控制器206将测试图中的每一位输出(208、210)到驱动器212、214。驱动器212、214通过驱动通道216、218将测试图驱动到输入端220、222。如以上所讨论的，尽管未在图2中示出，但是通道216、218可包括经由诸如通信链路(例如图1中的104)、测试头(例如图1中的107)、和探针卡(例如图1中的108)的路径。比较通道232(可包括与驱动通道216、218相同的路径)将通过DUT 112响应测试图所生成的输出传送到测试器102。(在本文中，用于将测试数据从测试器102传送到DUT 112的信道(例如216)称为“驱动通道”，而用于将响应数据从DUT 112传送到测试器102的信道(例如232)称为“比较通道”。应当注意：在许多测试器中，通道可选择性地设置成用作驱动通道或比较通道，或者同时用作驱动通道和比较通道。)比较器228将由DUT 112生成的输出与输入(226)到比较器228的期望响应作比较。结果采集/分析器230接收比较结果，并且也可分析该比较以确定DUT112是否正确地响应测试图。测试数据发生器202也可与测试图一起生成期望响应，且也将期望响应输出(226)到定时控制器206。定时控制器206输出(226)期望响应与比较信号224，该比较信号224在由DUT生成的响应数预期到达通道232上的比较器228时激活该比较器228。
如所期望的，图2所示系统信号的定时通常是重要的。例如，对于测试图的位而言，同时或在指定时差内到达DUT 112的输入端220、222通常是重要的。作为另一示例，对于期望响应226与比较信号224而言，要同时或在响应数据从DUT112到达比较通道232的比较器228的指定时差内激活通常是重要的。在许多应用中，必须补偿信号通过驱动通道216、218和比较通道232的传播延迟中的差异。
图3示出了图2系统中信号的一示例性时序图。在图3所示的示例中，所有定时都相关于主时钟302的上升沿，该主时钟302可在定时控制器206或测试器102中的其它地方生成。当然，除主时钟的上升沿之外的其它也可用作定时基准。如图3所示，定时发生器206延迟测试图的各个位的输出208、210(参看图2)达不同偏移量314、316，从而尽管通过驱动通道216、218的传播延迟中存在偏差，仍使测试图中的位同时或接近同时地到达DUT 112的输入端220、222(参看图2)。在图3所示的示例中，输入(208)到驱动器212的位(在图3中通过脉冲304表示)延迟达时间偏移量314，而输入(210)到驱动器214的位(在图3中通过脉冲306表示)延迟达时间偏移量316。又如图3所示，这使得位同时或接近同时地到达DUT 112的输入端220、222。(输入(208)到驱动器212并被驱动到驱动通道216的位到达输入端220时在图3中表示成脉冲304’；相似地，输入(210)到驱动器214并被驱动到驱动通道218的位到达输入端子222时在图3中表示为脉冲306’。)当然，偏移量314可以是零。图3中的偏移量318表示从时间基准(在本示例中，为主时钟脉冲302的上升沿)到向比较器228提供期望响应数据226和比较信号224(参见图2)的延迟。在图3中，期望响应数据由脉冲308表示，而比较信号由脉冲312表示。如图3所示，偏移量318被设置成比较信号(图3中的脉冲312)与响应数据从DUT 112到达比较通道232上的比较器228同步。
偏移量314、316可被存储在定时控制器206中的存储表或阵列(未示出)中。此外，每个偏移量314、316和318可包括多个部分。例如，诸如图1测试系统100的测试系统开始时在不用探针卡108的情况下进行校准，然后用探针卡108进行校直。因此，每个偏移量314、316和318可包括：表示通过相应驱动或比较通道的从测试器102到测试头107与探针卡108之间的接口(未示出)的一部分的延迟的校准延迟；以及表示通过探针卡的校直延迟。术语“校准”通常用来表示设定时延或时间偏移量以使得探头107和探针卡108之间的接口的传播延迟相等，而术语“校直”通常用来表示设定附加时延或偏移量以补偿通过探针卡的传播延迟的差异。然而，在本申请中，术语“校准”和“校直”被宽泛并同义地使用，以包括确定和/设定任何时延或偏移量，不管涉及了部分还是全部通道。术语“时延”和“偏移量”也被宽泛并同义地使用。
需要一种用于确定校准和/或校直偏移量的改进方法和装置。
发明内容
在本发明一实施例中，校准基片将测试器的驱动通道与比较通道电连接在一起。脉冲、一串脉冲、或周期波形被驱动到各个驱动通道，该驱动通道在校准基片或基片的短路节点或求和结点上产生混合脉冲、一串混合脉冲、或混合波形。这些混合脉冲、一串混合脉冲、或混合波形从校准基片的求和结点分配到比较通道。求和结点也可连接到功率检测电路。各个混合脉冲或混合波形是来自驱动通道的单个脉冲或波形的合成或求和。与驱动通道相关联的时间偏移量被调节到混合脉冲的各个脉冲对齐或接近对齐。这可通过分别调节各个脉冲的定时来完成，以实现混合波形的最大功率谱密度。这些时间偏移量对驱动通道进行校准和/或校直，从而补偿通过驱动通道的传播延迟的差异。在实现驱动通道的对齐之后，随后混合脉冲和混合波形可被测试器用作信号基准源，以校准比较通道的偏移量。
附图说明
图1示出一示例性测试系统。
图2示出一示例性测试器和DUT。
图3示出对应于图2的测试器和DUT的一示例性时序图。
图4示出一示例性测试器和校准基片。
图5示出图4的测试器和校准基片的一部分，以及一组校准电路的示例性配置。
图6示出用于对图4和5的通道进行校准和/或校直的一示例性过程。
图7a、图7b以及图8示出对应于图4和图5的测试器和校准基片的示例性时序图。
图9示出用于实现图6的步骤604的一示例性过程。
图10示出对应于图4和5的另一示例性时序图。
图11示出图4的测试器和校准基片的一部分以及一组校准电路的另一个示例性配置。
图12示出图4的测试器的一部分、测试头、探针卡以及另一个示例性校准基片的一部分。
图13示出一示例性探针卡。
图14示出另一个示例性探针卡。
具体实施方式
本说明书描述了本发明的各个示例性实施例和应用。然而，本发明并不限于这些示例性实施例和应用，或限于本文中所描述的示例性实施例和应用的操作方式。
图4示出了一示例性校准基片412，该校准基片412可用来确定用于驱动和比较与示例性测试器401相关联的通道的校准偏移量和/或校直偏移量。为了示例和讨论的目的(且并非作为限制)，测试器401在图4中被示为具有十八个通道。还是为了示例和讨论且并非作为限制，测试器401被配置成对DUT进行测试，这些DUT是具有三个输入端和两个输出端的只读存储器(ROM)。例如，ROM可具有四个两位存储单元，且输入端可包括一个可读端子和两个地址端子；输出端可包括两个数据输出端。在该示例中，测试器401的十八个通道被配置如下：九个被配置成用于驱动三个DUT的输入端的驱动通道；六个被配置成用于接收来自三个DUT的输出端(未示出)的输出的比较通道；以及三个未使用。因而通过这样配置，测试器401能并行地测试三个DUT(未示出)。
如图4所示，测试器401包括测试数据发生器402、定时控制器406以及结果采集/分析器430，这些一般类似于图2中的同名元件。测试器401也包括控制器408和相关联的存储器410。控制器408可以是微处理器或在存储于存储器410的软件(包括固件或微代码)的控制下操作的微控制器，该存储器410可包括但不限于：基于半导体的存储器、基于磁性的存储器、基于光学的存储器等任何类型的存储器。或者，控制器408可用硬连线电路实现，或者是在微处理器或微控制器上运行的软件和硬连线电路的组合。如图所示，总线404提供测试器401内的数据通信。
如图4所示，测试器通道被分成三组420、422和424，每一组都被配置成与一个DUT(未示出)通过接口连接。各个通道组420、422和424都包括六个通道：三个驱动通道、两个比较通道以及一个未使用通道。定时控制器406将由测试数据发生器402生成的测试数据图输出(412)到各个驱动通道的输入端(图4中标识为“A”)。定时控制器406将期望响应数据输出(416)到各个比较通道中各个比较器的一个输入端，并且定时控制器406还将比较信号输出(414)到各比较器。(期望响应数据输出和输入在图4中标识为“C”，而比较信号在图4中标识为“B”。)结果采集/分析器430接收各个比较通道端部的各个比较器的输出作为输入419。(比较器的输出和结果采集/分析器430的输入在图4中标识为“E”)。如以下将更详细讨论的，各个通道组420、422和424中的未使用通道可被配置成用作校准通道；即，未使用通道可被配置成向被用来校准通道组中的另一个通道的测试器401返回数据。在图4所示的示例中，各个通道组420、422和424中的未使用通道被配置成用作校准通道，并且各个通道的输出被输入(418)到控制器408并在图4中标识为“D”。然而，应当注意：校准通道并非必需是未使用通道。例如，校准通道可以是通常在测试期间用来提供电源或接地的通道、对应于未使用探针的通道、比较通道、或者对应于DUT上不要求校准或者用单独步骤或过程进行校准的输入和/或输出端的通道。在本文中，术语“校准通道”被宽泛地用来表示任一这种通道，或任何可用来向用于校准另一通道的测试器401返回数据的通道。类似地，术语“校准探针”被宽泛地用来表示对应于任一这种校准通道的探针。
在图4所示的示例中，校准基片412包括三组校准电路426、428和430，它们分别对应于测试器401中的各个通道组420、422和424。
图5示出了校准基片412的部分视图，以及一组校准电路426和相应测试器通道组420的详细视图。另两组校准电路428和430可进行类似的配置并连接到另两个测试器通道组422和424，这两个通道组422和424可类似于图5中通道组420的配置。
参见图5，第一测试器通道组420由分别用于驱动驱动通道514、516和518的三个驱动器508、510和512构成，这些驱动通道被用来将数据驱动到DUT(未示出)。输入到驱动器508、510和512的是输入502、504和506，如图5所示，这些输入502、504和506接收由测试发生器402生成并由定时发生器406输出的测试数据(参见图4)。又如图5所示，第一测试器通道组420也包括两个比较通道544和546，这些比较通道544和546被用来接收由DUT(未示出)响应于测试数据产生的响应数据。比较通道544和546包括分别由比较信号556和568激活的比较器550、552。期望响应数据560、562分别输入到各个比较器550和552。又如图5所示，第一测试通道组420也包括不用来测试DUT的通道548，并且在此示例中，未使用通道548被配置成将检测器536的输出返回到测试器401的校准通道。
再次参看图5，在校准基片412上或内部的第一组校准电路426包括用于接触驱动通道514、516和518的端部的三个输入端520、522和524，这些驱动通道514、516和518由其输入为502、504和506的驱动器508、510和512来驱动。校准基片412通过任选电阻528将输入端520、522和524连接到输出端538、540，这些任选电阻528可调节尺寸以在输入到缓冲器532的求和结点530上减小或消除脉冲反射和/或按比例决定电压的大小。从各个输入端520、522、524到各个输出端538、548以及到缓冲器532的导电路径的长度可通过按需包括Z字形或曲线526变成长度相等或延迟接近相等，以使路径长度相等或者接近相等，从而延迟相等或接近相等。
如图5所示，可进行滤波(580)的缓冲器532的输出534被连接到检测器536，该检测器536的输出端被连接到校准输出端542，该校准输出端542被连接到未使用/校准通道548。对应于未使用/校准通道558的采集块554的配置可采用多种方式，并且也可取决于检测器536的输出配置。例如，检测器536可以是功率检测器，并且如果检测器536在求和结点530输出与功率成比例的模拟DC电压，则采集块548可以是DC电压测量电路。检测器536可包括输出与求和结点530处的功率成比例的数字的A/D转换器。在该情形中，采集块554可以是并联或串联数字交织的。应当注意：检测器536并非必需是功率检测器。例如，当混合脉冲中的各个脉冲对齐时，混合脉冲的上升和下降沿处于最大斜度且脉冲宽度最小。因此，检测任一或全部这些混合脉冲特性的任何检测器可被用来检测各个脉冲的对齐。
如上所述，除了未使用通道之外的其它通道也可被配置成用作校准通道，因而可略去图5中的未使用/校准通道548，且检测器536的输出端被连接到比较通道544或546之一、或者在校准期间可用的任何其它通道，以向测试器401返回校准数据。如果比较通道544或546之一被配置成为校准通道，则可包括开关(未示出)以在检测器536与求和结点530之间开关比较通道544或546。
应当描述的另一替代方案包括在除校准基片412之外的位置上实现检测器536。例如，检测器536可全部或部分地实现为在测试器401的控制器408上运行的软件。此软件可被配置成检测脉冲中的功率或者脉冲的边沿斜度或宽度。
如上所述，缓冲器532的输出可任选地进行过滤，例如通过被配置成从缓冲器532的输出中选择或移除特定DC或谐波分量的高通或带通滤波器580。取决于检测器类型和脉冲或周期波形，可通过选择性地测量DC上的功率或周期波形的谐波上的功率来获得改进的功率灵敏度。应当注意：元件532、580和536的精确定位并非关键，并且这些元件可设置在如图5所示的校准基片上、图1的探针卡106上、图1的测试头107上、图1的测试器102上、或在其它地方。
校准基片412的输入端520、522和524以及输出端538、540和542可与探针卡的探针(类似于图1中的探针110和探针卡108)进行暂时接触，在该情况下探针卡的探针表示驱动通道514、516、518；比较通道544、546；以及未使用/校准通道548的端部。在此情形中，校准基片412可被用来对从测试器到探针的端部的测试器通道(驱动和比较)进行校准和/或校直。或者，如果已经对部分通道进行了校准和校直，则校准基片412可被用来对尚未进行校准或校直的部分通道进行校准或校直。例如，测试器通道可在开始时从测试器到测试头(例如图1中的107)与探针卡(例如图1中的108)之间的接口进行校准，并且校准的结果作为定时偏移量存储在定时控制器406中。在此情形中，校准基片412可被用来确定附加时间偏移量(例如，如上所述)以校直测试器通道的对应于探针卡的一部分。然而，校准基片412的输入端520、522、524和输出端538、540、542不需要连接到探针卡的探针，但是可连接到沿着测试器通道的任一点，且可用来对通道的任意部分进行校准和/校直。例如，校准基片的端子可被连接到测试头(例如图1中的107)。(如上所述，术语“校准”和“校直”在本说明书中被宽泛且同义地用来包括任何时延或偏移量的确定或设定，不管涉及的是通道的一部分还是全部。)
校准基片412可由任何类型的基片制成，该基片可支承诸如迹线、电阻器、滤波器、检测器、终端等电气元件。这种基片的示例包括但不限于：半导体晶片、印刷电路板、陶瓷材料等。另外，电气元件可全部或部分地设置在基片表面和/或基片内部。此外，校准基片412可在校准期间设置在卡盘(参见图1)上，然后可移除校准晶片412并用一个或多个DUT来替代。或者，校准基片412可设置在位于例如探针(未示出)的外壳(例如图1的106)内的第二卡盘(未示出)上。
图6示出了校准基片412被用来校准测试器401的驱动通道和比较通道的示例性过程。图6将参考与图5所示的测试通道组420和校准电路426相对应的驱动通道514、516和518、比较通道544和546以及未使用通道/校准通道548进行讨论。然而，图6所示的过程也适用于测试通道组422和424与校准电路428和430。甚至，可在各个测试通道组420、422和424的驱动和比较通道上同时执行图6的过程。应当显而易见，测试通道组420、422和424各自对应于一个DUT(未示出)，即各个测试通道组420、422以及424被配置成在校准和/或校直之后测试一个DUT(未示出)。因而，在图4-6所示的示例中，校准电路426、428、430的每一组都被配置成对对应于一个DUT的测试通道组420、422、424进行校准或校直。因此，校准基片412被配置成基于每个DUT对测试通道进行校准和校直。当然，这种逐个DUT配置是任选的。另外，每个DUT有三个驱动通道、两个比较通道以及一个未使用通道的具体配置也是任选地，并且事实上为了讨论目的进行了简化。大部分DUT需要多得多的驱动和比较通道。图6中示出的过程适用于驱动和比较通道的任何配置。
图6所示的过程可全部或部分地实现为通过控制器408来执行的软件。或者，图6所示的过程可用硬连线电路或软件与硬连线电路的组合来实现。此外，图6所示的过程可完全自动化，且除了启动此过程之外不需要用户的干预。或者，图6的过程可完全由用户手动实现、或可通过部分自动部分手动地来实现。
首先，校准基片412被置于卡盘(例如图1中的114)上、且其端子(例如520、522、524、538、540以及542)与探针卡的探针(例如图1的探针卡108的探针110)相接触。然后，在图6的步骤602，一个脉冲、一串脉冲、或周期波形被同时驱动到驱动通道514、516和518的每一个中。在此示例中，一串脉冲被驱动到各个驱动通道，但是可选择将一个脉冲驱动到各个驱动通道，或者可将一波形驱动到各个驱动通道。
测试数据发送器402可生成脉冲，这些脉冲通过定时控制器406输出到驱动器508、510和512的输入端502、504和506。一串脉冲等效于将一方波驱动到驱动通道514、516和518的每一个中。如图5所示，脉冲在输入端520、522和524处接收，在求和结点530处结合，并输入到缓冲器532。如上所述，任选电阻528可被调整尺寸以与驱动通道514、516和518以及缓冲器532的阻抗相匹配，但对于测试器应用一般不作要求。又如上所述，可包括Z字形或曲线526，从而用于所有输入信号的、通过校准基片412到缓冲器532的电通路具有相同的长度。缓冲器532可包括例如用于信号或阻抗标定的放大器，或者可略去缓冲器532。缓冲器532的输出534是对驱动到驱动通道514、516和518的脉冲进行求和所构成的混合波形。
图7a示出可能出现在缓冲器532的输出534上的一示例性混合脉冲710。图7a也示出了输入到驱动器508、510、512并驱动三个驱动通道514、516和518的示例性脉冲输入502、504、506：脉冲704输入到驱动器508并被驱动到驱动通道514；脉冲706被驱动到驱动通道516；以及脉冲708被输入(506)到驱动器、并被驱动到驱动通道518。在图7a中，脉冲704、706和708被示为与主时钟脉冲702一致，该主时钟脉冲702是在测试器401内生成、作为基准的系统时钟。因而，在图7a中，脉冲704、706和708被示为是输入到驱动器508、510和512的输入502、504和506。图7a中示出了随后在缓冲器532的输出534上短暂出现的混合脉冲710的一个示例。应当显而易见，混合脉冲710是缓冲器532的输出534上的重叠且扭斜脉冲704、706和708的合成。因为通过驱动通道514、516和518的传播延迟存在偏差，所以在缓冲器532的输出处脉冲704、706和708是扭斜的。如图7b所示，在一串这种脉冲714、716、718、720被驱动到驱动通道514、516、518的每一个时(示例性脉冲序列714，其每一个可类似于图7a所示的脉冲704被输入(502)到驱动器508且被驱动到驱动通道514；示例性脉冲序列716，其每一个可类似于图7a所示的脉冲706被输入(504)到驱动器510且被驱动到驱动通道516；以及示例性脉冲序列716，其每一个可类似于图7a所示的脉冲708)，则在缓冲器532的输出534上出现一串混合脉冲722、724、726、728。(一串主时钟脉冲712也在图7b中示出。)
再参看图6，因为脉冲在步骤602被驱动到了驱动通道514、516和518，所以在步骤604对驱动通道进行校准和/或校直。驱动通道514、516和518可通过在与驱动通道514、516和518的每一个相关联的定时控制器406内调节时间偏移量，直到缓冲器532的输出534的重叠扭斜脉冲对齐来进行校准或校直。例如，如图8所示，脉冲706在输入(504)到驱动器510之前由定时控制器406延迟一时延814(从主时钟702的上升沿开始)，而脉冲708在输入(506)到驱动器512之前延迟一时延816。在图8所示的示例中，输入(502)到驱动器508的脉冲704不延迟，尽管它也可进行延迟。又如图8所示，偏移量814和816被选择成将形成混合脉冲710的三个脉冲704、706和708在缓冲器532的输出534对齐，从而形成对齐的混合脉冲710。时延814和816以及用于脉冲704的时延(在图8所示的示例中为零)可被存储在定时控制器406中，并在测试DUT(未示出)时使用。此时可对驱动通道514、516和518进行校准和/或校直。
注意：如图8所示，混合脉冲710并未完全理想对齐，因为在一些情形中，可能并不需要或不可能完全对齐脉冲。然而，混合脉冲710中的脉冲越对齐，则定时偏移量就越精确。
图9示出了图6的步骤604对驱动通道514、516、518进行校准和/校直的一示例性方法。在步骤902，定时控制器406上要进行校准或校直的偏移量被设置成对于所有驱动通道514、516和518相同。例如，偏移量可被设置成零。在步骤904，单驱动通道被选择成要进行校准或校直的驱动通道。
在步骤906，确定混合脉冲710(图7a)的功率。缓冲器532的输出534要输入其中的检测器536可以是功率表。例如，检测器536可确定从缓冲器532输出(534)的混合脉冲710序列的均方根(RMS)电压。或者，检测器536可确定混合脉冲710序列的峰值均方或峰值均方根电压。作为另一个替代方案，检测器536可向测试器401的控制器408返回混合脉冲的各种可能电压参数的测量结果(该测量结果可被数字化)，该测试器401可根据由检测器536获得的测量结果确定混合脉冲的峰值均方或峰值均方根电压。众所周知，RMS电压对应于功率。(如上所述，缓冲器532的输出534可由任选滤波器580滤波。)因为仅需要进行一相对功率测量，所以检测器可有选择的是一简单方波整形和平均电路。例如，混合波形电压可通过检测器536使用一模拟混频器来形成方波形状，该模拟混频器生成具有两倍频率和一直流分量的交流电信号。该交流电信号可使用低通滤波器来消除，或者可将交流电信号转换成数字振幅数据。混合信号中的功率对应于直流分量或数字化交流分量。不管检测器536如何配置，检测器536都可任选地包括图1测试器的控制器408所需的模数转换器。
在步骤908，改变在步骤904选择的驱动通道的定时偏移量，这将改变脉冲输入到所选通道的驱动器的时间，而这又将改变混合脉冲710的形状(通过改变混合脉冲710中脉冲的对齐)。在步骤910，再次确定混合脉冲的功率(此时因偏移量在步骤908的变化而变化)。在步骤912，确定混合脉冲中的功率是否到达峰值功率。如果没有，则再次在步骤908改变在步骤904选定的驱动通道的时间偏移量，并且再次在步骤916确定混合脉冲的功率。(在步骤908可任选地在功率变化的方向上改变时间偏移量；即，如果功率减小则减小时间偏移量，而如果功率增大则增大时间偏移量。)重复在步骤908改变偏移量和在步骤910读取功率的步骤，直到在步骤912获得混合脉冲710的峰值功率，然后在步骤914确定是否已校准了所有驱动通道。如果没有，则在步骤904选择新的驱动通道，并重复步骤906、908、910和912，直到在混合信号710中获得新选驱动通道的对应于峰值功率的偏移量。在获得所有驱动通道的偏移量之后，图9的过程结束。或者，图9的过程可被重复两次或多次(在不重复步骤902的情况下)。取决于初始扭斜量的大小，将图9的过程重复两次或多次(在不重复步骤902的情况下)会改进偏移量的精度和分辨率。
再参看图6，在驱动通道已在步骤604进行校准和/或校直之后，在步骤606对比较通道544和546进行校准和/或校直。图10示出了对比较通道544和546进行校准和/或校直的一示例性方法。图10示出了在步骤604进行校准或校直时的主时钟702与输入(502、504、506)到驱动器508、510和512的脉冲704、706和708。结果形状1002和1006被放大成能明显看出是各个脉冲的求和。在理想情况下将不会呈现放大的阶梯状上升沿和下降沿。通过使比较信号556对齐比较器550来选择用于比较通道544的、从主时钟702开始的时间偏移量1010，该比较器550在其输入具有混合脉冲1002。类似地，通过使比较信号568对齐比较器552来选择用于比较通道546的、从主时钟702开始的时延偏移量1012，该比较器552在其输入具有混合脉冲1006。时延偏移量1010和1012被存储在定时控制器406中。
如上所述，图6的过程可全部或部分地实现为在控制器408上执行的软件，其中图6的过程包括图9所示的对驱动通道进行校准或校直的过程、以及以上参照图10所讨论的对比较通道进行校准或校直的过程。(或者，图6所示的过程可用硬连线电路或软件与硬连线电路的组合实现。)例如，控制器408可在总线404上发送控制信号，这使测试数据发生器402生成如以上参照图6的步骤602所讨论的脉冲序列。然后，控制器408可在总线404上发送控制信号，这使定时控制器406将驱动通道514、516和518的时延偏移量设置成与以上参照图9的步骤902讨论的相同的值。然后如以上参照图9的步骤904所讨论的，控制器408可选择要进行校准的驱动通道。被配置成检测如以上所讨论的混合脉冲序列的RMS电压或其它测量结果的检测器536可数字化混合脉冲710的RMS电压读数，并经由备用通道548将该数字化读数发送到控制器408。然后，控制器408可存储此数字化RMS电压读数，该数字化RMS电压读数与由缓冲器532输出(534)的混合脉冲710中的功率成比例，也如上所述。然后，控制器408可在总线404上发送控制信号，这使定时控制器406改变选定驱动通道的延迟时间偏移量，如以上参照步骤908所述。然后，在步骤910，控制器408可读取由缓冲器532输出(534)的结果混合脉冲710的RMS电压(该电压与功率成比例)，并重复步骤908和910直到在步骤912检测到峰值功率读数。峰值功率可由控制器408通过检测器536检测到的RMS电压读数的变化来确定，该检测器536示出了从递增读数到递减读数的变化。控制器408可重复步骤904、906、908、910和912来校准每一个驱动通道，直到在步骤914确定已校准了所有驱动通道。如上所述，控制器408可被编程为重复图9的过程两次或多次，以对各个驱动通道确定的偏移量中获得更大的精度。可在各比较通道544、546中的比较器550、552与控制器408之间构成连接(图4或5中未示出)，从而控制器408能使比较信号556、568与如以上参照图6的步骤606讨论的在比较器544、546上出现的混合脉冲1002、1006自动对齐。
如上所述，图5所示的校准电路仅仅是示例性的。图11示出了校准电路426的另一个示例性配置416’。在图11中，与图5一样，输入端520、522和524接收到的信号在求和结点530求和，并经由输出端538和540向比较通道544和546输出混合信号。然而，图11中略去了缓冲器532和检测器536。在图11所示的示例中，由检测器536执行的功能用在测试器401的控制器408(参见图4)上运行的软件、置于测试器401中的硬件、或软件和硬件的组合来实现。因此，不需要校准通道548，所以也将其从图1中略去。检测器(未在图11中示出、但在测试器401中实现)分析比较通道544或546之一上的混合信号，但可以其它方式配置成像如上所述的检测器536一样起作用。校准电路426’通常可如图6-10所述地操作。
图12示出了一示例性实施例，其中校准电路至少部分地置于探针卡1208上，该探针卡1208一般类似于图1中的探针卡108。图12示出了示出第一通道组420的图4的测试器401的部分视图。通道514、516、518、544、546和548连接并穿过测试头1207，该测试头1207一般类似于图1中的测试头107。通道514、516、518、544、546和548从测试头1207连接到探针卡1208。探针卡1208的探针1250被设置成接触DUT(未示出)的输入端，且探针卡1208的探针1252在测试DUT期间设置成接触DUT的输出端。在校准期间，探针1250接触校准基片1212的输入端1220，而探针1252接触校准基片1212的输出端1222。穿过探针卡1208的电连接1214使驱动通道514、516和518与探针1250电连接，而电连接1244使比较通道544和546与探针1252电连接。在此示例中，探针1254是用于校准的校准探针，并且它被放置成接触校准基片上的校准输出端1224。(如上所述，校准通道通常可以是：用来在测试期间提供电源或接地的通道；对应于未使用探针的通道；比较通道；对应于不需要校准或用单个步骤或过程校准的DUT的输入和/或输出端；或用于向用来校准另一个通道的测试器401返回数据的任意通道。类似地，“校准探针”可以是对应于任一这种校准通道的探针。)如图12所示，校准探针1254通过缓冲器1232、滤波器1280和检测器1236连接到校准通道548。(检测器1236可包括模数检测器(未示出)从而其输出是数字格式)。校准基片1212包括求和结点1230(该求和结点可类似于图5和11的求和结点580)，该求和结点组合来自输入端1220的信号，并向输出端1222和校准输出端1224输出该混合信号。一组探针1250、1252和1254，电连接1214和1244，以及电路元件1232、1280和1236可包括在测试器401(参见图4)的各个通道组中(例如420、422和424)。电阻1228与Z字形或曲线1226一般可类似于图5中的电阻528与Z字形或曲线526，且用于相同的目的。校准基片1212一般可类似于校准基片412。缓冲器1232、滤波器1280以及检测器1236一般也可类似于图5中的同名元件。
如图所示，图12所示的实施例一般可类似于图5，其不同之处在于电路元件1232、1280和1236设置于探针卡上。(如上所述，图5中的通道514、516、518、546和548可通过探针卡(图5中未示出)连接到校准基片412)。因此，图12所示的实施例一般可进行如图6-10所示方法的操作。
探针卡1208也可包括用于存储使用本文描述的校准技术确定的时延或偏移量的存储器1290。输入/输出端口1292提供了到存储器1290的入口。仅作为一示例，对通过探针卡的电连接1214和1244进行校直的时间偏移量可使用本文所描述的校准技术来确定，并存储在存储器1290中。然后，在探针卡连接到测试头1207并要用来测试DUT时，时间偏移量可通过输入/输出端1292加载到测试器401。加载可通过测试通道或通过诸如专用通信链路的其它手段。
当然，图12所示的实施例仅仅是示例性的，并且电路元件1232、1280和1236可置于其它位置。例如，缓冲器1232、滤波器1280、和/或检测器1236的一个或多个可置于校准基片1212、测试器401、或另一实体(未示出)。
图13示出了一示例性多基片探针卡1308，该探针卡在图12中可被用作探针卡1208(或在图14中用作探针卡1208’)。如图所示，探针卡1308包括具有用于与测试头(例如1207)电连接的焊盘1302的印刷电路板1304。用于接触DUT(未示出)的探针1312置于探针头基片1310上，该探针头基片1310可以是陶瓷基片。(探针1312也可包括用于接触校准基片的一个或多个校准探针(例如，探针1312可包括诸如图12中的1250、1252和1254的探针)。)包括柔性电连接1314的插入机构1306使印刷电路板1304与探针头基片1310电连接。支架(未示出)可将探针头基片1310固定到印刷电路板1304。电连接(未在图13中示出)形成经由印刷电路板1304从焊盘1302到插入机构1306、经由插入机构到探针头基片1310、以及经由探针头基片1310到探针1312的电通路。美国专利No.5,974,662中公开了类似的探针卡配置，该专利通过引用全部结合于此。校准电路元件(例如，缓冲器1232、滤波器1280、和/或检测器1236)的全部或任意部分可置于图13的探针卡1308的任一基片1304、1306或1312上。类似地，存储器1290也可置于任一基片1304、1306或1312上。
图14示出了类似于图12所示实施例的一示例性实施例，其不同之处在于用于在测试DUT期间向DUT(未示出)供电的测试器通道1448可被配置成在校准期间用作校准通道。图14的测试头1207和校准基片1212与图12的相同名称和标号的元件相同。测试通道组420’和探针卡1208’基本上与图12的相同名称和标号的元件相同。
在图14中，测试通道组420’不包括未使用通道(图12的548)。然而，图14示出了在测试DUT期间用于从电源1408向DUT(未示出)供电的电源通道1448。(注意：用于供电的通道与用于提供接地连接的类似通道将通过图5和11所示实施例中的测试器401来提供，但是为了简便未在这些示图中示出。还要注意：用于提供接地连接的其它通道与其它电源通道可被包括在图14所示的实施例中，但为了简便也未示出。)
在测试DUT(未示出)期间，测试器401中的开关1402和探针卡1208’上的开关1404被设置成有经由通道1448和探针卡1208’从电源1408到探针1454的连接，该探针1454接触DUT(未示出)上的电源端。然而，在校准期间，测试器401中的开关1402被设置成切换到校准采集块1456(其输出1470向测试器401的控制器408(参见图4)提供输入1418)的电源通道1448，而探针卡1208’上的开关1404被设置成将探针1454连接到探针卡1208’上的缓冲器1232、过滤器1280以及检测器1236。(探针卡1208’也可包括存储器1290(参见图12)与其它电路元件。)探针1454接触校准输出端1224。因而在校准期间，电源通道1448和电源探针1454被用来向测试器401返回校准数据(在此情形中电源通道1448也被配置成为校准通道，而源电探针1454也被配置成为校准探针)。如图14所示，不将电源通道1448用作校准端，而是可将比较通道544或546(和穿过探针卡1208’的对应电连接1244)之一配置成在校准驱动通道期间用作校准通道。在校准期间或部分校准期间未使用的任何测试器通道也可被配置成在校准期间用作校准通道。注意：图14所示的实施例可进行图6-10所示的操作。
尽管在本文中已描述了本发明的多个示例性实施例和应用，但是并非旨在将本发明限定于这些示例性实施例和应用、或本文所述的示例性实施例和应用的操作方法。例如，上述任一信道可任选地被配置成为驱动通道或比较通道或者两者。作为另一个示例，不使用备用通道来向测试器401返回检测器536的输出，而是可将比较信道(例如544、546)用来向测试器401返回检测器536的输出。或者，其它的电源或接地通道(被配置成向DUT供电或接地的通道)可被用来向测试器401返回检测器536的输出。作为另一示例，检测器536可在沿比较通道的任一点设置，包括设置在测试器中的比较器上。作为又一示例，图4中的测试器401可被配置成一次测试任意数目的DUT或任何类型的DUT。作为再一示例，图中所示的方波或矩形波脉冲可用任意形状的脉冲代替。作为另一示例，通道不需要基于每个DUT进行校准或校直。作为又一示例，在一个或多个DUT与测试器之间设置接口的任意类型探针卡或接触器可被用作图12中的探针卡1208。

Claims (61)

1.一种确定与机器的通信信道相关联的时延的方法，所述方法包括：
将所述机器的多个第一驱动通道电连接在一起；
将第一信号驱动到所述第一驱动通道；
监视包括所述第一信号的组合的第一混合信号；以及
调节与所述第一驱动通道之一相关联的时延，直到所述第一混合信号显示出指示所述第一混合信号内所述第一信号的改进对齐的特性。
2.如权利要求1所述的方法，其特征在于，所述调节步骤还包括调节与各个所述第一驱动通道相关联的时延，直到所述第一混合信号显示出指示构成所述第一混合信号的所述第一信号的改进对齐的特性。
3.如权利要求2所述的方法，其特征在于，还包括将所述驱动步骤、所述监控步骤和所述调节步骤重复多次。
4.如权利要求2所述的方法，其特征在于，所述第一混合信号的所述特性对应于所述第一混合信号的峰值功率。
5.如权利要求2所述的方法，其特征在于，所述第一混合信号的所述特性对应于所述第一混合信号的峰值均方电压或峰值均方根电压测量结果的其中之一。
6.如权利要求1所述的方法，其特征在于，每个所述第一信号都包括一个脉冲。
7.如权利要求6所述的方法，其特征在于，每个所述第一信号都包括一串脉冲。
8.如权利要求1所述的方法，其特征在于，还包括：
将多个第二驱动通道电连接在一起；
将第二信号驱动到所述第二驱动通道；
监控包括所述第二信号的组合的第二混合信号；以及
调节与所述第二驱动通道之一相关联的时延，直到所述第二混合信号显示出指示所述第二混合信号内所述第二信号的改进对齐的特性。
9.如权利要求8所述的方法，其特征在于：
所述第一驱动通道被配置成向要测试的第一电子器件提供测试数据，以及
所述第二驱动通道被配置成向要测试的第二电子器件提供测试数据。
10.如权利要求9所述的方法，其特征在于，还包括：
将所述第一混合信号电连接到所述机器的多个第一比较通道；
调节与所述第一比较通道之一相关联的时延，以使与所述第一比较通道之一相关联的比较器的比较信号与所述第一混合信号对齐。
11.如权利要求10所述的方法，其特征在于，还包括调节与各个所述第一比较通道相关联的时延，以使与各个所述第一比较通道相关联的比较器的比较信号与所述第一混合信号对齐。
12.如权利要求10所述的方法，其特征在于，还包括：
将所述第二混合信号电连接到所述机器的多个第二比较通道；以及
调节与所述第二比较通道之一相关联的时延，以使与所述第二比较通道之一相关联的比较器的比较信号与所述第二混合信号对齐。
13.如权利要求12所述的方法，其特征在于，还包括调节与各个所述第二比较通道相关联的时延，以使与各个所述第二比较通道相关联的比较器的比较信号与所述第二混合信号对齐。
14.如权利要求1％所述的方法，其特征在于，
所述第一比较通道被配置成响应于经由所述第一驱动通道向所述第一电子器件提供的所述测试数据，接收由所述第一电子器件生成的响应数据，以及
所述第二比较通道被配置成响应于经由所述第二驱动通道向所述第二电子器件提供的所述测试数据，接收由所述第二电子器件生成的响应数据。
15.如权利要求8所述的方法，其特征在于，每个所述第二信号都包括一个脉冲。
16.如权利要求15所述的方法，其特征在于，所述第二信号包括一串脉冲。
17.如权利要求1所述的方法，其特征在于，还包括：
将所述第一混合信号电连接到所述机器的多个第一比较通道；
调节与所述第一比较通道之一相关联的时延，以使与所述第一比较通道之一相关联的比较器的比较信号与所述第一混合信号对齐。
18.如权利要求17所述的方法，其特征在于，还包括调节与各个所述第一比较通道相关联的时延，以使与各个所述第一比较通道相关联的比较器的比较信号与所述第一混合信号对齐。
19.如权利要求1所述的方法，其特征在于，所述机器是用于测试电子器件的测试器。
20.如权利要求19所述的方法，其特征在于，所述电子器件是半导体器件。
21.一种校准基片，包括：
多个第一输入端，被设置成接收来自机器的多个第一驱动通道的输入；
第一缓冲器，其中所述第一输入端电连接到所述第一缓冲器的输入；
第一检测器，它被配置成接收所述第一缓冲器的输出作为输入；以及
第一输出端，电连接到所述第一检测器的输出端、并被配置成与所述机器的一通道电连接。
22.如权利要求21所述的校准基片，其特征在于，还包括多个附加第一输出端，它们各自电连接到所述第一缓冲器的所述输入、并被配置成与所述机器的多个第一比较通道电连接。
23.如权利要求22所述的校准基片，其特征在于，还包括：
多个第二输入端，被设置成接收来自所述机器的多个第二驱动通道的输入；
第二缓冲器，其中所述第二输入端电连接到所述第二缓冲器的输入端；
第二检测器，它被配置成接收所述第二缓冲器的输出作为输入；以及
第二输出端，电连接到所述第二检测器的输出端、并被配置成与所述机器的一通道电连接。
24.如权利要求23所述的校准基片，其特征在于，还包括多个附加第二输出端，它们各自电连接到所述第二缓冲器的所述输出、并被配置成与所述机器的多个第二比较通道电连接。
25.如权利要求24所述的校准基片，其特征在于：
所述第一驱动通道被配置成向要测试的第一电子器件提供测试数据，以及
所述第二驱动通道被配置成向要测试的第二电子器件提供测试数据。
26.如权利要求25所述的校准基片，其特征在于：
所述第一比较通道被配置成响应于经由所述第一驱动通道提供给所述第一电子器件的所述测试数据，接收由所述第一电子器件生成的响应数据，以及
所述第二附加比较通道被配置成响应于经由所述第二驱动通道提供给所述第二电子器件的所述测试数据，接收由所述第二电子器件生成的响应数据。
27.如权利要求21所述的校准基片，其特征在于，将所述第一输入端连接到所述第一缓冲器的所述输入的电通路具有相等的长度。
28.如权利要求21所述的校准基片，其特征在于，还包括设置于所述第一输入端与所述第一缓冲器的所述输入之间的多个电阻。
29.如权利要求28所述的校准基片，其特征在于，调整所述电阻的大小并设置成匹配所述驱动通道的阻抗。
30.如权利要求21所述的校准基片，其特征在于，还包括被设置成对所述第一缓冲器的所述输出进行滤波的电子滤波器。
31.如权利要求21所述的校准基片，其特征在于，所述机器是测试器。
32.一种包括用于使所述机器执行一设定测试器通道的时延的方法的指令的机器可读介质，所述方法包括：
将第一信号驱动到多个第一驱动通道；
接收与包括所述第一信号的组合的第一混合信号相对应的第一数据；
调节与所述第一驱动通道之一相关联的时延，直到所述第一数据指示所述第一混合信号内所述第一信号的改进对齐。
33.如权利要求32所述的机器可读介质，其特征在于，所述调节步骤还包括调节与各个所述第一驱动通道相关联的时延，直到所述第一数据指示所述第一混合信号内所述第一信号的改进对齐。
34.如权利要求32所述的机器可读介质，其特征在于，还包括将所述驱动步骤、所述接收步骤和所述调节步骤重复多次。
35.如权利要求32所述的机器可读介质，其特征在于，所述第一数据对应于所述第一混合信号的功率。
36.如权利要求32所述的机器可读介质，其特征在于，所述第一数据对应于所述第一混合信号的均方根电压测量结果。
37.如权利要求32所述的机器可读介质，其特征在于，每个所述第一信号都包括一个脉冲。
38.如权利要求32所述的机器可读介质，其特征在于，每个所述第一信号都包括一串脉冲。
39.如权利要求32所述的机器可读介质，其特征在于，所述方法还包括：
将第二信号驱动到多个第二驱动通道；
接收与包括所述第二信号的组合的第二混合信号相对应的第二数据；
调节与所述第二驱动通道之一相关联的时延，直到所述第二数据指示所述第二混合信号内所述第二信号的改进对齐。
40.如权利要求39所述的机器可读介质，其特征在于：
所述第一驱动通道被配置成向要测试的第一电子器件提供测试数据，以及
所述第二驱动通道被配置成向要测试的第二电子器件提供测试数据。
41.如权利要求39所述的机器可读介质，其特征在于，所述方法还包括：
调节与多个第一比较通道的比较信号相关联的时延，以使所述比较信号与所述第一比较通道中比较器上的所述第一混合信号对齐。
42.如权利要求39所述的机器可读介质，其特征在于，每个所述第二信号都包括一个脉冲。
43.如权利要求42所述的机器可读介质，其特征在于，每个所述第二信号都包括一串脉冲。
44.一种探针卡，包括：
被设置成接触要测试的电子器件的端子的多个探针；
用于使所述探针中的数个电连接到测试信号源的装置；以及
被配置成处理包括校准信号的组合的混合信号的电路，所述校准信号在所述探针卡上从所述测试信号源接收并经由所述探针之一被驱动到一校准基片的输入端，所述混合信号经由被设置成与所述校准基片的输出端接触的校准探针在所述探针卡上接收。
45.如权利要求44所述的探针卡，其特征在于，所述校准探针包括被设置成与要测试的电子器件的端子相接触的所述多个探针之一。
46.如权利要求44所述的探针卡，其特征在于，所述探针卡包括备用探针，所述备用探针不对应于所述要测试的电子器件的接触端子。
47.如权利要求44所述的探针卡，其特征在于，所述电路包括被配置成检测所述混合信号的功率电平的检测器。
48.如权利要求47所述的探针卡，其特征在于，所述电路包括被配置成接收所述混合信号、并向所述检测器输出所述混合信号的缓冲器。
49.如权利要求48所述的探针卡，其特征在于，所述电路包括一滤波器，所述滤波器被设置于所述缓冲器与所述检测器之间，并被配置成对从所述缓冲器输出的所述混合信号进行滤波和向所述检测器输出所述经滤波的混合信号。
50.如权利要求44所述的探针卡，其特征在于，所述电路包括被配置成检测所述混合信号的边沿的检测器。
51.如权利要求50所述的探针卡，其特征在于，所述电路包括被配置成接收所述混合信号并向所述检测器输出所述混合信号的缓冲器。
52.如权利要求51所述的探针卡，其特征在于，所述电路包括一滤波器，所述滤波器被设置于所述缓冲器与所述检测器之间，并被配置成对从所述缓冲器输出的所述混合信号进行滤波和向所述检测器输出所述经滤波的混合信号。
53.如权利要求44所述的探针卡，其特征在于，所述电路包括被配置成对所述混合信号进行缓冲的缓冲器。
54.如权利要求44所述的探针卡，其特征在于，所述电路包括被配置成对所述混合信号进行滤波的滤波器。
55.如权利要求54所述的探针卡，其特征在于，所述滤波器仅通过所述混合信号的选定谐波分量。
56.如权利要求54所述的探针卡，其特征在于，所述滤波器移除所述混合信号的选定谐波分量。
57.如权利要求44所述的探针卡，其特征在于，还包括被配置成存储表示所述探针卡的校直偏移量的数据的数据存储器件。
58.如权利要求44所述的探针卡，其特征在于，还包括其中存储有表示所述探针卡的校直偏移量的数据的数据存储器件。
59.如权利要求44所述的探针卡，其特征在于：
用于电连接的所述装置包括多个基片，以及
所述电路被设置在所述基片的其中之一上。
60.一种探针卡，包括：
被设置成接触要测试的电子器件的端子的多个探针；
用于将所述探针中的数个电连接到测试信号源的装置；
被设置成存储表示所述探针卡的校直偏移量的数据的数据存储器件。
61.如权利要求60所述的探针卡，其特征在于，表示所述探针卡的校直偏移量的数据被存储在所述数据存储器件中。
CN2005800280482A 2004-07-09 2005-07-11 用于校准和/或校直通信信道的方法和装置 Expired - Fee Related CN101048780B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US58653604P 2004-07-09 2004-07-09
US60/586,536 2004-07-09
US10/939,909 2004-09-13
US10/939,909 US7595629B2 (en) 2004-07-09 2004-09-13 Method and apparatus for calibrating and/or deskewing communications channels
PCT/US2005/024532 WO2006010120A2 (en) 2004-07-09 2005-07-11 A method and apparatus for calibrating and/or deskewing communications channels

Publications (2)

Publication Number Publication Date
CN101048780A true CN101048780A (zh) 2007-10-03
CN101048780B CN101048780B (zh) 2010-06-02

Family

ID=35542727

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800280482A Expired - Fee Related CN101048780B (zh) 2004-07-09 2005-07-11 用于校准和/或校直通信信道的方法和装置

Country Status (7)

Country Link
US (2) US7595629B2 (zh)
EP (1) EP1787234A4 (zh)
JP (1) JP2008506125A (zh)
KR (1) KR20070033011A (zh)
CN (1) CN101048780B (zh)
TW (1) TWI420400B (zh)
WO (1) WO2006010120A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108603929A (zh) * 2016-02-04 2018-09-28 皇家飞利浦有限公司 超声成像系统和方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529387B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 반도체 소자 내 트랜지스터의 스큐 검출 회로 및 방법
US7595629B2 (en) 2004-07-09 2009-09-29 Formfactor, Inc. Method and apparatus for calibrating and/or deskewing communications channels
DE102004035556B3 (de) * 2004-07-22 2005-12-08 Infineon Technologies Ag Verfahren und Einrichtung, insbesondere probecard, zum Kalibrieren eines Halbleiter-Baulement-Test-Systems, insbesondere eines Halbleiter-Bauelement-Testgeräts
US7447965B2 (en) * 2005-05-03 2008-11-04 Agere Systems Inc. Offset test pattern apparatus and method
US7272756B2 (en) 2005-05-03 2007-09-18 Agere Systems Inc. Exploitive test pattern apparatus and method
KR100736676B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
KR100736680B1 (ko) 2006-08-10 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치의 캘리브레이션 방법
FR2908507B1 (fr) * 2006-11-09 2009-02-06 Hispano Suiza Sa Post-synchronisation de donnees de mesure enregistrees au moyen de differents appareils de mesure
JP4900031B2 (ja) * 2007-05-15 2012-03-21 横河電機株式会社 半導体試験装置
JP5429727B2 (ja) * 2007-08-24 2014-02-26 ワイアイケー株式会社 半導体試験装置
US7999563B2 (en) * 2008-06-24 2011-08-16 Cascade Microtech, Inc. Chuck for supporting and retaining a test substrate and a calibration substrate
US7768255B2 (en) * 2008-08-28 2010-08-03 Advantest Corporation Interconnection substrate, skew measurement method, and test apparatus
WO2010055964A1 (en) * 2008-11-17 2010-05-20 Industry-University Cooperation Foundation Hanyang University Method of testing semiconductor device
US8731493B2 (en) * 2009-10-30 2014-05-20 Apple Inc. Wireless local area network test system with forced transmit rates during protocol-based testing
JP2011247782A (ja) * 2010-05-27 2011-12-08 Advantest Corp 試験装置及びタイミング調整方法
US8544939B2 (en) 2011-02-04 2013-10-01 Deere & Company Cab tilt with multifunction flag pin
US8365023B2 (en) * 2011-04-29 2013-01-29 International Business Machines Corporation Runtime dynamic performance skew elimination
US8692538B2 (en) 2011-06-09 2014-04-08 Teradyne, Inc. Test equipment calibration
US8448735B2 (en) 2011-10-31 2013-05-28 Deere & Company Cab tilt with multifunction flag pin and locking cylinder
US8843794B2 (en) * 2012-09-24 2014-09-23 Intel Corporation Method, system and apparatus for evaluation of input/output buffer circuitry
US9110134B2 (en) 2012-12-27 2015-08-18 Intel Corporation Input/output delay testing for devices utilizing on-chip delay generation
DE102013227138B4 (de) * 2013-12-23 2020-06-18 Rohde & Schwarz GmbH & Co. Kommanditgesellschaft Kalibriermodul mit integriertem Leistungsdetektor
US20160329885A1 (en) * 2015-05-08 2016-11-10 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Signal processing circuit
CN105137331B (zh) * 2015-07-24 2017-11-17 北京华峰测控技术有限公司 一种集成电路测试系统数字通道信号对齐方法及装置
WO2017144087A1 (en) * 2016-02-23 2017-08-31 Advantest Corporation Method and device for calibrating an automated test equipment
US10180486B2 (en) * 2016-03-16 2019-01-15 Formfactor Beaverton, Inc. Test standards and methods for impedance calibration of a probe system, and probe systems that include the test standards or utilize the methods
US10564219B2 (en) 2017-07-27 2020-02-18 Teradyne, Inc. Time-aligning communication channels
WO2020048381A1 (en) * 2018-09-03 2020-03-12 Changxin Memory Technologies, Inc. Chip test device and method
US11428732B2 (en) * 2019-08-28 2022-08-30 Keysight Technologies, Inc. Self-calibrating deskew fixture

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US759629A (en) * 1903-10-21 1904-05-10 Louis W Niendorff Window-chair.
US4249258A (en) 1979-11-21 1981-02-03 Georgia Tech Research Institute Self-calibrating voltage standing-wave ratio meter system
US5139328A (en) 1989-05-24 1992-08-18 Separation Technology, Inc. Noncontact hematocrit reader apparatus and method
JPH05172900A (ja) * 1991-12-20 1993-07-13 Yokogawa Electric Corp パルス伝送路
US5430400A (en) * 1993-08-03 1995-07-04 Schlumberger Technologies Inc. Driver circuits for IC tester
US5712427A (en) 1995-08-29 1998-01-27 Litton Systems Inc. Vibratory rotation sensor with scanning-tunneling-transducer readout
US5646558A (en) * 1995-09-27 1997-07-08 Intel Corporation Plurality of distinct multiplexers that operate as a single multiplexer
CN100373331C (zh) * 1996-08-27 2008-03-05 松下电器产业株式会社 独立处理多个指令流、软式控制各指令流的处理功能的多线程处理器
US6224180B1 (en) 1997-02-21 2001-05-01 Gerald Pham-Van-Diep High speed jet soldering system
JPH11190765A (ja) * 1997-10-20 1999-07-13 Advantest Corp 半導体試験装置
US6105157A (en) 1998-01-30 2000-08-15 Credence Systems Corporation Salphasic timing calibration system for an integrated circuit tester
US6449568B1 (en) 1998-02-27 2002-09-10 Eni Technology, Inc. Voltage-current sensor with high matching directivity
US6259260B1 (en) * 1998-07-30 2001-07-10 Intest Ip Corporation Apparatus for coupling a test head and probe card in a wafer testing system
JP2000206212A (ja) * 1999-01-11 2000-07-28 Asia Electronics Inc 半導体試験方法および半導体試験装置
US6448799B1 (en) 1999-09-30 2002-09-10 Hitachi Electronics Engineering Co., Ltd. Timing adjustment method and apparatus for semiconductor IC tester
US6189382B1 (en) 1999-11-05 2001-02-20 Litton Systems, Inc. Vibratory sensor with self-calibration and low noise digital conversion
US6712427B1 (en) * 1999-11-24 2004-03-30 Schukra-Geratebau Gesmbh Lumbar support member
TWI238256B (en) 2000-01-18 2005-08-21 Advantest Corp Testing method for semiconductor device and its equipment
US6281699B1 (en) * 2000-03-15 2001-08-28 Teradyne, Inc. Detector with common mode comparator for automatic test equipment
US6476630B1 (en) 2000-04-13 2002-11-05 Formfactor, Inc. Method for testing signal paths between an integrated circuit wafer and a wafer tester
US6622103B1 (en) 2000-06-20 2003-09-16 Formfactor, Inc. System for calibrating timing of an integrated circuit wafer tester
DE10034855B4 (de) * 2000-07-18 2006-05-11 Infineon Technologies Ag System zum Test von schnellen integrierten Digitalschaltungen und BOST-Halbleiterschaltungsbaustein als Testschaltkreis
DE10056882C2 (de) * 2000-11-16 2003-06-05 Infineon Technologies Ag Verfahren zum Kalibrieren eines Testsystems für Halbleiterbauelemente und Testsubstrat
TW583739B (en) * 2001-04-30 2004-04-11 Taiwan Semiconductor Mfg Monitoring and verifying system for semiconductor testing equipment
JP3833659B2 (ja) * 2001-06-07 2006-10-18 株式会社アドバンテスト 半導体試験装置のキャリブレーション方法
US6570397B2 (en) * 2001-08-07 2003-05-27 Agilent Technologies, Inc. Timing calibration and timing calibration verification of electronic circuit testers
CN2524241Y (zh) 2002-01-11 2002-12-04 谭玉山 应用相位跟踪法的光纤生物检测仪
US6794889B2 (en) * 2002-04-26 2004-09-21 Agilent Technologies, Inc. Unified apparatus and method to assure probe card-to-wafer parallelism in semiconductor automatic wafer test, probe card measurement systems, and probe card manufacturing
US6798225B2 (en) * 2002-05-08 2004-09-28 Formfactor, Inc. Tester channel to multiple IC terminals
JP4002471B2 (ja) * 2002-05-30 2007-10-31 エルピーダメモリ株式会社 試験装置
US6911814B2 (en) 2003-07-01 2005-06-28 Formfactor, Inc. Apparatus and method for electromechanical testing and validation of probe cards
US7154259B2 (en) * 2003-10-23 2006-12-26 Formfactor, Inc. Isolation buffers with controlled equal time delays
DE102004031436B4 (de) * 2004-06-29 2006-07-27 Infineon Technologies Ag Einrichtung und Verfahren zum Kalibrieren eines Halbleiter-Bauelement-Test-Systems, insbesondere einer probecard bzw. eines Halbleiter-Bauelement-Testgeräts
US7595629B2 (en) 2004-07-09 2009-09-29 Formfactor, Inc. Method and apparatus for calibrating and/or deskewing communications channels
JP4504266B2 (ja) * 2005-06-28 2010-07-14 日本電信電話株式会社 分散制御ファイバ及び光伝送路
US7389194B2 (en) * 2005-07-06 2008-06-17 Rambus Inc. Driver calibration methods and circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108603929A (zh) * 2016-02-04 2018-09-28 皇家飞利浦有限公司 超声成像系统和方法
CN108603929B (zh) * 2016-02-04 2023-08-11 皇家飞利浦有限公司 超声成像系统和方法

Also Published As

Publication number Publication date
CN101048780B (zh) 2010-06-02
TWI420400B (zh) 2013-12-21
US7994803B2 (en) 2011-08-09
WO2006010120A3 (en) 2007-03-29
WO2006010120A2 (en) 2006-01-26
TW200627296A (en) 2006-08-01
EP1787234A2 (en) 2007-05-23
US20060010358A1 (en) 2006-01-12
KR20070033011A (ko) 2007-03-23
JP2008506125A (ja) 2008-02-28
US7595629B2 (en) 2009-09-29
US20100017662A1 (en) 2010-01-21
EP1787234A4 (en) 2010-09-22

Similar Documents

Publication Publication Date Title
CN101048780B (zh) 用于校准和/或校直通信信道的方法和装置
CN1248003C (zh) 差分性能的单端通道校正
CN1279445C (zh) 串行器件的改进型环回检测
US7802160B2 (en) Test apparatus and calibration method
CN1816751A (zh) 用于电机测试和确认探针板的设备和方法
CN100529783C (zh) 校准比较器电路
CN1924988A (zh) 测试驱动电路的方法以及用于显示装置的驱动电路
CN1234015C (zh) 用于半导体测试系统的电源电流测量单元
US7856578B2 (en) Strobe technique for test of digital signal timing
CN1761886A (zh) 自动测试设备的系统性能有效性的校准方法
JP5254794B2 (ja) デジタル信号のタイミングを試験するためのストローブ技法
CN1818670A (zh) 一种校准宽带取样示波器的方法及其设备
CN1892246A (zh) 用于校准自动电路测试系统的系统、方法和计算机程序
CN1627087A (zh) 用于计量电功率的计量仪
US6831473B2 (en) Ring calibration apparatus and method for automatic test equipment
EP0431560B1 (en) AC evaluation equipment for an IC tester
CN1115565C (zh) 驱动器集成电路的输出电阻测试仪及其测试方法
KR20090091186A (ko) 다층 세라믹 커패시터 테스팅을 위한 다지점, 다중-파라미터 데이터 획득
CN1199049C (zh) 集成电路测试装置的定时校正方法及其装置
CN1809856A (zh) 显示装置及其驱动装置、驱动装置或显示装置的检查方法
RU2241236C1 (ru) Преобразователь параметров электромагнитных датчиков
CN107607505B (zh) 一种原子荧光光谱仪检测电路的测试方法
Feldman A novel instrument for accurate time measurement in automatic calibration of test systems

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20120711