CN101030774A - 电源起始重置信号产生电路及方法 - Google Patents

Abstract

本发明涉及一种电源起始重置信号产生电路，其为一包含一延迟电路及一输出电路的二级电路，其中延迟电路级对输出电路级的一电源起始重置信号自非主动电平状态转变为主动电平状态的时间加以延迟，且该延迟电路级及该输出电路级均设有经限制之充电路径及放电路径，故当用于具有各种上升速度、存在正负波噪声及具有可切换电压的电源上时，均能正常产生重置信号，且不会电源起始重置信号由非主动电平转变至主动电平后再自动转变为非主动电平，因此实施本发明，能够确保电源起始重置动作的正常执行。本发明还涉及一种产生电源起始重置信号的方法。

Description

电源起始重置信号产生电路及方法

技术领域

本发明涉及一种电源起始重置信号产生电路及方法，特别是涉及一种具抗噪声能力和适应慢速上升电源电压能力的电源起始重置信号产生电路及方法。

背景技术

各类电子装置都需有电源供应才能运行，故也都有其电源相关电路。为配合一般所需，电子装置中的电源常具有重置功能，以允许使用者对电子装置加以软开机及硬开机，对计算机加以重置即为其中一例。其中，软开机是指电子装置在电源存在条件下接收到一电源起始重置信号而重置，而硬开机则指电子装置在将其电源强制关闭后再接收一电源起始重置信号而被开启，其中电源起始重置信号在硬开机之后未达主动电平电平，待其真正转变为主动电平后始真正开启电子装置。然而，在对电子装置加以硬开机时，不一定能稳定产生电源起始重置信号，不同的电源开启速度、噪声及不同电压电源间切换都是造成电源起始重置信号不稳定的原因。

图1和图2分别为一现有电源起始重置信号产生电路的电路示意图及其信号波形图。如图所示，在正常工作条件下，一电源电压Vdd一经供应至该电路，便经由电阻R对电容C充电，且电容C电压经由一缓冲器B输出一电源起始重置信号POR。由于电源电压Vdd非以理想步阶信号的形式出现，故在其真正上升至稳定电压值VDD期间为一斜波信号，且电源起始重置信号POR处于非主动电平，在本例中为低电平。当节点a的电压(如图2中Va信号波形)持续上升但未达一特定值时，电源起始重置信号POR仍为低电平，表示整个电路处在一重置期间。当节点a的电压因充电而累积至该特定值时，电源起始重置信号POR变为主动电平(即高电平)，表示重置已结束而使电子装置真正被起动。若电源电压Vdd上升速度快(图2中波形(a))，节点a受到电阻R的限制而慢速充电，此时缓冲器B的输出信号POR有足够时间处于低电平状态，故电路能稳定处于重置期间，并随后产生主动电平的电源起始重置信号POR。然而，若电源电压Vdd上升速度缓慢(图2中波形(b))，以致节点a电压Va几乎与电源电压Vdd同步上升，此时电源起始重置信号POR直接并持续具有主动电平，故属于非正常情形。当电源电压Vdd上有正波噪声(图2中波形(c))时，节点a的电压瞬间低于缓冲器B的输入电压，使得电源起始重置信号POR重新变为非主动状态，不符合使用者对电子装置的要求操作条件。若电源电压Vdd上有负波噪声(图2中波形(c))时，电容C会突然放电而在使得电源电压Vdd恢复正常时亦会使电源起始重置信号POR变为非主动电平，如此同样不符合使用者对电子装置的要求操作条件。

为解决上述问题，一般常加入电子元件以阻止电容C放电，图3和图4即为这种电源起始重置信号产生电路的电路示意图及信号波形图。这种电源起始重置信号产生电路虽能避免电源电压Vdd上存在的噪声造成电源起始重置信号失效的情况，却使得电源在不同电源电压之间切换时易产生不能真正经过重置阶段的情形。

因此，目前确实需要有一种电源起始重置信号产生电路及方法，以使其用于具有各种上升速度、存在正负波噪声及具有可切换电压的电源上时皆能正常产生重置信号、或不在电源起始重置信号由非主动电平转变至主动电平后又再自动转变为低电平，故能确保电源起始重置动作的正常执行。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种电源起始重置信号产生电路及方法，在接收不同上升速度的电源电压时能确保电源起始重置信号经过非主动状态后转变为主动状态，在接收存在正负波噪声或电平可切换的电源电压时能确保电源起始重置信号不在由非主动状态转变为主动状态后又自动转变为非主动状态。

为解决上述技术问题，本发明采用的技术方案是：提供一种电源起始重置信号产生电路，包括电源，还包括：

延迟电路，包括第一限制充电路径电路、第一电容、第一限制放电路径电路及第二限制放电路径电路，其中所述第一电容的第一端接所述第一限制充电路径电路，第二端接地，电源经该第一限制充电路径电路对所述第一电容充电，产生第一控制电压，所述第一限制放电路径电路接至所述第一电容的第一端与地之间，并输出第二控制电压，所述第一控制电压大于该第二控制电压，所述第一电容的第一放电电流经所述第一限制放电路径电路及所述第二限制放电路径电路输出；以及

输出电路，包括第二限制充电路径电路、第二电容、共享限制放电路径电路，其中所述第二电容的第一端接所述第二限制充电路径电路，第二端接地，当所述第一控制电压由非主动电平变为一主动电平时，所述第二控制电压控制电源经所述第二限制充电路径电路对所述第二电容充电，该第二限制充电路径电路输出电源起始重置信号，所述第二电容的第二放电电流经所述第二限制放电路径电路及所述共享限制放电路径电路输出。

所述的电源起始重置信号产生电路还包括第二缓冲器和稳压电容，所述第二限制充电路径电路经所述第二缓冲器输出所述电源起始重置信号；所述第一限制放电路径电路经所述稳压电容接地。

所述的电源起始重置信号产生电路，还包括第一缓冲器和输出起动元件，所述第一缓冲器接收所述第一控制电压，并输出第一缓冲电压至所述输出起动元件，控制该输出起动元件起动，该输出起动元件接于电源与所述第二限制充电路径电路之间或者所述第二限制充电路径电路与所述第二电容之间。

所述第一、第二缓冲器均为反相放大缓冲器，所述输出起动元件为一PMOS晶体管，其漏极与所述第二限制充电路径电路相连，源极接所述电源，栅极接所述第一缓冲器的输出端。

所述第一限制充电路径电路包括一阻抗元件及第一NMOS晶体管，该阻抗元件一端接电源，一端与所述第一NMOS晶体管的漏极相连接，该第一NMOS晶体管的栅极接电源，源极与所述第一电容的第一端相连接；

所述第一限制放电路径电路包括至少二个压降元件，其中之一压降元件为第二NMOS晶体管，该第二NMOS晶体管的栅极与漏极相连，并接至所述第一电容的第一端；

所述第二限制充电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，并接收所述第二控制电压，源极连接所述第二电容；

所述第二限制放电路径电路包括一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，接收所述第一限制放电路径电路输出的第三控制电压，并连接至所述共享限制放电电路，源极连接电源，所述第三控制电压小于所述第二控制电压；或

所述共享限制放电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，接收所述第一控制电压，并连接至所述第二电容的第一端。

所述第一缓冲器为同相放大缓冲器，所述该第二缓冲器为反相放大缓冲器，所述输出起动元件为一NMOS晶体管，其漏极与所述第二限制充电路径电路相连接，源极与所述第二电容相连接，栅极接所述第一缓冲器的输出端。

所述第一限制充电路径电路包括第一PMOS晶体管，该第一PMOS晶体管的源极接电源，漏极和栅极相连，接至所述第一电容的第一端；

所述第一限制放电路径电路包括至少二个压降元件，该至少二个压降元件为第二PMOS晶体管和第三NMOS晶体管，该第二PMOS晶体管的源极接所述第一电容的第一端，栅极和漏极与该第三NMOS晶体管的栅极和漏极相连，该第三NMOS晶体管的源极接所述稳压电容；

所述第二限制充电路径电路包括至少一压降元件，该至少一压降元件可为一NMOS晶体管，该NMOS晶体管的栅极接收所述第二控制电压，源极连接所述输出起动元件；

所述共享限制放电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，并接收所述第一控制电压，源极连接所述第二限制放电路径电路；或

所述第二限制放电路径电路为一NMOS晶体管，该NMOS晶体管的漏极和栅极相连，接至所述第二电容C2第一端，源极接收所述第一限制放电路径电路输出的第三控制电压，并连接至所述共享限制放电电路，所述第三控制电压小于所述第二控制电压。

本发明还提供一种产生电源起始重置信号的方法，包括下列步骤：

提供第一充电路径及第一储能元件；

开启直流电源，使该直流电源经所述第一充电路径对所述第一储能元件充电，并产生第一电压信号；

提供第二充电路径及第二储能元件；

当所述第一储能元件充电至一特定电平时，所述直流电源经所述第二充电路径对所述第二储能元件充电，并产生第二电压信号；

输出所述第二电压信号作为电源起始重置信号。

所述第一充电路径和所述第二充电路径均为单向充电路径，所述方法进一步包括下列步骤：

提供第一放电路径，所述第一储能元件的第一放电电流仅流经该第一放电路径；

提供第二放电路径，所述第二储能元件的第二放电电流仅流经该第二放电路径。

所述的产生电源起始重置信号的方法，当所述第一储能元件充电至所述特定电平时，以该特定电平的第一电压信号作为触发信号，使所述直流电源对所述第二储能元件充电。

所述特定电平为所述第一储能元件满充状态的电压电平；所述第一、第二储能元件均为电容。

本发明电源起始重置信号产生电路及方法，用于具有各种上升速度、存在正负波噪声及具有可切换电压的电源上时，皆能正常产生电源起始重置信号，且不会在电源起始重置信号由非主动电平转变至主动电平后再自动转变为非主动电平，故能确保电源起始重置动作的正常执行。

附图说明

本发明的具体实施例将配合下列附图予以说明，其中：

图1是一现有电源起始重置信号产生电路的电路示意图；

图2是图1所示电源起始重置信号产生电路的信号波形图；

图3是另一现有电源起始重置信号产生电路的电路示意图；

图4是图3所示电源起始重置信号产生电路的信号波形图；

图5是本发明的电源起始重置信号产生电路第一实施例的电路示意图；

图6是本发明的电源起始重置信号产生电路第一实施例的延迟电路的电路示意图；

图7是本发明的电源起始重置信号产生电路第一实施例的输出电路的电路示意图；

图8是本发明的电源起始重置信号产生电路第二实施例的电路示意图；

图9是图5所示本发明的电源起始重置信号产生电路第一实施例的信号波形图；及

图10是本发明的产生电源起始重置信号的方法的流程图。

具体实施方式

请参阅图5，其为本发明的电源起始重置信号产生电路第一实施例的电路示意图。该电源起始重置信号产生电路30包含一第一级电路30’和一第二级电路30”，分别如图6及图7所示，其中第一级电路30’为一延迟电路，包括一第一限制充电路径电路31、一第一电容C1、一第一限制放电路径电路32、一第一缓冲器B1及一第二限制放电路径电路33。

第一限制充电路径电路31接收一电源电压Vdd，并输出一第一充电电流I1，且只有该第一充电电流I1流经该第一限制充电路径电路31。在本实施例中，该第一限制充电路径电路31包括一第一NMOS(N沟道金属氧化物半导体)晶体管N1及一第一PMOS(P沟道金属氧化物半导体)晶体管P1，其中该第一PMOS晶体管P1具有一漏极、一栅极及一源极，该源极接收电源电压，该栅极接地；第一NMOS晶体管N1具有一漏极、一栅极及一源极，该漏极与第一PMOS晶体管P1的漏极相接，该栅极接收电源电压或与其漏极相接，该源极与第一电容C1的一端相接。因第一PMOS晶体管P1的主要功能在于提供第一充电电流I1的充电阻抗，故该第一PMOS晶体管P1也可以用一电阻替换。

第一电容C1的二端分别连接第一限制充电路径电路31及地，并由电源电压Vdd经第一限制充电路径电路31对其充电。

第一限制放电路径电路32的一端与第一限制充电路径电路31及该第一电容C1相接于第一节点a。该第一限制放电路径电路32在该第一节点a及其所设第二节点b上分别输出一第一控制电压Va及一第二控制电压Vb，且该第一控制电压Va大于该第二控制电压Vb。当电源电压Vdd的电平因噪声或切换而下降时，第一电容C1经第一限制放电路径电路32放电，输出第一放电电流I2。因第一限制充电路径电路31不能使反向电流经过，故该第一限制放电路径电路32为该第一放电电流I2的唯一放电路径。在本实施例中，该第一限制放电路径电路32包括两个NMOS晶体管N2及N3，其漏极、栅极及源极的连接如图中所示，其中第二NMOS晶体管N2的漏极和栅极接至第一节点a，第二节点b设于第二NMOS晶体管N2的源极，第三NMOS晶体管N3的漏极和栅极接至第二NMOS晶体管N2的源极，该第三NMOS晶体管N3的源极设有一第三节点c。该两NMOS晶体管用于使第一电容C1的第一放电电流I2通过，并控制该第一放电电流I2的放电速度。该第一限制放电路径电路32的NMOS晶体管个数可为更多个，具体可视电源电压Vdd而定，且该NMOS晶体管可用PMOS晶体管及二极管等其它压降元件代替，此时，需有一NMOS晶体管与第一电容C1相连接，且该压降元件的数目由电源电压Vdd决定。该第一限制放电路径电路32可于其第三NMOS晶体管N3源极一端连接一稳压电容Cr，经该稳压电容Cr接地，用以提供一第三控制电压于该第三节点c上，该第三控制电压Vc小于第二控制电压Vb。

第一缓冲器B1为一反相放大缓冲器，输入端接第一节点a，接收第一控制电压Va，输出第一缓冲电压Venb。

第二限制放电路径电路33的一端与第一限制放电路径电路32的第三节点c相接，另一端则接收电源电压Vdd。当第一电容C1放电时，其第一放电电流I2经由该第一、第二限制放电路径电路32、33流出。该第二限制放电路径电路33包括至少一压降元件，在本实施例中，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，接收所述第三控制电压Vc，源极连接电源。

第二级电路30”为一输出电路，包括一输出起动元件34、一第二限制充电路径电路35(U1)、一第二电容C2、一第二缓冲器B2及一共享限制放电路径电路36(U2)。

其中，输出起动元件34接收电源电压Vdd，并由第一缓冲器B1输出的第一缓冲电压Venb控制其起动与否，该输出起动元件34在本实施例中为一第二PMOS晶体管P2，该第二PMOS晶体管P2的栅极连接至第一缓冲器B1的输出端，源极接收电源电压。当第一缓冲电压Venb由高电平状态切换为低电平状态时，第二PMOS晶体管P2便被开启。

第二限制充电路径电路35由第二控制电压Vb控制是否起动。该第二限制充电路径电路35的一端与输出起动元件34相接，当该输出起动元件34及该第二限制充电路径电路35起动时，一第二充电电流I3便流经该输出起动元件34及该第二限制充电路径电路35。在本实施例中，第二限制充电路径电路35包括至少一压降元件，该压降元件可为NMOS晶体管或PMOS晶体管，当该压降元件为一NMOS晶体管时，该NMOS晶体管的栅极与漏极相接，至少有一个压降元件的栅极接收第一级电路30’输出的第二控制电压Vb，用以限制充电速率。该第二限制充电路径电路35也可与第一限制充电路径电路31结构相同。第二限制充电路径电路35还可以包括一个二极管。该第二限制充电路径电路35与第二电容C2相连接的元件之一为该NMOS晶体管或该二极管。第二限制充电路径电路35的压降元件的数目由电源电压Vdd决定，一般而言，当电源电压Vdd超过2伏特时，所需的压降元件个数就超过二个。

第二电容C2的一端与第二限制充电路径电路35相接，连接点为第四节点d，另一端则接地。该第二电容C2由电源电压Vdd经输出起动元件34及第一限制充电路径电路35对其充电，并在第四节点d输出一特定电压Vd，该特定电压Vd被送至该第二缓冲器B2，第二缓冲器B2则输出一电源起始重置信号POR。在本实施例中，该第二缓冲器B2为一反相放大缓冲器。

共享限制放电路径电路36的两端分别与第二电容C2第四节点d一端及第一级电路30’的第二限制放电路径电路33第一节点a一端相接。该共享限制放电路径电路36由第一控制电压Va控制起动与否，并限制其放电能力，且当第二电容C2产生第二放电电流I4时，该第二放电电流I4经共享限制放电路径电路36、第二限制放电路径电路33放电，因该第二限制充电路径电路35不能使反向电流通过。在本实施例中，共享限制放电路径电路36包括至少一压降元件，该压降元件可为NMOS晶体管或PMOS晶体管，当该压降元件为一NMOS晶体管时，该NMOS晶体管的栅极与漏极相接，且至少有一个压降元件的栅极接收第一控制电压Va。该共享限制放电路径电路36也可与第一限制放电路径电路32结构相同。共享限制放电路径电路36还可以包括一个二极管。该共享限制放电路径电路36与第二电容C2相接的元件之一为该NMOS晶体管或该二极管。共享限制放电路径电路36的压降元件的数目由电源电压决定。一般而言，当电压电源Vdd超过2伏特时，所需的压降元件数就超过二个。

由上述说明可知，第一级电路30’用以向第二级电路30”的第二缓冲器B2提供延迟输出电源起始重置信号POR的时间，使得电源起始重置信号POR有足够时间停留在低电平状态后再转变为高电平状态，故不会让上升速度缓慢的电源电压Vdd造成无法让电源起始重置信号POR在变为高电平前产生其所必经的低电平状态的情形，故对于上升速度缓慢的电源电压Vdd亦能正常产生电源起始重置信号POR；又由于第一、第二限制充电路径电路31、35与第一、第二限制放电路径电路32、36能对电流的充、放电方向加以限制，故不会由于电源电压Vdd上有噪声出现造成电源起始重置信号POR再转变为低电平，故能符合使用者的操作需要。

请参阅图8所示，为本发明的电源起始重置信号产生电路的第二实施例。如图所示，该电源起始重置信号产生电路40与第一实施例者的不同之处在于，其第一限制充电路径电路41只包括一第一PMOS晶体管P1，其作用同为防止第一电容C1放电时经由其放电，使得该第一电容C1只经由第一限制放电路径电路42放电，当然，第一限制充电路径电路41上亦可设电阻，用以控制其上的充电电流；第一限制放电电路42则包括第二PMOS晶体管P2和第三NMOS晶体管N3；第一缓冲器B1采用同相放大缓冲器；第二限制充电路径电路45(U1)一端直接接收电源电压Vdd，而输出起动元件44则连接于其下游，此时该输出起动元件44为第二NMOS晶体管N2；此外，第二限制放电路径电路46(U2)直接接收电源电压Vdd，而共享限制放电路径电路43则连接于其上游。通过此电路结构，该第二实施例可以实现与上述第一实施例相同的电源起始重置效果。

请参阅图9，为图5中电源起始重置信号产生电路第一实施例的信号波形图。如图所示，在A阶段时，虽电源电压Vdd的上升速度缓慢，但电源起始重置信号POR的反相信号确实能先经过低电平再转变为高电平。在B阶段时，虽电源电压Vdd上有一负波噪声存在，但电源起始重置信号POR的反相信号仍不降至低电平而使整个电路被重置。在C阶段时，虽电源电压Vdd上有一正波噪声存在，但电源起始重置信号POR的反相信号仍不降至低电平而使整个电路被重置。在D阶段时，虽电源电压Vdd被关闭而再被重新开启，电源起始重置信号POR的反相信号能降至低电平而使整个电路被重置。在E阶段时，虽电源电压Vdd被关闭而再重新开启至一较低电压(＜Vdd)，电源起始重置信号POR的反相信号能降至低电平而使整个电路被重置。

由以上叙述可知，在使用本发明的电源起始重置信号产生电路时，将具有各种上升速度、存在正负波噪声及具有可切换电压的电源用于该电源起始重置信号产生电路，其皆能正常产生重置信号，且不会在电源起始重置信号由非主动电平转变至主动电平后再自动转变为非主动电平，故能确保电源起始重置动作的正常执行。

请参阅图10，为本发明的产生电源起始重置信号的方法的流程图，该方法包含下列步骤：提供一第一充电路径及一第一储能元件(S61)；开启一直流电源，该直流电源经该第一充电路径向该第一储能元件充电，并产生一第一电压信号(S62)；提供一第二充电路径及一第二储能元件(S63)；当第一储能元件充电至一特定电平时，直流电源经所述第二充电路径对该第二储能元件充电，并产生一第二电压信号，输出该第二电压信号作为电源起始重置信号(S64)。

在一较佳实施例中，所述第一充电路径和所述第二充电路径均为单向充电路径，该方法还可以包含下列步骤：提供一第一放电路径，以使第一储能元件的第一放电电流仅流经该第一放电路径；提供一第二放电路径，以使第二储能元件的第二放电电流仅流经该第二放电路径。在该较佳实施例中，步骤S64还可以包含下列步骤：当第一储能元件充电至一特定电平时，以该特定电平的第一电压信号作为触发信号，使直流电源对该第二储能元件充电。在一较佳实施例中，所述特定电平为第一储能元件满充状态的电压电平。在一较佳实施例中，该第一、第二储能元件分别为一充电电容。

本发明可由该技术领域的一般技术人员进行修改，皆不脱离其所保护的范围。举例而言，本发明的电源起始重置信号电路及方法可只考虑电源电压的上升速度而不考虑噪声出现时的放电问题，此时该电路及方法可省略实现对应功能的元件及步骤。此外，整个电源起始重置信号电路可为超过二级的多级电路，以更加确保稳定的电源起始重置信号的产生。而且，各信号的主动电平亦可反置。

Claims (11)

1、一种电源起始重置信号产生电路，包括电源，其特征在于，还包括：

延迟电路，包括第一限制充电路径电路、第一电容、第一限制放电路径电路及第二限制放电路径电路，其中所述第一电容的第一端接所述第一限制充电路径电路，第二端接地，电源经该第一限制充电路径电路对所述第一电容充电，产生第一控制电压，所述第一限制放电路径电路接至所述第一电容的第一端与地之间，并输出第二控制电压，所述第一控制电压大于该第二控制电压，所述第一电容的第一放电电流经所述第一限制放电路径电路及所述第二限制放电路径电路输出；以及

输出电路，包括第二限制充电路径电路、第二电容、共享限制放电路径电路，其中所述第二电容的第一端接所述第二限制充电路径电路，第二端接地，当所述第一控制电压由非主动电平变为一主动电平时，所述第二控制电压控制电源经所述第二限制充电路径电路对所述第二电容充电，该第二限制充电路径电路输出电源起始重置信号，所述第二电容的第二放电电流经所述第二限制放电路径电路及所述共享限制放电路径电路输出。

2、根据权利要求1所述的电源起始重置信号产生电路，其特征在于，还包括第二缓冲器和稳压电容，所述第二限制充电路径电路经所述第二缓冲器输出所述电源起始重置信号；所述第一限制放电路径电路经所述稳压电容接地。

3、根据权利要求2所述的电源起始重置信号产生电路，其特征在于，还包括第一缓冲器和输出起动元件，所述第一缓冲器接收所述第一控制电压，并输出第一缓冲电压至所述输出起动元件，控制该输出起动元件起动，该输出起动元件接于电源与所述第二限制充电路径电路之间或者所述第二限制充电路径电路与所述第二电容之间。

4、根据权利要求3所述的电源起始重置信号产生电路，其特征在于，所述第一、第二缓冲器均为反相放大缓冲器，所述输出起动元件为一PMOS晶体管，其漏极与所述第二限制充电路径电路相连，源极接所述电源，栅极接所述第一缓冲器的输出端。

5、根据权利要求4所述的电源起始重置信号产生电路，其特征在于，所述第一限制充电路径电路包括一阻抗元件及第一NMOS晶体管，该阻抗元件一端接电源，一端与所述第一NMOS晶体管的漏极相连接，该第一NMOS晶体管的栅极接电源，源极与所述第一电容的第一端相连接；

所述第一限制放电路径电路包括至少二个压降元件，其中之一压降元件为第二NMOS晶体管，该第二NMOS晶体管的栅极与漏极相连，并接至所述第一电容的第一端；

所述第二限制充电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，并接收所述第二控制电压，源极连接所述第二电容；

所述第二限制放电路径电路包括一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，接收所述第一限制放电路径电路输出的第三控制电压，并连接至所述共享限制放电电路，源极连接电源，所述第三控制电压小于所述第二控制电压；或

所述共享限制放电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，接收所述第一控制电压，并连接至所述第二电容的第一端。

6、根据权利要求3所述的电源起始重置信号产生电路，其特征在于，所述第一缓冲器为同相放大缓冲器，所述该第二缓冲器为反相放大缓冲器，所述输出起动元件为一NMOS晶体管，其漏极与所述第二限制充电路径电路相连接，源极与所述第二电容相连接，栅极接所述第一缓冲器的输出端。

7、根据权利要求6所述的电源起始重置信号产生电路，其特征在于，所述第一限制充电路径电路包括第一PMOS晶体管，该第一PMOS晶体管的源极接电源，漏极和栅极相连，接至所述第一电容的第一端；

所述第一限制放电路径电路包括至少二个压降元件，该至少二个压降元件为第二PMOS晶体管和第三NMOS晶体管，该第二PMOS晶体管的源极接所述第一电容的第一端，栅极和漏极与该第三NMOS晶体管的栅极和漏极相连，该第三NMOS晶体管的源极接所述稳压电容；

所述第二限制充电路径电路包括至少一压降元件，该至少一压降元件可为一NMOS晶体管，该NMOS晶体管的栅极接收所述第二控制电压，源极连接所述输出起动元件；

所述共享限制放电路径电路包括至少一个压降元件，该至少一个压降元件可为一NMOS晶体管，该NMOS晶体管的栅极与漏极相连，并接收所述第一控制电压，源极连接所述第二限制放电路径电路；或

所述第二限制放电路径电路为一NMOS晶体管，该NMOS晶体管的漏极和栅极相连，接至所述第二电容C2第一端，源极接收所述第一限制放电路径电路输出的第三控制电压，并连接至所述共享限制放电电路，所述第三控制电压小于所述第二控制电压。

8、一种产生电源起始重置信号的方法，其特征在于，包括下列步骤：

提供第一充电路径及第一储能元件；

开启直流电源，使该直流电源经所述第一充电路径对所述第一储能元件充电，并产生第一电压信号；

提供第二充电路径及第二储能元件；

当所述第一储能元件充电至一特定电平时，所述直流电源经所述第二充电路径对所述第二储能元件充电，并产生第二电压信号，输出该第二电压信号作为电源起始重置信号。

9、根据权利要求8所述的产生电源起始重置信号的方法，其特征在于，所述第一充电路径和所述第二充电路径均为单向充电路径，所述方法进一步包括下列步骤：

提供第一放电路径，所述第一储能元件的第一放电电流仅流经该第一放电路径；

提供第二放电路径，所述第二储能元件的第二放电电流仅流经该第二放电路径。

10、根据权利要求8所述的产生电源起始重置信号的方法，其特征在于，当所述第一储能元件充电至所述特定电平时，以该特定电平的第一电压信号作为触发信号，使所述直流电源对所述第二储能元件充电。

11、根据权利要求8或10所述的产生电源起始重置信号的方法，其特征在于，所述特定电平为所述第一储能元件满充状态的电压电平；所述第一、第二储能元件均为电容。

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